JP2002319593A - 半導体デバイスおよび電極形成方法 - Google Patents
半導体デバイスおよび電極形成方法Info
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Abstract
(57)【要約】
【課題】 半導体デバイスの作成工程での熱処理による
不要な合金化等の問題を回避した構造の電極を備えた半
導体デバイスとその電極作成方法を提供すること。 【解決手段】 半導体層（ｎ型ＧａＮ層１５）との電気
的接続を果たす電極２２および２３を、アルミニウム、
金の順に、アルミニウムと金の厚さの比が３：１または
アルミニウムの比が３以上となるように形成する。
不要な合金化等の問題を回避した構造の電極を備えた半
導体デバイスとその電極作成方法を提供すること。 【解決手段】 半導体層（ｎ型ＧａＮ層１５）との電気
的接続を果たす電極２２および２３を、アルミニウム、
金の順に、アルミニウムと金の厚さの比が３：１または
アルミニウムの比が３以上となるように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体層との電気
的接続を果たす電極の構成に特徴を有する半導体デバイ
スと電極形成方法に関し、特にワイドバンドギャップ半
導体を用いた半導体デバイスとその電極形成方法に関す
る。
的接続を果たす電極の構成に特徴を有する半導体デバイ
スと電極形成方法に関し、特にワイドバンドギャップ半
導体を用いた半導体デバイスとその電極形成方法に関す
る。
【０００２】
【従来の技術】近年、高耐圧、高周波動作および高温動
作などの優れた性能指数を有した電子デバイスとして、
ＧａＮなどのワイドバンドギャップ半導体が注目されて
いる。特に、アプリケーションとして、ＧａＮを用いた
電界効果型トランジスタ（以下、ＧａＮ−ＦＥＴと称す
る。）の開発が進められている。以下に、従来のＧａＮ
−ＦＥＴ作成工程について説明する。
作などの優れた性能指数を有した電子デバイスとして、
ＧａＮなどのワイドバンドギャップ半導体が注目されて
いる。特に、アプリケーションとして、ＧａＮを用いた
電界効果型トランジスタ（以下、ＧａＮ−ＦＥＴと称す
る。）の開発が進められている。以下に、従来のＧａＮ
−ＦＥＴ作成工程について説明する。
【０００３】まず、有機金属化学気相成長法（ＭＯＣＶ
Ｄ）またはガスソース分子線エピタキシャル成長法（Ｇ
ＳＭＢＥ）を用いて、サファイア基板上に、ＧａＮバッ
ファ層を形成する。そして、そのＧａＮバッファ層上に
アンドープのＧａＮを２μｍほど成長させてＧａＮ層を
形成し、さらにその上にＳｉをドーパントとして、活性
層となるｎ型ＧａＮ層を厚み２０００Åで形成する。
Ｄ）またはガスソース分子線エピタキシャル成長法（Ｇ
ＳＭＢＥ）を用いて、サファイア基板上に、ＧａＮバッ
ファ層を形成する。そして、そのＧａＮバッファ層上に
アンドープのＧａＮを２μｍほど成長させてＧａＮ層を
形成し、さらにその上にＳｉをドーパントとして、活性
層となるｎ型ＧａＮ層を厚み２０００Åで形成する。
【０００４】つぎに、ＧａＮバッファ層、ＧａＮ層およ
びｎ型ＧａＮ層から構成されるＧａＮエピタキシャル膜
の表面に対し、プラズマＣＶＤ装置を用いて、パターニ
ングのための保護膜となるＳｉＯ2等を堆積させ、その
後、フォトレジストおよび化学エッチングを施すことで
電極形成のためのパターニングをおこなう。そして、Ｔ
ｉまたはＡｌ等の金属を蒸着してソース電極およびドレ
イン電極を形成し、Ｐｔ、Ａｕ、Ｐｄ等の金属を蒸着し
てゲート電極を形成する。以上の工程によって、ＧａＮ
−ＦＥＴが形成される。
びｎ型ＧａＮ層から構成されるＧａＮエピタキシャル膜
の表面に対し、プラズマＣＶＤ装置を用いて、パターニ
ングのための保護膜となるＳｉＯ2等を堆積させ、その
後、フォトレジストおよび化学エッチングを施すことで
電極形成のためのパターニングをおこなう。そして、Ｔ
ｉまたはＡｌ等の金属を蒸着してソース電極およびドレ
イン電極を形成し、Ｐｔ、Ａｕ、Ｐｄ等の金属を蒸着し
てゲート電極を形成する。以上の工程によって、ＧａＮ
−ＦＥＴが形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たＧａＮ−ＦＥＴのようなワイドバンドギャップ半導体
を用いた電子デバイスは、小電流動作用として設計され
ており、複数の電界効果トランジスタによって構成され
る大電流動作用の電子デバイスのように、多層配線が用
いて電界効果トランジスタ間の電極同士を接続すること
は考えられていなかった。
たＧａＮ−ＦＥＴのようなワイドバンドギャップ半導体
を用いた電子デバイスは、小電流動作用として設計され
ており、複数の電界効果トランジスタによって構成され
る大電流動作用の電子デバイスのように、多層配線が用
いて電界効果トランジスタ間の電極同士を接続すること
は考えられていなかった。
【０００６】元来、オーミック電極に用いる材料とし
て、Ａｌのみであると酸化されやすいことからその上に
Ｔｉを積層し、Ｔｉは高温動作時に酸化してしまうこと
から、さらにその上にＡｕを積層したＡｌ／Ｔｉ／Ａｕ
構造を用いていた。ところが、ＡｌとＴｉが熱処理プロ
セスにおいて合金化し、Ａｌ／Ｔｉ／Ａｕ構造の表面に
凹凸が生じてしまう問題が生じた。
て、Ａｌのみであると酸化されやすいことからその上に
Ｔｉを積層し、Ｔｉは高温動作時に酸化してしまうこと
から、さらにその上にＡｕを積層したＡｌ／Ｔｉ／Ａｕ
構造を用いていた。ところが、ＡｌとＴｉが熱処理プロ
セスにおいて合金化し、Ａｌ／Ｔｉ／Ａｕ構造の表面に
凹凸が生じてしまう問題が生じた。
【０００７】そのため、電極材の上に絶縁膜を形成し、
さらにその上に電極配線を形成していく多層配線構造で
は、途中の膜作成プロセスにおいて加熱処理が施される
ため、上記した合金化による表面の凹凸が、電極材の上
に積層したＳｉＯ2等の絶縁膜にも現われ、絶縁膜と電
極が反応して同一の電界効果トランジスタの電極同士
（ソースまたはドレインとゲート）がつながってしまっ
たり、下層の電極と上層の電極配線とが短絡して絶縁不
良になってしまう問題が生じた。
さらにその上に電極配線を形成していく多層配線構造で
は、途中の膜作成プロセスにおいて加熱処理が施される
ため、上記した合金化による表面の凹凸が、電極材の上
に積層したＳｉＯ2等の絶縁膜にも現われ、絶縁膜と電
極が反応して同一の電界効果トランジスタの電極同士
（ソースまたはドレインとゲート）がつながってしまっ
たり、下層の電極と上層の電極配線とが短絡して絶縁不
良になってしまう問題が生じた。
【０００８】なお、ワイドバンドギャップ半導体に限ら
ず、ＧａＡｓやＳｉを用いた電子デバイスにおいても、
電極材としてＡｌ／Ｔｉを用いた多層配線構造で形成さ
れる場合には、上記同様の問題点を有する。
ず、ＧａＡｓやＳｉを用いた電子デバイスにおいても、
電極材としてＡｌ／Ｔｉを用いた多層配線構造で形成さ
れる場合には、上記同様の問題点を有する。
【０００９】本発明は上記に鑑みてなされたものであっ
て、半導体デバイスの作成工程での熱処理による不要な
合金化等の問題を回避した構造の電極を備えた半導体デ
バイスとその電極作成方法を提供することを目的とす
る。
て、半導体デバイスの作成工程での熱処理による不要な
合金化等の問題を回避した構造の電極を備えた半導体デ
バイスとその電極作成方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかる発明は、半導体層との電気的接続
を果たす電極が、前記半導体層上にアルミニウム、金の
順に積層されるとともに前記アルミニウムと金の厚さの
比が３：１またはアルミニウムの比を３以上とした構造
で形成されたことを特徴とする。
に、請求項１にかかる発明は、半導体層との電気的接続
を果たす電極が、前記半導体層上にアルミニウム、金の
順に積層されるとともに前記アルミニウムと金の厚さの
比が３：１またはアルミニウムの比を３以上とした構造
で形成されたことを特徴とする。
【００１１】この発明によれば、ＡｌとＡｕを接触させ
た積層構造で電極が形成されるので、両金属間での４０
０℃以下の温度で反応しにくいという特性により、熱処
理時に電極が合金化されてしまうのを回避することがで
きる。
た積層構造で電極が形成されるので、両金属間での４０
０℃以下の温度で反応しにくいという特性により、熱処
理時に電極が合金化されてしまうのを回避することがで
きる。
【００１２】また、請求項２にかかる発明は、請求項１
に記載の半導体デバイスにおいて、前記電極が、前記ア
ルミニウムと前記金との間に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ
またはＺｎを設けて形成されたことを特徴とする。
に記載の半導体デバイスにおいて、前記電極が、前記ア
ルミニウムと前記金との間に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ
またはＺｎを設けて形成されたことを特徴とする。
【００１３】この発明によれば、ＡｌとＡｕとの中間層
としてＳｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎが介在するの
で、ＡｌとＡｕの相互拡散が防止される。
としてＳｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎが介在するの
で、ＡｌとＡｕの相互拡散が防止される。
【００１４】また、請求項３にかかる発明は、請求項１
に記載の半導体デバイスにおいて、前記電極が、前記ア
ルミニウムと前記金との間に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ
またはＺｎの金属のうちの任意の複数の金属の積層構造
または合金を設けて形成されたことを特徴とする。
に記載の半導体デバイスにおいて、前記電極が、前記ア
ルミニウムと前記金との間に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ
またはＺｎの金属のうちの任意の複数の金属の積層構造
または合金を設けて形成されたことを特徴とする。
【００１５】この発明によれば、ＡｌとＡｕとの中間層
として、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの積層構造
または合金を介在させることによっても、ＡｌとＡｕの
相互拡散が防止される。
として、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの積層構造
または合金を介在させることによっても、ＡｌとＡｕの
相互拡散が防止される。
【００１６】また、請求項４にかかる発明は、請求項２
または３に記載の半導体デバイスにおいて、前記アルミ
ニウムに換えて、Ｓｉと合金化したシリサイド系合金を
用いたことを特徴とする。
または３に記載の半導体デバイスにおいて、前記アルミ
ニウムに換えて、Ｓｉと合金化したシリサイド系合金を
用いたことを特徴とする。
【００１７】この発明によれば、Ｓｉと合金化したシリ
サイド系合金、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金
属、Ａｕを順に積層した構造で電極が形成されるので、
これら金属間が比較的高温な環境でも反応しにくいとい
う特性により、熱処理時に電極が合金化されてしまうの
を回避することができる。
サイド系合金、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金
属、Ａｕを順に積層した構造で電極が形成されるので、
これら金属間が比較的高温な環境でも反応しにくいとい
う特性により、熱処理時に電極が合金化されてしまうの
を回避することができる。
【００１８】また、請求項５にかかる発明は、請求項１
〜４のいずれかに記載の半導体デバイスにおいて、前記
半導体層が、III−V属窒化物であることを特徴とする。
〜４のいずれかに記載の半導体デバイスにおいて、前記
半導体層が、III−V属窒化物であることを特徴とする。
【００１９】この発明によれば、ＧａＮ等のワイドバン
ドギャップ半導体を用いた半導体デバイスの電極につい
ても、高温処理時の合金化の問題を回避することができ
る。
ドギャップ半導体を用いた半導体デバイスの電極につい
ても、高温処理時の合金化の問題を回避することができ
る。
【００２０】また、請求項６にかかる発明は、半導体層
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、前記第１の厚みの１／３以下である第２の厚
みの金を積層するステップと、を含んだことを特徴とす
る。
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、前記第１の厚みの１／３以下である第２の厚
みの金を積層するステップと、を含んだことを特徴とす
る。
【００２１】この発明によれば、半導体層上に、Ａｌを
積層した後にそのＡｌと接触するＡｕを積層して電極を
構成するので、両金属間での４００℃以下の温度で反応
しにくいという特性により、熱処理時に電極が合金化さ
れてしまうのを回避することができる。
積層した後にそのＡｌと接触するＡｕを積層して電極を
構成するので、両金属間での４００℃以下の温度で反応
しにくいという特性により、熱処理時に電極が合金化さ
れてしまうのを回避することができる。
【００２２】また、請求項７にかかる発明は、半導体層
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属を
積層するステップと、前記金属の上に、前記第１の厚み
の１／３以下である第２の厚みの金を積層するステップ
と、を含んだことを特徴とする。
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属を
積層するステップと、前記金属の上に、前記第１の厚み
の１／３以下である第２の厚みの金を積層するステップ
と、を含んだことを特徴とする。
【００２３】この発明によれば、半導体層上にＡｌを積
層した後に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属
を積層し、さらにその金属上にＡｕを積層して電極を構
成するので、ＡｌとＡｕとの接触による相互拡散が防止
される。
層した後に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属
を積層し、さらにその金属上にＡｕを積層して電極を構
成するので、ＡｌとＡｕとの接触による相互拡散が防止
される。
【００２４】また、請求項８にかかる発明は、半導体層
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属の
うちの任意の複数の金属の積層構造または合金を積層す
るステップと、前記積層構造または合金の上に、前記第
１の厚みの１／３以下である第２の厚みの金を積層する
ステップと、を含んだことを特徴とする。
との電気的接続を果たす電極を形成する半導体デバイス
の電極形成方法において、前記半導体層上に第１の厚み
のアルミニウムを積層するステップと、前記アルミニウ
ムの上に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属の
うちの任意の複数の金属の積層構造または合金を積層す
るステップと、前記積層構造または合金の上に、前記第
１の厚みの１／３以下である第２の厚みの金を積層する
ステップと、を含んだことを特徴とする。
【００２５】この発明によれば、ＡｌとＡｕとの中間層
として、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの積層構造
または合金を積層させることによっても、ＡｌとＡｕの
相互拡散が防止される。
として、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの積層構造
または合金を積層させることによっても、ＡｌとＡｕの
相互拡散が防止される。
【００２６】また、請求項９にかかる発明は、請求項７
または８に記載の電極形成方法において、前記アルミニ
ウムに換えて、Ｓｉと合金化したシリサイド系合金を用
いたことを特徴とする。
または８に記載の電極形成方法において、前記アルミニ
ウムに換えて、Ｓｉと合金化したシリサイド系合金を用
いたことを特徴とする。
【００２７】この発明によれば、Ｓｉと合金化したシリ
サイド系合金、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金
属、Ａｕを順に積層して電極を形成するので、これら金
属間が比較的高温な環境でも反応しにくいという特性に
より、熱処理時に電極が合金化されてしまうのを回避す
ることができる。
サイド系合金、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金
属、Ａｕを順に積層して電極を形成するので、これら金
属間が比較的高温な環境でも反応しにくいという特性に
より、熱処理時に電極が合金化されてしまうのを回避す
ることができる。
【００２８】また、請求項１０にかかる発明は、請求項
６〜９のいずれか一つに記載の電極形成方法において、
前記半導体層が、III−V属窒化物であることを特徴とす
る。
６〜９のいずれか一つに記載の電極形成方法において、
前記半導体層が、III−V属窒化物であることを特徴とす
る。
【００２９】この発明によれば、ＧａＮ等のワイドバン
ドギャップ半導体を用いた半導体デバイスの電極を形成
する場合において、高温処理時の合金化の問題を回避す
ることができる電極を形成することができる。
ドギャップ半導体を用いた半導体デバイスの電極を形成
する場合において、高温処理時の合金化の問題を回避す
ることができる電極を形成することができる。
【００３０】
【発明の実施の形態】以下に、本発明にかかる半導体デ
バイスおよび電極形成方法の実施の形態を図面に基づい
て詳細に説明する。なお、この実施の形態によりこの発
明が限定されるものではない。
バイスおよび電極形成方法の実施の形態を図面に基づい
て詳細に説明する。なお、この実施の形態によりこの発
明が限定されるものではない。
【００３１】（実施の形態１）まず、実施の形態１にか
かる半導体デバイスおよびその半導体デバイスの電極形
成方法について説明する。図１は、実施の形態１にかか
る半導体デバイスの断面図である。特に、図１に示す半
導体デバイスは、ＧａＮを活性層とした電界効果型トラ
ンジスタを示している。図１に示すように、実施の形態
１にかかる半導体デバイス（以下、ＧａＮ電界効果型ト
ランジスタと称する。）は、サファイア基板１１上に、
バッファ層となるｎ型ＧａＮバッファ層１２、高抵抗層
となるＧａＮ層１３、活性層となるｎ型ＧａＮ層１４、
コンタクト層となるｎ型ＧａＮ層１５を順に積層した積
層構造によって形成される。また、このＧａＮ電界効果
型トランジスタは、活性層上であってかつ両コンタクト
層を挟んだ位置にＴｉ（チタン）とＡｕ（金）の積層構
造のゲート電極が形成されている。
かる半導体デバイスおよびその半導体デバイスの電極形
成方法について説明する。図１は、実施の形態１にかか
る半導体デバイスの断面図である。特に、図１に示す半
導体デバイスは、ＧａＮを活性層とした電界効果型トラ
ンジスタを示している。図１に示すように、実施の形態
１にかかる半導体デバイス（以下、ＧａＮ電界効果型ト
ランジスタと称する。）は、サファイア基板１１上に、
バッファ層となるｎ型ＧａＮバッファ層１２、高抵抗層
となるＧａＮ層１３、活性層となるｎ型ＧａＮ層１４、
コンタクト層となるｎ型ＧａＮ層１５を順に積層した積
層構造によって形成される。また、このＧａＮ電界効果
型トランジスタは、活性層上であってかつ両コンタクト
層を挟んだ位置にＴｉ（チタン）とＡｕ（金）の積層構
造のゲート電極が形成されている。
【００３２】ここで、特に、実施の形態１にかかるＧａ
Ｎ電界効果型トランジスタは、ソース電極２２およびド
レイン電極２３を、二つに分離されたコンタクト層上に
それぞれＡｌ（アルミニウム）とＡｕ（金）の積層構造
で形成していることを特徴としている。
Ｎ電界効果型トランジスタは、ソース電極２２およびド
レイン電極２３を、二つに分離されたコンタクト層上に
それぞれＡｌ（アルミニウム）とＡｕ（金）の積層構造
で形成していることを特徴としている。
【００３３】以下に、図１に示したＧａＮ電界効果型ト
ランジスタの作成手順について説明する。図２は、実施
の形態１にかかるＧａＮ電界効果型トランジスタの作成
手順を示すフローチャートである。また、図３は、図２
に示すフローチャートにしたがって作成されるＧａＮ電
界効果型トランジスタを説明するための断面図である。
なお、ここでは、成膜方法としてＧＳＭＢＥ法を用い
て、ＧＳＭＢＥ装置として、成長室とパターニング室を
有する超高真空装置を用いることとする。
ランジスタの作成手順について説明する。図２は、実施
の形態１にかかるＧａＮ電界効果型トランジスタの作成
手順を示すフローチャートである。また、図３は、図２
に示すフローチャートにしたがって作成されるＧａＮ電
界効果型トランジスタを説明するための断面図である。
なお、ここでは、成膜方法としてＧＳＭＢＥ法を用い
て、ＧＳＭＢＥ装置として、成長室とパターニング室を
有する超高真空装置を用いることとする。
【００３４】まず、サファイア基板、ＳｉＣまたはシリ
コン基板等の結晶基板を成長室のサセプタ上に設置す
る。なお、ここでは、結晶基板としてサファイア基板を
用いることとする。そして、この状態において、サファ
イア基板１１の温度を６４０℃に維持し、ｎ型ＧａＮバ
ッファ層の形成を開始する（ステップＳ１０１）。
コン基板等の結晶基板を成長室のサセプタ上に設置す
る。なお、ここでは、結晶基板としてサファイア基板を
用いることとする。そして、この状態において、サファ
イア基板１１の温度を６４０℃に維持し、ｎ型ＧａＮバ
ッファ層の形成を開始する（ステップＳ１０１）。
【００３５】このｎ型ＧａＮバッファ層１２は、蒸気圧
３×１０-6Ｔｏｒｒのラジカル化したＮ2と、蒸気圧５
×１０-7ＴｏｒｒのＧａと、蒸気圧５×１０-9Ｔｏｒｒ
のＳｉの各分子線を用いて、上記したサファイア基板１
１上に、５０ｎｍの厚さのｎ−ＧａＮバッファ層として
得られる（図３（ａ））。
３×１０-6Ｔｏｒｒのラジカル化したＮ2と、蒸気圧５
×１０-7ＴｏｒｒのＧａと、蒸気圧５×１０-9Ｔｏｒｒ
のＳｉの各分子線を用いて、上記したサファイア基板１
１上に、５０ｎｍの厚さのｎ−ＧａＮバッファ層として
得られる（図３（ａ））。
【００３６】つづいて、基板温度を８５０℃に維持し、
高抵抗層となるアンドープのＧａＮ層を形成する（ステ
ップＳ１０２）。このアンドープのＧａＮ層１３は、蒸
気圧５×１０-5ＴｏｒｒのＮＨ3と、蒸気圧１×１０-6
ＴｏｒｒのＧａの各分子線を用いて、上記したＧａＮバ
ッファ層１２上に、厚み１０００ｎｍのＧａＮ層として
得られる（図３（ｂ））。
高抵抗層となるアンドープのＧａＮ層を形成する（ステ
ップＳ１０２）。このアンドープのＧａＮ層１３は、蒸
気圧５×１０-5ＴｏｒｒのＮＨ3と、蒸気圧１×１０-6
ＴｏｒｒのＧａの各分子線を用いて、上記したＧａＮバ
ッファ層１２上に、厚み１０００ｎｍのＧａＮ層として
得られる（図３（ｂ））。
【００３７】そしてその上に、活性層となるｎ型ＧａＮ
層１４を形成する（ステップＳ１０３）。このｎ型Ｇａ
Ｎ層１４は、蒸気圧５×１０-5ＴｏｒｒのＮＨ3と蒸気
圧１×１０-7ＴｏｒｒのＧａと、蒸気圧１×１０-9のＳ
ｉとの分子線を用いて、上記したアンドープのＧａＮ層
１３上に、Ｓｉがドープされた厚み２００ｎｍのＧａＮ
層として得られる（図３（ｃ））。なお、ｎ型ＧａＮ層
１４のキャリア濃度は、あらかじめホール測定等を用い
て１×１０17ｃｍ-3となるように設定した。
層１４を形成する（ステップＳ１０３）。このｎ型Ｇａ
Ｎ層１４は、蒸気圧５×１０-5ＴｏｒｒのＮＨ3と蒸気
圧１×１０-7ＴｏｒｒのＧａと、蒸気圧１×１０-9のＳ
ｉとの分子線を用いて、上記したアンドープのＧａＮ層
１３上に、Ｓｉがドープされた厚み２００ｎｍのＧａＮ
層として得られる（図３（ｃ））。なお、ｎ型ＧａＮ層
１４のキャリア濃度は、あらかじめホール測定等を用い
て１×１０17ｃｍ-3となるように設定した。
【００３８】さらに、このｎ型ＧａＮ層１４の上に、コ
ンタクト層となるｎ型ＧａＮ層１５を形成する（ステッ
プＳ１０４）。このｎ型ＧａＮ層１５は、上記ｎ型Ｇａ
Ｎ層１４の形成条件においてＳｉのドーピングの量を蒸
気圧５×１０-8Ｔｏｒｒまで増やした厚み５０ｎｍのＧ
ａＮ層として得られる（図３（ｄ））。なお、このとき
のＳｉのキャリア濃度は１×１０19ｃｍ-3となるように
設定した。
ンタクト層となるｎ型ＧａＮ層１５を形成する（ステッ
プＳ１０４）。このｎ型ＧａＮ層１５は、上記ｎ型Ｇａ
Ｎ層１４の形成条件においてＳｉのドーピングの量を蒸
気圧５×１０-8Ｔｏｒｒまで増やした厚み５０ｎｍのＧ
ａＮ層として得られる（図３（ｄ））。なお、このとき
のＳｉのキャリア濃度は１×１０19ｃｍ-3となるように
設定した。
【００３９】つぎに、電極形成プロセスについて説明す
る。まず、上記したバッファ層、高抵抗層、活性層およ
びコンタクト層によって構成されるＧａＮエピタキシャ
ル積層膜をパターニング室に移動させ、その表面に、Ｓ
ｉＯ2等の保護膜１６を例えばプラズマＣＶＤ装置を用
いて４００℃の温度で被覆する（ステップＳ１０５、図
３（ｅ））。なお、ＳｉＯ2の膜厚は、ここでは０．５
μｍ〜０．７μｍとした。保護膜１６の被膜後、フォト
リソグラフィによってパターニングをおこない、電極と
なる部分にフッ酸（フッ化水素酸：ＨＦ）を用いて、開
口部を設ける。
る。まず、上記したバッファ層、高抵抗層、活性層およ
びコンタクト層によって構成されるＧａＮエピタキシャ
ル積層膜をパターニング室に移動させ、その表面に、Ｓ
ｉＯ2等の保護膜１６を例えばプラズマＣＶＤ装置を用
いて４００℃の温度で被覆する（ステップＳ１０５、図
３（ｅ））。なお、ＳｉＯ2の膜厚は、ここでは０．５
μｍ〜０．７μｍとした。保護膜１６の被膜後、フォト
リソグラフィによってパターニングをおこない、電極と
なる部分にフッ酸（フッ化水素酸：ＨＦ）を用いて、開
口部を設ける。
【００４０】そして、オーミック電極となるＡｌを、真
空蒸着装置を用いて順次蒸着していく。まず、ソース電
極２２およびドレイン電極２３に相当する開口部に、Ａ
ｌ、Ａｕの順に蒸着をおこなう。特にここで、これら電
極材の構成は、ＡｌとＡｕの厚みの比を３：１またはＡ
ｌの比を３以上とするのが好ましいことが本発明者によ
って見出された。例えば、１５０ｎｍのＡｌを蒸着し、
つづいて３０〜５０ｎｍのＡｕを蒸着することで、ソー
ス電極２２およびドレイン電極２３を形成する。そし
て、ゲート電極に相当する開口部に、Ｐｔ（白金）、Ａ
ｕの順に蒸着をおこなうことで、ゲート電極を形成する
（ステップＳ１０６、図３（ｆ））。
空蒸着装置を用いて順次蒸着していく。まず、ソース電
極２２およびドレイン電極２３に相当する開口部に、Ａ
ｌ、Ａｕの順に蒸着をおこなう。特にここで、これら電
極材の構成は、ＡｌとＡｕの厚みの比を３：１またはＡ
ｌの比を３以上とするのが好ましいことが本発明者によ
って見出された。例えば、１５０ｎｍのＡｌを蒸着し、
つづいて３０〜５０ｎｍのＡｕを蒸着することで、ソー
ス電極２２およびドレイン電極２３を形成する。そし
て、ゲート電極に相当する開口部に、Ｐｔ（白金）、Ａ
ｕの順に蒸着をおこなうことで、ゲート電極を形成する
（ステップＳ１０６、図３（ｆ））。
【００４１】このようにして作成した電極を用いて、Ｇ
ａＮエピタキシャル積層膜と各電極との接触抵抗を測定
したところ、１×１０-7Ωｍ2と充分に低い接触抵抗で
あることが確認された。
ａＮエピタキシャル積層膜と各電極との接触抵抗を測定
したところ、１×１０-7Ωｍ2と充分に低い接触抵抗で
あることが確認された。
【００４２】以上に説明したとおり、実施の形態１にか
かる半導体デバイスおよび電極形成方法によれば、従
来、Ａｌ／Ｔｉ／Ａｕ構造であった電極部を、Ａｌの厚
みが７０％以上となるＡｌ／Ａｕ構造にすることで、熱
処理による合金化の問題を回避することができるととも
に、抵抗の小さい電極を実現することができ、ＧａＮを
用いた高性能の電子および光デバイスを形成することが
可能になる。
かる半導体デバイスおよび電極形成方法によれば、従
来、Ａｌ／Ｔｉ／Ａｕ構造であった電極部を、Ａｌの厚
みが７０％以上となるＡｌ／Ａｕ構造にすることで、熱
処理による合金化の問題を回避することができるととも
に、抵抗の小さい電極を実現することができ、ＧａＮを
用いた高性能の電子および光デバイスを形成することが
可能になる。
【００４３】（実施の形態２）つぎに、実施の形態２に
かかる半導体デバイスについて説明する。実施の形態２
にかかる半導体デバイスは、実施の形態１にかかるＧａ
Ｎ電界効果型トランジスタをアレイ状に配置することで
大電流動作用の電子デバイスの形成を容易にしたことを
特徴としている。
かかる半導体デバイスについて説明する。実施の形態２
にかかる半導体デバイスは、実施の形態１にかかるＧａ
Ｎ電界効果型トランジスタをアレイ状に配置することで
大電流動作用の電子デバイスの形成を容易にしたことを
特徴としている。
【００４４】図４は、実施の形態２にかかる半導体デバ
イスのレイアウト上面図である。なお、図４において、
図１と共通する部分には同一符号を付してその説明を省
略する。また、図５は、図４に示した半導体デバイスの
等価回路である。図５に示す等価回路をみてもわかるよ
うに、特に、図４に示す半導体デバイスでは、複数のＧ
ａＮ電界効果型トランジスタが、ソース電極同士、ドレ
イン電極同士、ゲート電極同士をそれぞれ直線状の配線
で接続するように配置している。
イスのレイアウト上面図である。なお、図４において、
図１と共通する部分には同一符号を付してその説明を省
略する。また、図５は、図４に示した半導体デバイスの
等価回路である。図５に示す等価回路をみてもわかるよ
うに、特に、図４に示す半導体デバイスでは、複数のＧ
ａＮ電界効果型トランジスタが、ソース電極同士、ドレ
イン電極同士、ゲート電極同士をそれぞれ直線状の配線
で接続するように配置している。
【００４５】図４では、配線ライン４１が、各ＧａＮ電
界効果型トランジスタの開口部３１を介して下層のゲー
ト電極と接続されている。同様に、配線ライン４２が、
各ＧａＮ電界効果型トランジスタの開口部３２を介して
下層のソース電極と接続され、配線ライン４３が、各Ｇ
ａＮ電界効果型トランジスタの開口部３３を介して下層
のドレイン電極と接続されている。
界効果型トランジスタの開口部３１を介して下層のゲー
ト電極と接続されている。同様に、配線ライン４２が、
各ＧａＮ電界効果型トランジスタの開口部３２を介して
下層のソース電極と接続され、配線ライン４３が、各Ｇ
ａＮ電界効果型トランジスタの開口部３３を介して下層
のドレイン電極と接続されている。
【００４６】図６は、図４に示したレイアウト上面図の
断面図である。特に、図６（ａ）は、図４中のＡ−Ａ’
線の断面図であり、配線ライン４２の形成状態を示すも
のである。また、図６（ｂ）は、図４中のＢ−Ｂ’線の
断面図であり、配線ライン４１の形成状態を示すもので
あり、図６（ｃ）は、図４中のＣ−Ｃ’線の断面図であ
り、配線ライン４３の形成状態を示すものである。な
お、図６において、図１および図４と共通する部分には
同一の符号を付してその説明を省略する。
断面図である。特に、図６（ａ）は、図４中のＡ−Ａ’
線の断面図であり、配線ライン４２の形成状態を示すも
のである。また、図６（ｂ）は、図４中のＢ−Ｂ’線の
断面図であり、配線ライン４１の形成状態を示すもので
あり、図６（ｃ）は、図４中のＣ−Ｃ’線の断面図であ
り、配線ライン４３の形成状態を示すものである。な
お、図６において、図１および図４と共通する部分には
同一の符号を付してその説明を省略する。
【００４７】特に、本発明者によって、図４に示したよ
うに構成のＧａＮを用いた電子デバイスにおいて、１０
Ａ以上の電流を流すことができたことが見出された。
うに構成のＧａＮを用いた電子デバイスにおいて、１０
Ａ以上の電流を流すことができたことが見出された。
【００４８】以上に説明したとおり、実施の形態２にか
かる電子デバイスによれば、ＧａＮを用いた電界効果型
トランジスタをアレイ状に配置することによっても、大
電流動作用の電子デバイスを構成することができる。
かる電子デバイスによれば、ＧａＮを用いた電界効果型
トランジスタをアレイ状に配置することによっても、大
電流動作用の電子デバイスを構成することができる。
【００４９】なお、以上に説明した実施の形態１および
２においては、成膜方法としてＧＳＭＢＥ法を用いた場
合を説明したが、ＭＯＣＶＤ法を用いてもよい。この場
合、ＧａＮ膜形成には、窒素源としてジメチルヒドラジ
ン、モノメチルヒドラジン、アンモニアを用い、Ｇａ源
としては、トリエチルガリウム、トリメチルガリウムな
どの有機金属ガスを用いることができる。また、ｎ型ド
ーパントとしてモノシランを用いることができる。
２においては、成膜方法としてＧＳＭＢＥ法を用いた場
合を説明したが、ＭＯＣＶＤ法を用いてもよい。この場
合、ＧａＮ膜形成には、窒素源としてジメチルヒドラジ
ン、モノメチルヒドラジン、アンモニアを用い、Ｇａ源
としては、トリエチルガリウム、トリメチルガリウムな
どの有機金属ガスを用いることができる。また、ｎ型ド
ーパントとしてモノシランを用いることができる。
【００５０】また、上述したコンタクト層として、Ｓｉ
をドープしたＧａＮに替えて、Ｓｉ等をドープしたＩｎ
ＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ
を用いてもよい。さらに、コンタクト層となるＧａＮの
最表面にＩｎ系半導体の他ＧｅまたはＳｉ等の半導体を
１０ｎｍ以下の厚さで形成してもよい。
をドープしたＧａＮに替えて、Ｓｉ等をドープしたＩｎ
ＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ
を用いてもよい。さらに、コンタクト層となるＧａＮの
最表面にＩｎ系半導体の他ＧｅまたはＳｉ等の半導体を
１０ｎｍ以下の厚さで形成してもよい。
【００５１】また、活性層となるｎ型ＧａＮに替えて、
ＩｎＧａＮＡｓ／ＧａＮ、ＧａＡｓ／ＧａＮ、ＩｎＡｓ
／ＧａＮ、ＩｎＧａＮＰ／ＧａＮ等の多元系のIII−V属
窒化物の多層構造を用いることもできる。
ＩｎＧａＮＡｓ／ＧａＮ、ＧａＡｓ／ＧａＮ、ＩｎＡｓ
／ＧａＮ、ＩｎＧａＮＰ／ＧａＮ等の多元系のIII−V属
窒化物の多層構造を用いることもできる。
【００５２】また、ソース電極およびドレイン電極を構
成するＡｌ／Ａｕに替えて、そのＡｌとＡｕの中間層と
して、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ、Ｚｒ等の金属をも厚さ
１０ｎｍ〜２０ｎｍ程度で形成した構造を用いることも
できる。特に、Ｓｃを含むこれら金属を複数組み合わせ
てもよく、その形態は合金でも積層構造でもよい。この
ような中間層を設けることにより、ＡｌとＡｕの相互拡
散を抑制することが可能になる。
成するＡｌ／Ａｕに替えて、そのＡｌとＡｕの中間層と
して、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒ、Ｚｒ等の金属をも厚さ
１０ｎｍ〜２０ｎｍ程度で形成した構造を用いることも
できる。特に、Ｓｃを含むこれら金属を複数組み合わせ
てもよく、その形態は合金でも積層構造でもよい。この
ような中間層を設けることにより、ＡｌとＡｕの相互拡
散を抑制することが可能になる。
【００５３】さらに、ソース電極およびドレイン電極を
構成するＡｌ／Ａｕに替えて、Ｔａ、Ｗ、Ａｌ、Ｃｒ等
のシリサイド合金上にＳｒ、Ｓｃ、Ｆｅ、Ｃｒ、Ｚｒ等
の金属を中間層として設け、さらにその上に保護膜とし
てのＡｕを形成した構造を用いてもよい。
構成するＡｌ／Ａｕに替えて、Ｔａ、Ｗ、Ａｌ、Ｃｒ等
のシリサイド合金上にＳｒ、Ｓｃ、Ｆｅ、Ｃｒ、Ｚｒ等
の金属を中間層として設け、さらにその上に保護膜とし
てのＡｕを形成した構造を用いてもよい。
【００５４】なお、以上に説明した電極形成について
は、ＧａＮのようなIII−V属窒化物の半導体だけでな
く、ＳｉやＧａＡｓ等のその他の半導体を用いた半導体
デバイスの電極作成に適用することができることはいう
までもない。
は、ＧａＮのようなIII−V属窒化物の半導体だけでな
く、ＳｉやＧａＡｓ等のその他の半導体を用いた半導体
デバイスの電極作成に適用することができることはいう
までもない。
【００５５】
【発明の効果】以上に説明したように請求項１および６
にかかる発明によれば、ＡｌとＡｕを接触させた積層構
造で電極が形成されるので、両金属間での４００℃以下
の温度で反応しにくいという特性により、熱処理時に電
極が合金化されてしまうのを回避することができ、さら
にＡｕはＡｌがその上に被覆されるＳｉＯ2と反応する
のを抑える働きがあることから、電極同士または電極と
他の配線とが接触して半導体デバイスが不良となってし
まうのを防ぐことができるという効果を奏する。
にかかる発明によれば、ＡｌとＡｕを接触させた積層構
造で電極が形成されるので、両金属間での４００℃以下
の温度で反応しにくいという特性により、熱処理時に電
極が合金化されてしまうのを回避することができ、さら
にＡｕはＡｌがその上に被覆されるＳｉＯ2と反応する
のを抑える働きがあることから、電極同士または電極と
他の配線とが接触して半導体デバイスが不良となってし
まうのを防ぐことができるという効果を奏する。
【００５６】また、請求項２および７にかかる発明によ
れば、ＡｌとＡｕとの中間層としてＳｒ、Ｓｃ、Ｆｅ、
ＣｒまたはＺｎが介在するので、ＡｌとＡｕの相互拡散
が防止され、良質な電極を得ることができるという効果
を奏する。
れば、ＡｌとＡｕとの中間層としてＳｒ、Ｓｃ、Ｆｅ、
ＣｒまたはＺｎが介在するので、ＡｌとＡｕの相互拡散
が防止され、良質な電極を得ることができるという効果
を奏する。
【００５７】また、請求項３および８にかかる発明によ
れば、ＡｌとＡｕとの中間層として、Ｓｒ、Ｓｃ、Ｆ
ｅ、ＣｒまたはＺｎの積層構造または合金を介在させる
ことによっても、ＡｌとＡｕの相互拡散が防止され、良
質な電極を得ることができるという効果を奏する。
れば、ＡｌとＡｕとの中間層として、Ｓｒ、Ｓｃ、Ｆ
ｅ、ＣｒまたはＺｎの積層構造または合金を介在させる
ことによっても、ＡｌとＡｕの相互拡散が防止され、良
質な電極を得ることができるという効果を奏する。
【００５８】また、請求項４および９にかかる発明によ
れば、Ｓｉと合金化したシリサイド系合金、Ｓｒ、Ｓ
ｃ、Ｆｅ、ＣｒまたはＺｎの金属、Ａｕを順に積層した
構造で電極が形成されるので、これら金属間が比較的高
温な環境でも反応しにくいという特性により、熱処理時
に電極が合金化されてしまうのを回避することができ、
電極同士または電極と他の配線とが接触して半導体デバ
イスが不良となってしまうのを防ぐことができるという
効果を奏する。
れば、Ｓｉと合金化したシリサイド系合金、Ｓｒ、Ｓ
ｃ、Ｆｅ、ＣｒまたはＺｎの金属、Ａｕを順に積層した
構造で電極が形成されるので、これら金属間が比較的高
温な環境でも反応しにくいという特性により、熱処理時
に電極が合金化されてしまうのを回避することができ、
電極同士または電極と他の配線とが接触して半導体デバ
イスが不良となってしまうのを防ぐことができるという
効果を奏する。
【００５９】また、請求項５および１０にかかる発明に
よれば、ＧａＮ等のワイドバンドギャップ半導体を用い
た半導体デバイスの電極についても、高温処理時の合金
化の問題を回避することができ、ＧａＮ等のIII−V属窒
化物を用いた高性能の電子および光デバイスを形成する
ことが可能になるという効果を奏する。
よれば、ＧａＮ等のワイドバンドギャップ半導体を用い
た半導体デバイスの電極についても、高温処理時の合金
化の問題を回避することができ、ＧａＮ等のIII−V属窒
化物を用いた高性能の電子および光デバイスを形成する
ことが可能になるという効果を奏する。
【図１】実施の形態１にかかる半導体デバイスの断面図
である。
である。
【図２】実施の形態１にかかるＧａＮ電界効果型トラン
ジスタの作成手順を示すフローチャートである。
ジスタの作成手順を示すフローチャートである。
【図３】実施の形態１にかかるＧａＮ電界効果型トラン
ジスタの作成工程を説明するための断面図である。
ジスタの作成工程を説明するための断面図である。
【図４】実施の形態２にかかる半導体デバイスのレイア
ウト上面図である。
ウト上面図である。
【図５】実施の形態２にかかる半導体デバイスの等価回
路である。
路である。
【図６】実施の形態２にかかる半導体デバイスの断面図
である。
である。
１１ サファイア基板 １２ バッファ層 １３ 高抵抗層 １４ 活性層 １５ コンタクト層 １６ 保護膜 ２２ ソース電極 ２３ ドレイン電極 ３１，３２，３３ 開口部 ４１，４２，４３ 配線ライン
フロントページの続き Ｆターム(参考） 4M104 AA04 AA07 AA09 BB02 BB03 BB04 BB06 BB13 BB14 BB24 BB27 BB28 BB36 CC01 DD09 DD16 DD34 EE09 EE16 FF13 GG12 GG18 HH05 HH12 5F102 FA02 GA01 GB01 GC01 GD01 GJ10 GK04 GL04 GL08 GM04 GN04 GR04 GS01 GS07 GS09 GT02 GT03 GT10 GV07 HC01 HC15
Claims (10)
- 【請求項１】 半導体層との電気的接続を果たす電極
が、前記半導体層上にアルミニウム、金の順に積層され
るとともに前記アルミニウムと金の厚さの比が３：１ま
たはアルミニウムの比を３以上とした構造で形成された
ことを特徴とする半導体デバイス。 - 【請求項２】 前記電極は、前記アルミニウムと前記金
との間に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎを設けて
形成されたことを特徴とする請求項１に記載の半導体デ
バイス。 - 【請求項３】 前記電極は、前記アルミニウムと前記金
との間に、Ｓｒ、Ｓｃ、Ｆｅ、ＣｒまたはＺｎの金属の
うちの任意の複数の金属の積層構造または合金を設けて
形成されたことを特徴とする請求項１に記載の半導体デ
バイス。 - 【請求項４】 前記アルミニウムに換えて、Ｓｉと合金
化したシリサイド系合金を用いたことを特徴とする請求
項２または３に記載の半導体デバイス。 - 【請求項５】 前記半導体層は、III−V属窒化物である
ことを特徴とする請求項１〜４のいずれか一つに記載の
半導体デバイス。 - 【請求項６】 半導体層との電気的接続を果たす電極を
形成する半導体デバイスの電極形成方法において、 前記半導体層上に第１の厚みのアルミニウムを積層する
ステップと、 前記アルミニウムの上に、前記第１の厚みの１／３以下
である第２の厚みの金を積層するステップと、 を含んだことを特徴とする電極形成方法。 - 【請求項７】 半導体層との電気的接続を果たす電極を
形成する半導体デバイスの電極形成方法において、 前記半導体層上に第１の厚みのアルミニウムを積層する
ステップと、 前記アルミニウムの上に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒまた
はＺｎの金属を積層するステップと、 前記金属の上に、前記第１の厚みの１／３以下である第
２の厚みの金を積層するステップと、 を含んだことを特徴とする電極形成方法。 - 【請求項８】 半導体層との電気的接続を果たす電極を
形成する半導体デバイスの電極形成方法において、 前記半導体層上に第１の厚みのアルミニウムを積層する
ステップと、 前記アルミニウムの上に、Ｓｒ、Ｓｃ、Ｆｅ、Ｃｒまた
はＺｎの金属のうちの任意の複数の金属の積層構造また
は合金を積層するステップと、 前記積層構造または合金の上に、前記第１の厚みの１／
３以下である第２の厚みの金を積層するステップと、 を含んだことを特徴とする電極形成方法。 - 【請求項９】 前記アルミニウムに換えて、Ｓｉと合金
化したシリサイド系合金を用いたことを特徴とする請求
項７または８に記載の電極形成方法。 - 【請求項１０】 前記半導体層は、III−V属窒化物であ
ることを特徴とする請求項６〜９のいずれか一つに記載
の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121730A JP2002319593A (ja) | 2001-04-19 | 2001-04-19 | 半導体デバイスおよび電極形成方法 |
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|---|---|---|---|
| JP2001121730A JP2002319593A (ja) | 2001-04-19 | 2001-04-19 | 半導体デバイスおよび電極形成方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002319593A true JP2002319593A (ja) | 2002-10-31 |
Family
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|---|---|---|---|
| JP2001121730A Pending JP2002319593A (ja) | 2001-04-19 | 2001-04-19 | 半導体デバイスおよび電極形成方法 |
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|---|---|
| JP (1) | JP2002319593A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079264A (ja) * | 2003-08-29 | 2005-03-24 | Shin Etsu Handotai Co Ltd | 発光素子 |
| WO2005057641A1 (ja) * | 2003-12-08 | 2005-06-23 | Nec Corporation | 電極、その製造方法およびそれを用いた半導体素子 |
| JP2006196869A (ja) * | 2004-12-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| JP2008500732A (ja) * | 2004-05-22 | 2008-01-10 | クリー インコーポレイテッド | 半導体デバイス用の改良型誘電体パシベーション |
| WO2008053748A1 (fr) * | 2006-11-02 | 2008-05-08 | Kabushiki Kaisha Toshiba | Dispositif semiconducteur |
| JP2013069772A (ja) * | 2011-09-21 | 2013-04-18 | Sumitomo Electric Ind Ltd | 半導体装置、及び半導体装置の製造方法 |
| US8941134B2 (en) | 2006-07-13 | 2015-01-27 | Cree, Inc. | Leadframe-based packages for solid state light emitting devices having heat dissipating regions in packaging |
| EP3872844A4 (en) * | 2018-11-30 | 2022-02-09 | Mitsubishi Electric Corporation | SEMICONDUCTOR DEVICE |
| WO2022208868A1 (ja) * | 2021-04-02 | 2022-10-06 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-04-19 JP JP2001121730A patent/JP2002319593A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4697650B2 (ja) * | 2003-08-29 | 2011-06-08 | 信越半導体株式会社 | 発光素子 |
| JP2005079264A (ja) * | 2003-08-29 | 2005-03-24 | Shin Etsu Handotai Co Ltd | 発光素子 |
| WO2005057641A1 (ja) * | 2003-12-08 | 2005-06-23 | Nec Corporation | 電極、その製造方法およびそれを用いた半導体素子 |
| US7323783B2 (en) | 2003-12-08 | 2008-01-29 | Nec Corporation | Electrode, method for producing same and semiconductor device using same |
| US7615868B2 (en) | 2003-12-08 | 2009-11-10 | Nec Corporation | Electrode, method for producing same and semiconductor device using same |
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| JP2008500732A (ja) * | 2004-05-22 | 2008-01-10 | クリー インコーポレイテッド | 半導体デバイス用の改良型誘電体パシベーション |
| JP2006196869A (ja) * | 2004-12-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8941134B2 (en) | 2006-07-13 | 2015-01-27 | Cree, Inc. | Leadframe-based packages for solid state light emitting devices having heat dissipating regions in packaging |
| JPWO2008053748A1 (ja) * | 2006-11-02 | 2010-02-25 | 株式会社東芝 | 半導体装置 |
| US8097906B2 (en) | 2006-11-02 | 2012-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device having finger electrodes |
| JP5127721B2 (ja) * | 2006-11-02 | 2013-01-23 | 株式会社東芝 | 半導体装置 |
| WO2008053748A1 (fr) * | 2006-11-02 | 2008-05-08 | Kabushiki Kaisha Toshiba | Dispositif semiconducteur |
| JP2013069772A (ja) * | 2011-09-21 | 2013-04-18 | Sumitomo Electric Ind Ltd | 半導体装置、及び半導体装置の製造方法 |
| EP3872844A4 (en) * | 2018-11-30 | 2022-02-09 | Mitsubishi Electric Corporation | SEMICONDUCTOR DEVICE |
| WO2022208868A1 (ja) * | 2021-04-02 | 2022-10-06 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
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