JP3344416B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にＩｎXＡ
ｌYＧａ1-X-YＮ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ
＜１）で表される窒化ガリウム（以降、「ＧａＮ」とい
う）系半導体に接する電極構造およびその形成方法に係
わり、特に窒化ガリウム系半導体へのショットキ電極の
形成方法に関するものである。
ｌYＧａ1-X-YＮ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ
＜１）で表される窒化ガリウム（以降、「ＧａＮ」とい
う）系半導体に接する電極構造およびその形成方法に係
わり、特に窒化ガリウム系半導体へのショットキ電極の
形成方法に関するものである。
【０００２】
【従来の技術】ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、Ｉｎ
ＡｌＧａＮ等の窒化ガリウム系半導体は直接遷移を有
し、バンドギャップが１．９５ｅＶから６ｅＶまで変化
するため、レーザーダイオード等の発光デバイスの材料
として有望視されている。また、ＧａＮは高い絶縁破壊
電界強度、高い熱伝導率、高い電子飽和速度を有してお
り高周波のパワーデバイス材料としても有望である。特
に、ＡｌＧａＮ／ＧａＮヘテロ接合構造では電界強度が
１×１０5Ｖ／ｃｍで、ＧａＡｓの２倍以上の電子速度
を有し、素子の微細化によって高周波動作が期待でき
る。
ＡｌＧａＮ等の窒化ガリウム系半導体は直接遷移を有
し、バンドギャップが１．９５ｅＶから６ｅＶまで変化
するため、レーザーダイオード等の発光デバイスの材料
として有望視されている。また、ＧａＮは高い絶縁破壊
電界強度、高い熱伝導率、高い電子飽和速度を有してお
り高周波のパワーデバイス材料としても有望である。特
に、ＡｌＧａＮ／ＧａＮヘテロ接合構造では電界強度が
１×１０5Ｖ／ｃｍで、ＧａＡｓの２倍以上の電子速度
を有し、素子の微細化によって高周波動作が期待でき
る。
【０００３】この材料はＳｉやＧｅ等のｎ型ドーパント
をドープすることによりｎ型特性を示し、電界効果トラ
ンジスタ（ＦＥＴ）への展開が図られている。一般には
ショットキ電極にショットキ金属を用いたＭＥＳＦＥＴ
が検討されている。ショットキ特性はＦＥＴ特性のドレ
イン耐圧やゲート電圧を正電圧に印加した場合の電流特
性に大きく影響を与え、従来窒化ガリウム系化合物半導
体ではショットキ特性の点からパラジウムや白金などの
金属が一般的に用いられていた。
をドープすることによりｎ型特性を示し、電界効果トラ
ンジスタ（ＦＥＴ）への展開が図られている。一般には
ショットキ電極にショットキ金属を用いたＭＥＳＦＥＴ
が検討されている。ショットキ特性はＦＥＴ特性のドレ
イン耐圧やゲート電圧を正電圧に印加した場合の電流特
性に大きく影響を与え、従来窒化ガリウム系化合物半導
体ではショットキ特性の点からパラジウムや白金などの
金属が一般的に用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
の金属はショットキ特性を示すバリアハイトや理想因子
ｎ値は、他の金属に比べて良好な値ではあるが、ショッ
トキを形成する窒化ガリウム系化合物半導体との密着性
は悪く、プロセス中に電極が剥がれたり浮いてしまうと
いう問題があった。特に高周波特性が要求されるデバイ
スではゲート長はサブハーフミクロン以下の微細ゲート
が不可欠であり、この場合前記ショットキ金属では一層
加工が困難であった。
の金属はショットキ特性を示すバリアハイトや理想因子
ｎ値は、他の金属に比べて良好な値ではあるが、ショッ
トキを形成する窒化ガリウム系化合物半導体との密着性
は悪く、プロセス中に電極が剥がれたり浮いてしまうと
いう問題があった。特に高周波特性が要求されるデバイ
スではゲート長はサブハーフミクロン以下の微細ゲート
が不可欠であり、この場合前記ショットキ金属では一層
加工が困難であった。
【０００５】本発明は、このような事情を鑑みなされた
ものであり、窒化ガリウム系化合物半導体へのショット
キ電極の形成において、良好なショットキ特性を得ると
ともに密着性の高いショットキ電極を提供することを目
的とする。
ものであり、窒化ガリウム系化合物半導体へのショット
キ電極の形成において、良好なショットキ特性を得ると
ともに密着性の高いショットキ電極を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
窒化ガリウム系化合物半導体層と、前記窒化ガリウム系
化合物半導体層上に形成されたショットキ電極とを有
し、前記ショットキ電極がパラジウムとシリコンとを含
有するものであり、これにより、窒化ガリウム系化合物
半導体層とショットキ電極との密着性の格段の向上を実
現可能とするものである。
窒化ガリウム系化合物半導体層と、前記窒化ガリウム系
化合物半導体層上に形成されたショットキ電極とを有
し、前記ショットキ電極がパラジウムとシリコンとを含
有するものであり、これにより、窒化ガリウム系化合物
半導体層とショットキ電極との密着性の格段の向上を実
現可能とするものである。
【０００７】さらに、ショットキ電極を加熱処理するこ
とにより、ショットキ特性および密着性がさらに改善さ
れる。
とにより、ショットキ特性および密着性がさらに改善さ
れる。
【０００８】
【発明の実施の形態】（実施の形態１）本発明の実施の
形態１にかかる半導体装置を説明する。
形態１にかかる半導体装置を説明する。
【０００９】図１は、本発明の実施の形態１にかかる電
界効果型トランジスタ（ＦＥＴ）の断面図である。
界効果型トランジスタ（ＦＥＴ）の断面図である。
【００１０】図１において、サファイア基板１上にバッ
ファー層２、ノンドープのＧａＮ層３、Ｓｉをドープし
たキャリア濃度７×１０17ｃｍ-3のｎ型ＧａＮ活性層４
が順次形成されている。ｎ型ＧａＮ活性層４上には２つ
のオーミック電極５と、両オーミック電極５の間にＰｄ
Ｓｉで構成されたショットキ電極６が形成されている。
ファー層２、ノンドープのＧａＮ層３、Ｓｉをドープし
たキャリア濃度７×１０17ｃｍ-3のｎ型ＧａＮ活性層４
が順次形成されている。ｎ型ＧａＮ活性層４上には２つ
のオーミック電極５と、両オーミック電極５の間にＰｄ
Ｓｉで構成されたショットキ電極６が形成されている。
【００１１】次に、本発明の実施の形態１にかかる電界
効果型トランジスタの製造方法について説明する。
効果型トランジスタの製造方法について説明する。
【００１２】図２（ａ）〜（ｃ）は、同トランジスタの
製造方法を示す製造工程図である。
製造方法を示す製造工程図である。
【００１３】まず、図２（ａ）に示すように、サファイ
ア基板１上にバッファー層２、ノンドープのＧａＮ層
３、Ｓｉをドープしたキャリア濃度７×１０17ｃｍ-3の
ｎ型ＧａＮ活性層４、およびオーミック電極５を順次形
成した後、ｎ型ＧａＮ活性層４上に、後に形成されるシ
ョットキ電極６の形成用に、開口部を有するフォトレジ
ストパターン７を形成する。
ア基板１上にバッファー層２、ノンドープのＧａＮ層
３、Ｓｉをドープしたキャリア濃度７×１０17ｃｍ-3の
ｎ型ＧａＮ活性層４、およびオーミック電極５を順次形
成した後、ｎ型ＧａＮ活性層４上に、後に形成されるシ
ョットキ電極６の形成用に、開口部を有するフォトレジ
ストパターン７を形成する。
【００１４】次に、図２（ｂ）に示すように、全面にシ
ョットキ用金属８を真空蒸着等で形成する。最後に、図
２（ｃ）に示すように、フォトレジスト除去液を用いた
超音波処理、或いは高圧スプレー処理により、フォトレ
ジストパターン７とともにフォトレジストパターン７上
のショットキ用金属８を除去する。このときに残された
ショットキ用金属８の一部がショットキ電極６となる。
このようなリフトオフプロセスで重要なことは、ショッ
トキ用金属８と、その下地のｎ型ＧａＮ活性層４との密
着性である。
ョットキ用金属８を真空蒸着等で形成する。最後に、図
２（ｃ）に示すように、フォトレジスト除去液を用いた
超音波処理、或いは高圧スプレー処理により、フォトレ
ジストパターン７とともにフォトレジストパターン７上
のショットキ用金属８を除去する。このときに残された
ショットキ用金属８の一部がショットキ電極６となる。
このようなリフトオフプロセスで重要なことは、ショッ
トキ用金属８と、その下地のｎ型ＧａＮ活性層４との密
着性である。
【００１５】ｎ型ＧａＮ活性層４との密着性が悪い従来
のＰｄで構成されたショットキ電極６では、リフトオフ
中の超音波処理や高圧スプレー処理により電極剥がれが
発生してしまう。剥がれを防止するために超音波処理や
高圧スプレー処理を行わなかったり、そのパワーを下げ
て処理すると、電極剥がれは起こらないが逆にフォトレ
ジストパターン７上の不要金属が残り、結果として加工
歩留まりが低い。特にゲート長が小さくなるほど密着性
は加工歩留まりに影響を与える。
のＰｄで構成されたショットキ電極６では、リフトオフ
中の超音波処理や高圧スプレー処理により電極剥がれが
発生してしまう。剥がれを防止するために超音波処理や
高圧スプレー処理を行わなかったり、そのパワーを下げ
て処理すると、電極剥がれは起こらないが逆にフォトレ
ジストパターン７上の不要金属が残り、結果として加工
歩留まりが低い。特にゲート長が小さくなるほど密着性
は加工歩留まりに影響を与える。
【００１６】これに対して、ＰｄＳｉで構成されたショ
ットキ用金属８を用いた場合、リフトオフ中の超音波処
理や高圧スプレー処理で電極剥がれは全く発生せず、ほ
ぼ１００％の加工歩留まりでショットキ電極６が形成で
きる。
ットキ用金属８を用いた場合、リフトオフ中の超音波処
理や高圧スプレー処理で電極剥がれは全く発生せず、ほ
ぼ１００％の加工歩留まりでショットキ電極６が形成で
きる。
【００１７】図３は、ＦＥＴのゲート長とリフトオフ法
による加工歩留まり率との関係を示すものであり、線Ａ
はＰｄＳｉでショットキ電極６を形成した場合、線Ｂは
Ｐｄでショットキ電極６を形成した場合をそれぞれ示す
ものである。
による加工歩留まり率との関係を示すものであり、線Ａ
はＰｄＳｉでショットキ電極６を形成した場合、線Ｂは
Ｐｄでショットキ電極６を形成した場合をそれぞれ示す
ものである。
【００１８】図３から明らかなように、Ｐｄを用いた場
合（線Ｂ）では加工歩留まりはゲート長により大きく異
なり、１μｍゲートで６０％であったものが０．３μｍ
では２０％まで悪くなっている。一方、ＰｄＳｉを用い
た場合（線Ａ）ではゲート長によらずほぼ１００％に近
い加工歩留まりが得られている。この結果からわかるよ
うにＰｄＳｉで構成されたショットキ電極６はｎ型Ｇａ
Ｎ活性層４との密着性に優れている。
合（線Ｂ）では加工歩留まりはゲート長により大きく異
なり、１μｍゲートで６０％であったものが０．３μｍ
では２０％まで悪くなっている。一方、ＰｄＳｉを用い
た場合（線Ａ）ではゲート長によらずほぼ１００％に近
い加工歩留まりが得られている。この結果からわかるよ
うにＰｄＳｉで構成されたショットキ電極６はｎ型Ｇａ
Ｎ活性層４との密着性に優れている。
【００１９】図４は、図１に示したＦＥＴと同条件で作
製した面積１００μｍ2のショットキダイオードの順方
向Ｉ−Ｖ特性を示すものである。線Ａ〜線Ｅは、加熱処
理をしなかった場合、４００℃で加熱処理した場合、５
００℃で加熱処理した場合、６００℃で加熱処理した場
合、７００℃で加熱処理した場合をそれぞれ示したもの
である。
製した面積１００μｍ2のショットキダイオードの順方
向Ｉ−Ｖ特性を示すものである。線Ａ〜線Ｅは、加熱処
理をしなかった場合、４００℃で加熱処理した場合、５
００℃で加熱処理した場合、６００℃で加熱処理した場
合、７００℃で加熱処理した場合をそれぞれ示したもの
である。
【００２０】図５（ａ）は、図４のＩ−Ｖ特性より求め
た、加熱処理温度に対するバリアハイトを示したもので
あり、図５（ｂ）は、図４のＩ−Ｖ特性より求めた、加
熱処理温度に対する理想因子ｎ値を示したものである。
加熱処理はアルゴンガス雰囲気中で５分間行った。
た、加熱処理温度に対するバリアハイトを示したもので
あり、図５（ｂ）は、図４のＩ−Ｖ特性より求めた、加
熱処理温度に対する理想因子ｎ値を示したものである。
加熱処理はアルゴンガス雰囲気中で５分間行った。
【００２１】図５（ａ）および（ｂ）には、同条件で作
製したＰｄで構成された従来のショットキ電極６の結果
も併せて示す。加熱処理を行わない場合のバリアハイト
および理想因子ｎ値はＰｄＳｉを用いた場合でそれぞれ
０．８２ｅＶと１．４２、Ｐｄを用いた場合でそれぞれ
０．８１ｅＶと１．４４と、ＰｄＳｉの場合とＰｄの場
合とでほぼ同等のショットキ特性を示している。
製したＰｄで構成された従来のショットキ電極６の結果
も併せて示す。加熱処理を行わない場合のバリアハイト
および理想因子ｎ値はＰｄＳｉを用いた場合でそれぞれ
０．８２ｅＶと１．４２、Ｐｄを用いた場合でそれぞれ
０．８１ｅＶと１．４４と、ＰｄＳｉの場合とＰｄの場
合とでほぼ同等のショットキ特性を示している。
【００２２】一方、４００℃の熱処理でバリアハイトお
よび理想因子ｎ値は、ＰｄＳｉを用いた場合で０．９２
ｅＶおよび１．３２であり、Ｐｄを用いた場合で０．８
８ｅＶおよび１．３６と、両ショットキ電極ともに加熱
処理を行わない場合よりも改善されているが、ＰｄＳｉ
を用いた場合の方がより大きく改善されている。
よび理想因子ｎ値は、ＰｄＳｉを用いた場合で０．９２
ｅＶおよび１．３２であり、Ｐｄを用いた場合で０．８
８ｅＶおよび１．３６と、両ショットキ電極ともに加熱
処理を行わない場合よりも改善されているが、ＰｄＳｉ
を用いた場合の方がより大きく改善されている。
【００２３】さらに、５００℃の熱処理ではバリアハイ
トおよび理想因子ｎ値は、ＰｄＳｉを用いた場合、０．
９６ｅＶおよび１．２５と改善されるが、Ｐｄを用いた
場合では０．８６ｅＶおよび１．３８と逆に劣化してい
る。
トおよび理想因子ｎ値は、ＰｄＳｉを用いた場合、０．
９６ｅＶおよび１．２５と改善されるが、Ｐｄを用いた
場合では０．８６ｅＶおよび１．３８と逆に劣化してい
る。
【００２４】加熱処理温度が６００℃ではバリアハイト
および理想因子ｎ値はＰｄＳｉを用いた場合で０．９６
ｅＶおよび１．２６と５００℃のときの値とほとんど変
化はない。
および理想因子ｎ値はＰｄＳｉを用いた場合で０．９６
ｅＶおよび１．２６と５００℃のときの値とほとんど変
化はない。
【００２５】一方、Ｐｄを用いた場合では、バリアハイ
トおよび理想因子ｎ値は０．８４ｅＶおよび１．４１と
さらに劣化している。加熱処理温度を７００℃まで上げ
ると、ＰｄＳｉで構成されたショットキ電極６でもバリ
アハイトおよび理想因子ｎ値は劣化している。
トおよび理想因子ｎ値は０．８４ｅＶおよび１．４１と
さらに劣化している。加熱処理温度を７００℃まで上げ
ると、ＰｄＳｉで構成されたショットキ電極６でもバリ
アハイトおよび理想因子ｎ値は劣化している。
【００２６】以上の結果からわかるように、ショットキ
電極６を従来のＰｄからＰｄＳｉとし、ショットキ電極
６を４００℃〜６００℃、より好ましくは５００℃〜６
００℃で加熱処理することによりショットキ特性が改善
される。
電極６を従来のＰｄからＰｄＳｉとし、ショットキ電極
６を４００℃〜６００℃、より好ましくは５００℃〜６
００℃で加熱処理することによりショットキ特性が改善
される。
【００２７】図６（ａ）は、ショットキ電極６を構成す
るＰｄＳｉ合金に占めるＳｉの重量含有率とそのショッ
トキ特性のバリアハイトとの関係、図６（ｂ）は、理想
因子ｎ値との関係をそれぞれ示す。ショットキ電極６の
面積は１００μｍ2で、電極形成後５００℃で５分間の
加熱処理を行っている。図６（ａ）より、Ｓｉの重量含
有率が２０％まではバリアハイトおよび理想因子ｎ値は
ほぼ一定の値を示しているが、２５％を超えるとバリア
ハイトは徐々に低下している。これは窒化ガリウム系化
合物半導体に対してはＰｄは本来高い仕事関数を有して
いるが、ＳｉはＰｄよりも仕事関数が低く、ＰｄＳｉで
Ｓｉの含有率を増大させるとＳｉの影響が出はじめるた
めと考えられる。したがって、ショットキ特性が良好な
ショットキ電極を得るためにはＳｉの重量含有率が０％
を超え、２０％以下であることが望ましい。さらに、シ
ョットキ電極６の密着性向上の実効性を高めるために
は、Ｓｉの重量含有率が３％を超え、２０％以下である
ことがなお望ましい。
るＰｄＳｉ合金に占めるＳｉの重量含有率とそのショッ
トキ特性のバリアハイトとの関係、図６（ｂ）は、理想
因子ｎ値との関係をそれぞれ示す。ショットキ電極６の
面積は１００μｍ2で、電極形成後５００℃で５分間の
加熱処理を行っている。図６（ａ）より、Ｓｉの重量含
有率が２０％まではバリアハイトおよび理想因子ｎ値は
ほぼ一定の値を示しているが、２５％を超えるとバリア
ハイトは徐々に低下している。これは窒化ガリウム系化
合物半導体に対してはＰｄは本来高い仕事関数を有して
いるが、ＳｉはＰｄよりも仕事関数が低く、ＰｄＳｉで
Ｓｉの含有率を増大させるとＳｉの影響が出はじめるた
めと考えられる。したがって、ショットキ特性が良好な
ショットキ電極を得るためにはＳｉの重量含有率が０％
を超え、２０％以下であることが望ましい。さらに、シ
ョットキ電極６の密着性向上の実効性を高めるために
は、Ｓｉの重量含有率が３％を超え、２０％以下である
ことがなお望ましい。
【００２８】密着性に関してはＳｉ含有量を増加させて
も低下することはなかった。これはＰｄＳｉ合金の密着
性はＳｉの存在により向上しているためである。
も低下することはなかった。これはＰｄＳｉ合金の密着
性はＳｉの存在により向上しているためである。
【００２９】本実施の形態では、ＰｄＳｉを用いた場合
について説明したが、Ｐｄとニッケル（以降、「Ｎｉ」
という）からなる合金（以降、「ＰｄＮｉ」という）で
も同様の結果が得られており、Ｎｉの重量含有率が０％
を超え、２０％以下であることが望ましい。さらに、シ
ョットキ電極６の密着性向上の実効性を高めるために
は、Ｎｉの重量含有率が３％を超え、２０％以下である
ことがなお望ましい。
について説明したが、Ｐｄとニッケル（以降、「Ｎｉ」
という）からなる合金（以降、「ＰｄＮｉ」という）で
も同様の結果が得られており、Ｎｉの重量含有率が０％
を超え、２０％以下であることが望ましい。さらに、シ
ョットキ電極６の密着性向上の実効性を高めるために
は、Ｎｉの重量含有率が３％を超え、２０％以下である
ことがなお望ましい。
【００３０】図７（ａ）は、ショットキ電極６にＰｄを
用いた場合とＰｄＮｉを用いた場合のバリアハイトと熱
処理温度との関係を示し、図７（ｂ）は、理想因子ｎ値
と熱処理温度との関係を示したものである。各加熱処理
温度によるバリアハイトおよび理想因子ｎ値の値には僅
かの違いはあるもののその傾向は同じである。値自体も
測定誤差の範囲であり、ＰｄＮｉを用いた場合も窒化ガ
リウム系化合物半導体に対して良好なショットキ電極６
であると言える。また、密着性も同様に評価したが、剥
がれ等、加工不良はほとんどなく、高い密着性を示し
た。
用いた場合とＰｄＮｉを用いた場合のバリアハイトと熱
処理温度との関係を示し、図７（ｂ）は、理想因子ｎ値
と熱処理温度との関係を示したものである。各加熱処理
温度によるバリアハイトおよび理想因子ｎ値の値には僅
かの違いはあるもののその傾向は同じである。値自体も
測定誤差の範囲であり、ＰｄＮｉを用いた場合も窒化ガ
リウム系化合物半導体に対して良好なショットキ電極６
であると言える。また、密着性も同様に評価したが、剥
がれ等、加工不良はほとんどなく、高い密着性を示し
た。
【００３１】また、窒化ガリウム系化合物半導体で良く
用いられるショットキ電極６に白金（以降、「Ｐｔ」と
いう）があるが、ＰｔもＰｄと同様ＧａＮとの密着性が
悪く、リフトオフ法でショットキ電極６に加工した場
合、加工歩留まりは非常に悪い。
用いられるショットキ電極６に白金（以降、「Ｐｔ」と
いう）があるが、ＰｔもＰｄと同様ＧａＮとの密着性が
悪く、リフトオフ法でショットキ電極６に加工した場
合、加工歩留まりは非常に悪い。
【００３２】そこで、Ｐｄと同様にＳｉやＮｉと合金を
形成し、ショットキ電極６として検討を行った。図８
（ａ）は、それぞれＰｔＳｉとＰｔＮｉを用いたショッ
トキ電極６のバリアハイトと加熱処理温度との関係を示
し、図８（ｂ）は、理想因子ｎ値と加熱処理温度との関
係を示したものである。この場合でも、４００℃から６
００℃の加熱処理、好ましくは５００℃から６００℃の
加熱処理でバリアハイトおよび理想因子ｎ値は向上して
いる。また、密着性もＰｄを用いた場合と同様に、Ｓｉ
やＮｉと合金を形成することにより密着性は向上し、加
工上問題はない。以上の結果よりショットキ電極６とし
てＰｔＳｉやＰｔＮｉを用いた場合も有効であることが
わかる。
形成し、ショットキ電極６として検討を行った。図８
（ａ）は、それぞれＰｔＳｉとＰｔＮｉを用いたショッ
トキ電極６のバリアハイトと加熱処理温度との関係を示
し、図８（ｂ）は、理想因子ｎ値と加熱処理温度との関
係を示したものである。この場合でも、４００℃から６
００℃の加熱処理、好ましくは５００℃から６００℃の
加熱処理でバリアハイトおよび理想因子ｎ値は向上して
いる。また、密着性もＰｄを用いた場合と同様に、Ｓｉ
やＮｉと合金を形成することにより密着性は向上し、加
工上問題はない。以上の結果よりショットキ電極６とし
てＰｔＳｉやＰｔＮｉを用いた場合も有効であることが
わかる。
【００３３】また、窒化ガリウム系化合物半導体を用い
たＦＥＴを高周波デバイスに応用する場合、ゲート抵抗
の低減が重要となる。ＰｄＳｉ、ＰｄＮｉ、ＰｔＳｉお
よびＰｔＮｉといった合金では、その抵抗率は単体の金
属より高くなる。ＰｄやＰｔは、抵抗率は金（Ａｕ）や
アルミニウム（Ａｌ）に比べて高く、ゲート金属として
用いる場合、低抵抗化が不可欠である。そこで、図９に
示すように比較的抵抗率の高いショットキ電極６と、そ
の上に形成されたショットキ電極６よりも抵抗率の低い
金属、例えばチタン（Ｔｉ）とＰｔとＡｕを積層した金
属層９を形成することにより図９における紙面垂直方向
のゲート抵抗を低減することができる。
たＦＥＴを高周波デバイスに応用する場合、ゲート抵抗
の低減が重要となる。ＰｄＳｉ、ＰｄＮｉ、ＰｔＳｉお
よびＰｔＮｉといった合金では、その抵抗率は単体の金
属より高くなる。ＰｄやＰｔは、抵抗率は金（Ａｕ）や
アルミニウム（Ａｌ）に比べて高く、ゲート金属として
用いる場合、低抵抗化が不可欠である。そこで、図９に
示すように比較的抵抗率の高いショットキ電極６と、そ
の上に形成されたショットキ電極６よりも抵抗率の低い
金属、例えばチタン（Ｔｉ）とＰｔとＡｕを積層した金
属層９を形成することにより図９における紙面垂直方向
のゲート抵抗を低減することができる。
【００３４】またこの構造であれば、ショットキ電極６
の形成後の加熱処理にも相互に拡散することもなく良好
なショットキ特性で低抵抗を実現している。なお、ここ
ではショットキ電極６上に形成する金属としてＴｉ、Ｐ
ｔ、Ａｕを用いて説明したが、これに限らず、例えばＴ
ｉの代わりにクロム（Ｃｒ）、Ａｕの代わりに銅（Ｃ
ｕ）、或いは他の低抵抗金属を用いても同様に実施可能
である。
の形成後の加熱処理にも相互に拡散することもなく良好
なショットキ特性で低抵抗を実現している。なお、ここ
ではショットキ電極６上に形成する金属としてＴｉ、Ｐ
ｔ、Ａｕを用いて説明したが、これに限らず、例えばＴ
ｉの代わりにクロム（Ｃｒ）、Ａｕの代わりに銅（Ｃ
ｕ）、或いは他の低抵抗金属を用いても同様に実施可能
である。
【００３５】（実施の形態２）次に、本発明の実施の形
態２にかかる半導体装置について図面を用いて説明す
る。
態２にかかる半導体装置について図面を用いて説明す
る。
【００３６】図１０は、本発明の実施の形態２にかかる
ヘテロ構造ＦＥＴ（ＨＦＥＴ）の断面図である。図１０
において、サファイア基板１上にバッファー層２、ノン
ドープのＧａＮ層３、Ｓｉをドープしたキャリア濃度７
×１０17ｃｍ-3のｎ型ＡｌＧａＮ活性層４ａ、２つのオ
ーミック電極５が順次形成されている。両オーミック電
極５の間に厚さ２００ｎｍのＰｄ層(図示せず)と厚さ１
０ｎｍのＳｉ層(図示せず)とを交互に形成してなるショ
ットキ電極６が形成されている。ただし、ｎ型ＡｌＧａ
Ｎ活性層４ａに接するショットキ電極６の最下層はＳｉ
で構成されている。
ヘテロ構造ＦＥＴ（ＨＦＥＴ）の断面図である。図１０
において、サファイア基板１上にバッファー層２、ノン
ドープのＧａＮ層３、Ｓｉをドープしたキャリア濃度７
×１０17ｃｍ-3のｎ型ＡｌＧａＮ活性層４ａ、２つのオ
ーミック電極５が順次形成されている。両オーミック電
極５の間に厚さ２００ｎｍのＰｄ層(図示せず)と厚さ１
０ｎｍのＳｉ層(図示せず)とを交互に形成してなるショ
ットキ電極６が形成されている。ただし、ｎ型ＡｌＧａ
Ｎ活性層４ａに接するショットキ電極６の最下層はＳｉ
で構成されている。
【００３７】このように、ショットキ電極６をＳｉとＰ
ｄとの多層膜とし、最下層をＳｉで構成することにより
従来のＰｄで構成したショットキ電極６を用いた場合に
比べて、リフトオフ法によるショットキ電極６形成時の
電極剥がれが低減し、加工歩留まりは改善されている。
これは、ＳｉがＰｄに比べてその下地のｎ型ＡｌＧａＮ
活性層４ａに対する密着性が優れているためである。
ｄとの多層膜とし、最下層をＳｉで構成することにより
従来のＰｄで構成したショットキ電極６を用いた場合に
比べて、リフトオフ法によるショットキ電極６形成時の
電極剥がれが低減し、加工歩留まりは改善されている。
これは、ＳｉがＰｄに比べてその下地のｎ型ＡｌＧａＮ
活性層４ａに対する密着性が優れているためである。
【００３８】一方、ショットキ特性は、ショットキ電極
６形成後の熱処理により改善される。
６形成後の熱処理により改善される。
【００３９】図１１（ａ）は、ＨＦＥＴと同条件で作製
した面積１００μｍ2のショットキダイオードの順方向
Ｉ−Ｖ特性より求めたバリアハイトの加熱処理温度依存
性、図１１（ｂ）は、理想因子ｎ値の加熱処理温度依存
性を示したものである。
した面積１００μｍ2のショットキダイオードの順方向
Ｉ−Ｖ特性より求めたバリアハイトの加熱処理温度依存
性、図１１（ｂ）は、理想因子ｎ値の加熱処理温度依存
性を示したものである。
【００４０】加熱処理は、アルゴンガス雰囲気中で５分
間行った。なお、図１１には同条件で作製したＰｄで構
成した従来のショットキ電極６を用いた場合の結果も併
せて示す。加熱処理前のバリアハイトおよび理想因子ｎ
値はＳｉ／Ｐｄの多層膜を用いた場合では０．８０ｅＶ
および１．４５であり、Ｐｄを用いた場合では０．８１
ｅＶおよび１．４４と同等のショットキ特性を示す。
間行った。なお、図１１には同条件で作製したＰｄで構
成した従来のショットキ電極６を用いた場合の結果も併
せて示す。加熱処理前のバリアハイトおよび理想因子ｎ
値はＳｉ／Ｐｄの多層膜を用いた場合では０．８０ｅＶ
および１．４５であり、Ｐｄを用いた場合では０．８１
ｅＶおよび１．４４と同等のショットキ特性を示す。
【００４１】一方、４００℃の加熱処理では、バリアハ
イトおよび理想因子ｎ値は、Ｓｉ／Ｐｄの多層膜を用い
た場合で０．９３ｅＶおよび１．３０であり、Ｐｄを用
いた場合で０．８８ｅＶおよび１．３６と、共に改善さ
れているが、本発明のＳｉ／Ｐｄの多層膜を用いた場合
の方がより大きく改善されている。
イトおよび理想因子ｎ値は、Ｓｉ／Ｐｄの多層膜を用い
た場合で０．９３ｅＶおよび１．３０であり、Ｐｄを用
いた場合で０．８８ｅＶおよび１．３６と、共に改善さ
れているが、本発明のＳｉ／Ｐｄの多層膜を用いた場合
の方がより大きく改善されている。
【００４２】さらに５００℃の熱処理ではバリアハイト
および理想因子ｎ値はＳｉ／Ｐｄの多層膜を用いた場合
で０．９５ｅＶおよび１．２４に改善されるが、Ｐｄを
用いた場合では０．８６ｅＶおよび１．３８と逆に劣化
している。
および理想因子ｎ値はＳｉ／Ｐｄの多層膜を用いた場合
で０．９５ｅＶおよび１．２４に改善されるが、Ｐｄを
用いた場合では０．８６ｅＶおよび１．３８と逆に劣化
している。
【００４３】さらに加熱処理温度が６００℃ではバリア
ハイトおよび理想因子ｎ値はＳｉ／Ｐｄの多層膜の場合
で０．９６ｅＶおよび１．２６と５００℃の値とほとん
ど変化はない。
ハイトおよび理想因子ｎ値はＳｉ／Ｐｄの多層膜の場合
で０．９６ｅＶおよび１．２６と５００℃の値とほとん
ど変化はない。
【００４４】一方、Ｐｄを用いた場合では、０．８４ｅ
Ｖおよび１．４１とさらに劣化している。加熱処理温度
を７００℃まで上げると、Ｓｉ／Ｐｄの多層膜の場合で
もバリアハイトおよび理想因子ｎ値の改善は小さい。
Ｖおよび１．４１とさらに劣化している。加熱処理温度
を７００℃まで上げると、Ｓｉ／Ｐｄの多層膜の場合で
もバリアハイトおよび理想因子ｎ値の改善は小さい。
【００４５】以上の結果からわかるようにショットキ電
極を従来のＰｄからＳｉ／Ｐｄの多層膜とし、４００℃
〜６００℃で加熱処理することにより、望ましくは、５
００℃〜６００℃で加熱処理にすることによりショット
キ特性が大幅に改善されることがわかる。
極を従来のＰｄからＳｉ／Ｐｄの多層膜とし、４００℃
〜６００℃で加熱処理することにより、望ましくは、５
００℃〜６００℃で加熱処理にすることによりショット
キ特性が大幅に改善されることがわかる。
【００４６】図１２（ａ）は、Ｓｉ／Ｐｄの多層膜にお
けるＳｉ層の膜厚とそのショットキ特性のバリアハイト
との関係、図１２（ｂ）は、Ｓｉ層の膜厚と理想因子ｎ
値との関係を評価した結果である。評価したショットキ
電極６の面積は１００μｍ2で、ショットキ電極６の形
成後、５００℃で５分間の熱処理を行っている。
けるＳｉ層の膜厚とそのショットキ特性のバリアハイト
との関係、図１２（ｂ）は、Ｓｉ層の膜厚と理想因子ｎ
値との関係を評価した結果である。評価したショットキ
電極６の面積は１００μｍ2で、ショットキ電極６の形
成後、５００℃で５分間の熱処理を行っている。
【００４７】図１２から、Ｓｉの膜厚が２０ｎｍ以下の
ときはバリアハイトおよび理想因子ｎ値はほぼ一定の値
を示しているが、２５％を超えるとバリアハイトは徐々
に低下していることがわかる。これは、窒化ガリウム系
化合物半導体に対してはＰｄは高い仕事関数を有してい
るが、ＳｉはＰｄよりも仕事関数が低いために、Ｓｉ／
Ｐｄの多層膜においてＳｉの膜厚を増大させるとＰｄの
ショットキ接合への寄与が低減するためである。したが
って、ショットキ特性が良好なショットキ電極６を得る
ためにはＳｉの膜厚が２０ｎｍ以下であることが望まし
い。一方、密着性に関してはＳｉの膜厚を増加させても
低下することはなかった。これはＳｉ／Ｐｄの多層膜の
密着性はＳｉの存在で決定されているためである。
ときはバリアハイトおよび理想因子ｎ値はほぼ一定の値
を示しているが、２５％を超えるとバリアハイトは徐々
に低下していることがわかる。これは、窒化ガリウム系
化合物半導体に対してはＰｄは高い仕事関数を有してい
るが、ＳｉはＰｄよりも仕事関数が低いために、Ｓｉ／
Ｐｄの多層膜においてＳｉの膜厚を増大させるとＰｄの
ショットキ接合への寄与が低減するためである。したが
って、ショットキ特性が良好なショットキ電極６を得る
ためにはＳｉの膜厚が２０ｎｍ以下であることが望まし
い。一方、密着性に関してはＳｉの膜厚を増加させても
低下することはなかった。これはＳｉ／Ｐｄの多層膜の
密着性はＳｉの存在で決定されているためである。
【００４８】以上のことから、Ｓｉの膜厚の範囲は、０
ｎｍを超え、２０ｎｍ以下であることが望ましい。
ｎｍを超え、２０ｎｍ以下であることが望ましい。
【００４９】本実施の形態では、ショットキ電極６の材
料としてＰｄを用いた場合とＳｉ／Ｐｄの多層膜を用い
た場合との比較で説明したが、ＰｄとＮｉからなる多層
膜でも同様の結果が得られる。
料としてＰｄを用いた場合とＳｉ／Ｐｄの多層膜を用い
た場合との比較で説明したが、ＰｄとＮｉからなる多層
膜でも同様の結果が得られる。
【００５０】図１３（ａ）は、Ｓｉ／Ｐｄの多層膜とＮ
ｉ／Ｐｄの多層膜を用いたショットキ電極６の加熱処理
温度とバリアハイトとの関係を示し、図１３（ｂ）は、
加熱処理温度と理想因子ｎ値との関係を示したものであ
る。各加熱処理温度によるバリアハイトおよび理想因子
ｎ値の値には僅かの違いはあるもののその傾向は同じで
ある。値自体も測定誤差の範囲であり、Ｎｉ／Ｐｄの多
層膜も窒化ガリウム系化合物半導体に対して良好なショ
ットキ電極６であると言える。また、密着性も同様に評
価したが剥がれ等、加工不良はほとんどなく、高い密着
性を示した。
ｉ／Ｐｄの多層膜を用いたショットキ電極６の加熱処理
温度とバリアハイトとの関係を示し、図１３（ｂ）は、
加熱処理温度と理想因子ｎ値との関係を示したものであ
る。各加熱処理温度によるバリアハイトおよび理想因子
ｎ値の値には僅かの違いはあるもののその傾向は同じで
ある。値自体も測定誤差の範囲であり、Ｎｉ／Ｐｄの多
層膜も窒化ガリウム系化合物半導体に対して良好なショ
ットキ電極６であると言える。また、密着性も同様に評
価したが剥がれ等、加工不良はほとんどなく、高い密着
性を示した。
【００５１】また、窒化ガリウム系化合物半導体でよく
用いられるショットキ電極６にＰｔがあるが、ＰｔもＰ
ｄと同様ＧａＮとの密着性が悪く、リフトオフ法でショ
ットキ電極に加工した場合、加工歩留まりは非常に悪
い。そこで、Ｐｄと同様にＳｉやＮｉと多層膜を形成
し、ショットキ電極６としての検討を行った。
用いられるショットキ電極６にＰｔがあるが、ＰｔもＰ
ｄと同様ＧａＮとの密着性が悪く、リフトオフ法でショ
ットキ電極に加工した場合、加工歩留まりは非常に悪
い。そこで、Ｐｄと同様にＳｉやＮｉと多層膜を形成
し、ショットキ電極６としての検討を行った。
【００５２】図１４（ａ）は、Ｓｉ／Ｐｔの多層膜とＮ
ｉ／Ｐｔの多層膜を用いたショットキ電極６の加熱処理
温度とバリアハイトとの関係を示し、図１４（ｂ）は、
加熱処理温度と理想因子ｎ値との関係を示したものであ
る。Ｐｄを用いたと同様に４００℃〜６００℃の熱処理
でバリアハイトおよび理想因子ｎ値は向上している。
ｉ／Ｐｔの多層膜を用いたショットキ電極６の加熱処理
温度とバリアハイトとの関係を示し、図１４（ｂ）は、
加熱処理温度と理想因子ｎ値との関係を示したものであ
る。Ｐｄを用いたと同様に４００℃〜６００℃の熱処理
でバリアハイトおよび理想因子ｎ値は向上している。
【００５３】また、密着性もＰｄを用いた場合と同様
に、ＳｉやＮｉとの多層膜を形成することにより密着性
は向上し、歩留まりが向上する。
に、ＳｉやＮｉとの多層膜を形成することにより密着性
は向上し、歩留まりが向上する。
【００５４】以上の結果より、Ｓｉ／Ｐｔの多層膜とＮ
ｉ／Ｐｔの多層膜もショットキ電極６の材料として非常
に有効であることがわかる。
ｉ／Ｐｔの多層膜もショットキ電極６の材料として非常
に有効であることがわかる。
【００５５】なお、Ｓｉ／Ｐｄ、Ｎｉ／Ｐｄ、Ｓｉ／Ｐ
ｔおよびＮｉ／Ｐｔといった多層膜の抵抗率は決して低
くない。したがって、これらの材料を高周波応用デバイ
スのゲート電極（ショットキ電極６）として用いる場
合、これらの多層膜だけでは紙面垂直方向のゲート抵抗
が高くなってしまう。そこで、図１５に示すように、多
層膜で構成されたショットキ電極６の上に、ショットキ
電極６よりも抵抗率の低い金属、例えばチタン（Ｔｉ）
とＰｔとＡｕを積層した金属層９を形成することにより
図１５における紙面垂直方向のゲート抵抗を低減するこ
とができる。
ｔおよびＮｉ／Ｐｔといった多層膜の抵抗率は決して低
くない。したがって、これらの材料を高周波応用デバイ
スのゲート電極（ショットキ電極６）として用いる場
合、これらの多層膜だけでは紙面垂直方向のゲート抵抗
が高くなってしまう。そこで、図１５に示すように、多
層膜で構成されたショットキ電極６の上に、ショットキ
電極６よりも抵抗率の低い金属、例えばチタン（Ｔｉ）
とＰｔとＡｕを積層した金属層９を形成することにより
図１５における紙面垂直方向のゲート抵抗を低減するこ
とができる。
【００５６】また、この構造であれば、ショットキ電極
６の形成後の加熱処理にも相互に拡散することもなく良
好なショットキ特性で低抵抗を維持している。なお、こ
こではショットキ電極６よりも抵抗率の低い金属として
Ｔｉ、Ｐｔ、Ａｕを例に説明したが、これに限らず、例
えばＴｉの代わりにクロム（Ｃｒ）、Ａｕの代わりに銅
（Ｃｕ）、或いは他の低抵抗金属を用いても同様に実施
できる。
６の形成後の加熱処理にも相互に拡散することもなく良
好なショットキ特性で低抵抗を維持している。なお、こ
こではショットキ電極６よりも抵抗率の低い金属として
Ｔｉ、Ｐｔ、Ａｕを例に説明したが、これに限らず、例
えばＴｉの代わりにクロム（Ｃｒ）、Ａｕの代わりに銅
（Ｃｕ）、或いは他の低抵抗金属を用いても同様に実施
できる。
【００５７】（実施の形態３）次に、本発明の実施の形
態３にかかる半導体装置の製造方法について図面に基づ
いて説明する。
態３にかかる半導体装置の製造方法について図面に基づ
いて説明する。
【００５８】図１６（ａ）〜（ｄ）は、本発明の実施の
形態３にかかる電界効果型トランジスタ（ＦＥＴ）の工
程断面図である。
形態３にかかる電界効果型トランジスタ（ＦＥＴ）の工
程断面図である。
【００５９】まず、図１６（ａ）に示すように、ＭＯＣ
ＶＤ法を用いてサファイア基板１の上にＧａＮよりなる
バッファー層２を約２０ｎｍ、その上にノンドープのＧ
ａＮ層３を約２μｍの膜厚で成長する。さらに、ＧａＮ
層３上にＳｉをドープしたキャリア濃度７×１０17ｃｍ
-3のｎ型ＧａＮ層４ｂを１００ｎｍ成長する。
ＶＤ法を用いてサファイア基板１の上にＧａＮよりなる
バッファー層２を約２０ｎｍ、その上にノンドープのＧ
ａＮ層３を約２μｍの膜厚で成長する。さらに、ＧａＮ
層３上にＳｉをドープしたキャリア濃度７×１０17ｃｍ
-3のｎ型ＧａＮ層４ｂを１００ｎｍ成長する。
【００６０】次に、図１６（ｂ）に示すように、ＦＥＴ
形成領域を残してｎ型ＧａＮ層４ｂをメサエッチングに
より除去しｎ型ＧａＮ活性層４を形成する。
形成領域を残してｎ型ＧａＮ層４ｂをメサエッチングに
より除去しｎ型ＧａＮ活性層４を形成する。
【００６１】次に、図１６（ｃ）に示すようにｎ型Ｇａ
Ｎ活性層４上にオーミック電極用金属としてＴｉ層５ａ
を２０ｎｍとＡｌ層５ｂを２００ｎｍ蒸着し、リフトオ
フおよび６００℃で１分間アニーリングを行うことによ
り図１６（ｄ）に示すようにオーミック電極５を形成す
る。
Ｎ活性層４上にオーミック電極用金属としてＴｉ層５ａ
を２０ｎｍとＡｌ層５ｂを２００ｎｍ蒸着し、リフトオ
フおよび６００℃で１分間アニーリングを行うことによ
り図１６（ｄ）に示すようにオーミック電極５を形成す
る。
【００６２】最後に、ショットキ用金属８（図示せず）
としてＳｉを１０重量％含有したＰｄ合金ＰｄＳｉ層
（図示せず）を５０ｎｍ、Ｔｉ層（図示せず）を５０ｎ
ｍ、Ｐｔ層（図示せず）を５０ｎｍ、Ａｕ層（図示せ
ず）を２００ｎｍ順次蒸着し、リフトオフおよび５００
℃で５分間の加熱処理を行うことにより、ショットキ電
極６および金属層９を形成してＦＥＴを完成する。
としてＳｉを１０重量％含有したＰｄ合金ＰｄＳｉ層
（図示せず）を５０ｎｍ、Ｔｉ層（図示せず）を５０ｎ
ｍ、Ｐｔ層（図示せず）を５０ｎｍ、Ａｕ層（図示せ
ず）を２００ｎｍ順次蒸着し、リフトオフおよび５００
℃で５分間の加熱処理を行うことにより、ショットキ電
極６および金属層９を形成してＦＥＴを完成する。
【００６３】図１７は、このＦＥＴの加熱処理後の静特
性を示す。バリアハイトが高いため、ゲート電圧を＋
１．０Ｖ印加してもドレイン電流は増加し高い電流駆動
能力を示している。また、ショットキの逆耐圧が高いた
め、ドレイン電圧５０Ｖにおいても良好なＦＥＴ特性が
得られている。また、ショットキ電極６の加工歩留まり
は、ほぼ１００％でありショットキ電極６の剥がれ等の
加工不良は起こっていない。
性を示す。バリアハイトが高いため、ゲート電圧を＋
１．０Ｖ印加してもドレイン電流は増加し高い電流駆動
能力を示している。また、ショットキの逆耐圧が高いた
め、ドレイン電圧５０Ｖにおいても良好なＦＥＴ特性が
得られている。また、ショットキ電極６の加工歩留まり
は、ほぼ１００％でありショットキ電極６の剥がれ等の
加工不良は起こっていない。
【００６４】本実施の形態では、ショットキ電極６の材
料としてＰｄＳｉを用いたが、これに限らずＰｄＮｉや
ＰｔＳｉおよびＰｔＮｉであってもよい。また、本実施
の形態では、ゲート抵抗低減のためにＰｄＳｉ上にＴｉ
とＰｔとＡｕを形成したが、これらは低抵抗金属であ
り、ショットキ電極６の形成後の加熱処理で相互拡散等
の構造変化を起こしにくい金属または金属層であればＣ
ｒやＣｕ等の金属であっても同様に実施できる。
料としてＰｄＳｉを用いたが、これに限らずＰｄＮｉや
ＰｔＳｉおよびＰｔＮｉであってもよい。また、本実施
の形態では、ゲート抵抗低減のためにＰｄＳｉ上にＴｉ
とＰｔとＡｕを形成したが、これらは低抵抗金属であ
り、ショットキ電極６の形成後の加熱処理で相互拡散等
の構造変化を起こしにくい金属または金属層であればＣ
ｒやＣｕ等の金属であっても同様に実施できる。
【００６５】また、本実施の形態でショットキ用金属８
に用いたＰｄＳｉは、Ｓｉの重量含有率を１０％とした
が、Ｓｉの重量含有率はこれに限らず良好なショットキ
特性と高い密着性が得られる含有率であれば何％であっ
てもよい。ただし、図６に示したようにＰｄＳｉでは２
０％以下であれば良好なショットキ特性が得ることがで
きる。また、ＰｔＳｉにおいても実験の結果、Ｓｉ重量
含有率が２０％以下であれば良好なショットキが得られ
る。ＰｄＮｉ、ＰｔＮｉについても同様の結果であっ
た。
に用いたＰｄＳｉは、Ｓｉの重量含有率を１０％とした
が、Ｓｉの重量含有率はこれに限らず良好なショットキ
特性と高い密着性が得られる含有率であれば何％であっ
てもよい。ただし、図６に示したようにＰｄＳｉでは２
０％以下であれば良好なショットキ特性が得ることがで
きる。また、ＰｔＳｉにおいても実験の結果、Ｓｉ重量
含有率が２０％以下であれば良好なショットキが得られ
る。ＰｄＮｉ、ＰｔＮｉについても同様の結果であっ
た。
【００６６】（実施の形態４）次に、本発明の実施の形
態４にかかる半導体装置の製造方法を図面に基づいて説
明する。
態４にかかる半導体装置の製造方法を図面に基づいて説
明する。
【００６７】図１８（ａ）〜（ｄ）は本発明の実施の形
態４にかかるヘテロ構造ＦＥＴ（ＨＦＥＴ）の工程断面
図である。
態４にかかるヘテロ構造ＦＥＴ（ＨＦＥＴ）の工程断面
図である。
【００６８】まず、図１８（ａ）に示すように、ＭＯＣ
ＶＤ法を用いてサファイア基板１上にＧａＮよりなるバ
ッファー層２を約２０ｎｍ形成し、その上にノンドープ
のＧａＮ層３を約２μｍの膜厚で成長させ、さらにその
上にＳｉをドープしたキャリア濃度７×１０17ｃｍ-3の
ｎ型ＡｌＧａＮ層４ｃを１００ｎｍ成長する。
ＶＤ法を用いてサファイア基板１上にＧａＮよりなるバ
ッファー層２を約２０ｎｍ形成し、その上にノンドープ
のＧａＮ層３を約２μｍの膜厚で成長させ、さらにその
上にＳｉをドープしたキャリア濃度７×１０17ｃｍ-3の
ｎ型ＡｌＧａＮ層４ｃを１００ｎｍ成長する。
【００６９】次に、図１８（ｂ）に示すように、ＦＥＴ
形成領域を残してｎ型ＡｌＧａＮ層４ｃをメサエッチン
グにより除去しｎ型ＡｌＧａＮ活性層４ａを形成する。
形成領域を残してｎ型ＡｌＧａＮ層４ｃをメサエッチン
グにより除去しｎ型ＡｌＧａＮ活性層４ａを形成する。
【００７０】次に、図１８（ｃ）に示すように、ｎ型Ａ
ｌＧａＮ活性層４ａ上にオーミック電極用金属としてＴ
ｉ層５ａを２０ｎｍ、Ａｌ層５ｂを２００ｎｍ順次蒸着
し、リフトオフおよび６００℃での１分間のアニーリン
グを行うことにより、図１８（ｄ）に示すように、オー
ミック電極５を形成する。最後に、ショットキ用金属８
（図示せず）としてＳｉ層（図示せず）を１０ｎｍ、Ｐ
ｄ層（図示せず）を１５０ｎｍ順次蒸着し、さらにゲー
ト抵抗低減のために、Ｔｉ層（図示せず）を５０ｎｍ、
Ｐｔ層（図示せず）を５０ｎｍ、Ａｕ層（図示せず）を
２００ｎｍ順次蒸着した後、リフトオフおよび５００℃
での５分間の加熱処理を行うことによりショットキ電極
６および金属層９を形成してＨＦＥＴを完成する。
ｌＧａＮ活性層４ａ上にオーミック電極用金属としてＴ
ｉ層５ａを２０ｎｍ、Ａｌ層５ｂを２００ｎｍ順次蒸着
し、リフトオフおよび６００℃での１分間のアニーリン
グを行うことにより、図１８（ｄ）に示すように、オー
ミック電極５を形成する。最後に、ショットキ用金属８
（図示せず）としてＳｉ層（図示せず）を１０ｎｍ、Ｐ
ｄ層（図示せず）を１５０ｎｍ順次蒸着し、さらにゲー
ト抵抗低減のために、Ｔｉ層（図示せず）を５０ｎｍ、
Ｐｔ層（図示せず）を５０ｎｍ、Ａｕ層（図示せず）を
２００ｎｍ順次蒸着した後、リフトオフおよび５００℃
での５分間の加熱処理を行うことによりショットキ電極
６および金属層９を形成してＨＦＥＴを完成する。
【００７１】図１９は、加熱処理後のＨＦＥＴの静特性
を示す。このＨＦＥＴバリアハイトによりゲート電圧を
＋１．０Ｖ印加してもゲートリークは起こらず高い電流
駆動能力を示す。また、ショットキの高い逆耐圧により
ドレイン電圧が５０Ｖにおいても良好なＨＦＥＴ特性が
得られている。また、ショットキ電極６の加工歩留まり
は、ほぼ１００％でありショットキ電極６の剥がれ等の
加工不良は起こっていない。
を示す。このＨＦＥＴバリアハイトによりゲート電圧を
＋１．０Ｖ印加してもゲートリークは起こらず高い電流
駆動能力を示す。また、ショットキの高い逆耐圧により
ドレイン電圧が５０Ｖにおいても良好なＨＦＥＴ特性が
得られている。また、ショットキ電極６の加工歩留まり
は、ほぼ１００％でありショットキ電極６の剥がれ等の
加工不良は起こっていない。
【００７２】本実施の形態ではショットキ用金属８にＳ
ｉ／Ｐｄの多層膜を用いたが、これに限らずＮｉ／Ｐｄ
の多層膜やＳｉ／Ｐｔの多層膜およびＮｉ／Ｐｔの多層
膜であってもよい。また、本実施の形態では、ゲート抵
抗低減のためにＳｉ／Ｐｄの多層膜上にＴｉとＰｔとＡ
ｕを形成したが、これらは低抵抗金属であり、ショット
キ電極形成後の熱処理で相互拡散等の構造変化を起こし
にくい金属または金属層であればＣｒやＣｕ等の金属で
あっても差し支えない。
ｉ／Ｐｄの多層膜を用いたが、これに限らずＮｉ／Ｐｄ
の多層膜やＳｉ／Ｐｔの多層膜およびＮｉ／Ｐｔの多層
膜であってもよい。また、本実施の形態では、ゲート抵
抗低減のためにＳｉ／Ｐｄの多層膜上にＴｉとＰｔとＡ
ｕを形成したが、これらは低抵抗金属であり、ショット
キ電極形成後の熱処理で相互拡散等の構造変化を起こし
にくい金属または金属層であればＣｒやＣｕ等の金属で
あっても差し支えない。
【００７３】また、本実施の形態では、ショットキ用金
属８に用いたＳｉ／Ｐｄの多層膜における最下層のＳｉ
層の膜厚を１０ｎｍとしたが、Ｓｉの膜厚はこれに限ら
ず良好なショットキ特性と高い密着性が得られる膜厚で
あればどんな厚さであってもよい。なお、図１２で示し
たように、Ｓｉ／Ｐｄの多層膜では２０ｎｍ以下であれ
ば良好なショットキ特性が得ることができる。また、Ｓ
ｉ／Ｐｔの多層膜においても実験の結果、Ｓｉの重量含
有率が２０％以下であれば良好なショットキが得られ
る。また、Ｎｉ／Ｐｄの多層膜、Ｎｉ／Ｐｔの多層膜に
ついても同様の結果であった。
属８に用いたＳｉ／Ｐｄの多層膜における最下層のＳｉ
層の膜厚を１０ｎｍとしたが、Ｓｉの膜厚はこれに限ら
ず良好なショットキ特性と高い密着性が得られる膜厚で
あればどんな厚さであってもよい。なお、図１２で示し
たように、Ｓｉ／Ｐｄの多層膜では２０ｎｍ以下であれ
ば良好なショットキ特性が得ることができる。また、Ｓ
ｉ／Ｐｔの多層膜においても実験の結果、Ｓｉの重量含
有率が２０％以下であれば良好なショットキが得られ
る。また、Ｎｉ／Ｐｄの多層膜、Ｎｉ／Ｐｔの多層膜に
ついても同様の結果であった。
【００７４】また、本発明の実施の形態では、ＦＥＴお
よびＨＦＥＴの作製工程について説明したが、本発明は
これに限らず窒化ガリウム（ＧａＮ）系半導体でショッ
トキ電極６を有するデバイスであれば何であっても同様
に実施可能である。
よびＨＦＥＴの作製工程について説明したが、本発明は
これに限らず窒化ガリウム（ＧａＮ）系半導体でショッ
トキ電極６を有するデバイスであれば何であっても同様
に実施可能である。
【００７５】
【発明の効果】以上のように、本発明によると、窒化ガ
リウム系化合物半導体層に形成するショットキ電極が、
良好なショットキ特性を実現するとともに密着性の高い
ショットキ電極を実現することができ、その結果とし窒
化ガリウム系半導体素子の高周波特性やパワー特性が歩
留まりよく作製することが可能となる。
リウム系化合物半導体層に形成するショットキ電極が、
良好なショットキ特性を実現するとともに密着性の高い
ショットキ電極を実現することができ、その結果とし窒
化ガリウム系半導体素子の高周波特性やパワー特性が歩
留まりよく作製することが可能となる。
【図１】本発明の実施の形態１にかかる半導体装置の断
面図
面図
【図２】同半導体装置の工程断面図
【図３】同半導体装置の歩留まりを示す図
【図４】同半導体装置の電流−電圧特性を示す図
【図５】同半導体装置の特性図
【図６】同半導体装置の特性図
【図７】同半導体装置の特性図
【図８】同半導体装置の特性図
【図９】本発明の実施の形態１にかかる他の半導体装置
の断面図
の断面図
【図１０】本発明の実施の形態２にかかる半導体装置の
断面図
断面図
【図１１】同半導体装置の特性図
【図１２】同半導体装置の特性図
【図１３】同半導体装置の特性図
【図１４】同半導体装置の特性図
【図１５】本発明の実施の形態２にかかる他の半導体装
置の断面図
置の断面図
【図１６】本発明の実施の形態３にかかる半導体装置の
工程断面図
工程断面図
【図１７】同半導体装置の特性図
【図１８】本発明の実施の形態４にかかる半導体装置の
工程断面図
工程断面図
【図１９】同半導体装置の特性図
１ サファイア基板 ２ バッファー層 ３ ＧａＮ層 ４ ｎ型ＧａＮ活性層 ４ａ ｎ型ＡｌＧａＮ活性層 ４ｂ ｎ型ＧａＮ層 ４ｃ ｎ型ＡｌＧａＮ層 ５ オーミック電極 ６ ショットキ電極 ７ フォトレジストパターン ８ ショットキ用金属 ９ 金属層
フロントページの続き (72)発明者 井上 薫 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平10−209177（ＪＰ，Ａ) 特開 平１−93173（ＪＰ，Ａ) 特開 平11−29713（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (9)
- 【請求項１】 窒化ガリウム系化合物半導体層と、前記
窒化ガリウム系化合物半導体層上に形成されたショット
キ電極とを有し、前記ショットキ電極がパラジウムとシ
リコンとを含有することを特徴とする半導体装置。 - 【請求項２】 前記ショットキ電極におけるシリコンの
重量含有率が０％を超え、２０％以下の範囲であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ショットキ電極におけるシリコンの
重量含有率が３％を超え、２０％以下の範囲であること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ショットキ電極が複層構造を有しか
つ前記窒化ガリウム系化合物半導体層に接する最下層が
シリコンで構成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項５】 窒化ガリウム系化合物半導体層上にシリ
コンまたはニッケルを含有するショットキ電極を形成し
た後、４００℃から６００℃の範囲の温度で加熱処理す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 窒化ガリウム系化合物半導体層上にシリ
コンまたはニッケルを含有するショットキ電極を形成し
た後、５００℃から６００℃の範囲の温度で加熱処理す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 窒化ガリウム系化合物半導体層上に、複
層構造を有し最下層がシリコンまたはニッケルで構成さ
れているショットキ電極を形成した後、４００℃から６
００℃の範囲の温度で加熱処理することを特徴とする半
導体装置の製造方法。 - 【請求項８】 窒化ガリウム系化合物半導体層上に、複
層構造を有し最下層がシリコンまたはニッケルで構成さ
れているショットキ電極を形成した後、５００℃から６
００℃の範囲の温度で加熱処理することを特徴とする半
導体装置の製造方法。 - 【請求項９】 前記ショットキ電極がパラジウムまたは
白金を含有することを特徴とする請求項５ないし請求項
８のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2000248381A JP3344416B2 (ja) | 1999-09-16 | 2000-08-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-262134 | 1999-09-16 | ||
| JP26213499 | 1999-09-16 | ||
| JP2000248381A JP3344416B2 (ja) | 1999-09-16 | 2000-08-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156081A JP2001156081A (ja) | 2001-06-08 |
| JP3344416B2 true JP3344416B2 (ja) | 2002-11-11 |
Family
ID=26545409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248381A Expired - Fee Related JP3344416B2 (ja) | 1999-09-16 | 2000-08-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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| TWI560783B (en) | 2003-09-09 | 2016-12-01 | Univ California | Fabrication of single or multiple gate field plates |
| JP6176131B2 (ja) * | 2014-01-28 | 2017-08-09 | 豊田合成株式会社 | 半導体装置の製造方法 |
| JP6149786B2 (ja) * | 2014-04-11 | 2017-06-21 | 豊田合成株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6398909B2 (ja) * | 2015-08-20 | 2018-10-03 | 豊田合成株式会社 | ショットキーバリアダイオード及びその製造方法 |
| JP6724685B2 (ja) | 2016-09-23 | 2020-07-15 | 住友電気工業株式会社 | 半導体装置 |
-
2000
- 2000-08-18 JP JP2000248381A patent/JP3344416B2/ja not_active Expired - Fee Related
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| JP2001156081A (ja) | 2001-06-08 |
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