KR20200016585A - 실리콘카바이드 파워반도체 및 그 제조방법 - Google Patents

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Abstract

본 발명은 SiC 파워반도체 및 그 제조방법에 관한 것이다. 본 발명에 따른 실시예는 실리콘카바이드 파워반도체 제조방법을 제공한다. 실리콘카바이드 파워반도체 제조방법은, Ni-V 타겟을 스퍼터링하여 실리콘카바이드 반도체 표면에 Ni-V 층을 형성하는 단계, 상기 Ni-V 층을 열처리하여 Ni-V 실리사이드층을 형성하는 단계 및 상기 Ni-V 실리사이드층에 전극을 형성하는 단계를 포함할 수 있다.

Description

실리콘카바이드 파워반도체 및 그 제조방법{SiC semiconductor device and making method}
본 발명은 SiC 파워반도체 및 그 제조방법에 관한 것이다.
실리콘카바이드(SiC)는 실리콘과 비교하여 에너지 밴드갭이 넓고, 높은 절연전계, 높은 전자포화속도, 높은 열전도도를 갖는 물질이다. 이러한 특성으로 인해 고온, 고전압용 소자 응용을 위한 반도체 물질로 주목 받고 있다.
반도체 소자에서는 전극 형성을 위해 금속과 반도체가 접촉되는 부분이 요구된다. 금속과 반도체가 접촉하게 되면 저항성 접촉(Ohmic contact) 또는 정류성 접촉(Schottky contact)의 특성을 형성한다. 저항성 접촉은 선형적이고 대칭적인 전류-전압 특성을 갖는 접촉을 의미하며, 정류성 접촉은 전압의 극성에 따라 전류가 흐르거나 차단되는 접촉이다.
실리콘카바이드-금속간 접촉 저항은, 실리콘-금속간 접촉 저항에 비해 상대적으로 높은데, 이는, 실리콘카바이드의 물성에 기인한다. 접촉 저항이 높으면, 예를 들어, 온 저항 증가, 순방향 특성, 열발생 등과 같은, 실리콘카바이드 파워반도체 소자의 전기적 특성이 저하된다. 접촉 저항을 감소 시키기 위해서, 금속을 스퍼터링에 의해 실리콘카바이드 표면에 증착한 후 열처리를 통해 실리콘카바이드-금속을 화학적으로 결합 시키는 방법이 주로 사용된다. 여기서, 금속은 Ni이 주로 사용된다.
접촉 저항을 감소시키기 위해 사용되는 Ni 실리사이드는, 열처리 공정 후 막질에 따라 품질이 일정하지 않을 수 있다. 또한, Ni는 자성체이기 때문에, 스퍼터링 공정시 플라즈마 방전을 방해할 수 있다. 이로 인해 플라즈마 방전이 불안정해지면, 막질의 품질이 저하될 수 있으며, 후속 공정에서 실리콘카바이드-금속간 접합력이 약화되어 금속이 박리될 수 있다. 한편, 플라즈마 방전의 안정성을 확보하기 위해 스퍼터링 에너지 및/또는 공정 압력을 높이면, Ni의 증착율이 나빠져서 수율 감소를 초래할 수 있다.
본 발명은 Ni-V 화합물 target을 이용하여 실리콘카바이드-금속간 접합력을 증가시키며, 이로 인해 접촉 저항을 감소시키고자 한다.
본 발명에 따른 실시예는 실리콘카바이드 파워반도체 제조방법을 제공한다. 실리콘카바이드 파워반도체 제조방법은, Ni-V 타겟을 스퍼터링하여 실리콘카바이드 반도체 표면에 Ni-V 층을 형성하는 단계, 상기 Ni-V 층을 열처리하여 Ni-V 실리사이드층을 형성하는 단계 및 상기 Ni-V 실리사이드층에 전극을 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 Ni-V 층은 5.0 wt% 내지 9.9 wt% V를 함유할 수 있다.
일 실시예로, 상기 Ni-V 층은 7.0 wt% 내지 7.9 wt% V를 함유할 수 있다.
일 실시예로, 상기 Ni-V 층은 7.3 wt% 내지 7.6 wt% V를 함유할 수 있다.
일 실시예로, 상기 열처리는, 1050℃에서 90초간 수행될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층의 면저항은 0.4 내지 0.5 ohm/sq일 수 있다.
일 실시예로, 상기 실리콘카바이드 반도체는 실리콘카바이드 기판에 에피택셜 성장된 제1 도전형 에피층에 형성될 수 있다.
일 실시예로, 상기 Ni-V 층을 열처리하여 Ni-V 실리사이드층을 형성하는 단계 이전에, 상기 Ni-V 층을 패터닝하는 단계가 더 포함될 수 있다.
일 실시예로, 상기 실리콘카바이드 반도체는 제1 도전형 실리콘카바이드 기판이며 상기 Ni-V 실리사이드층은 상기 제1 도전형 실리콘카바이드 기판의 배면에 형성될 수 있다.
본 발명에 따른 다른 실시예는 실리콘카바이드 파워반도체를 제공한다. 실리콘카바이드 파워반도체는, 제1 도전형 실리콘카바이드 기판, 상기 제1 도전형 실리콘카바이드 기판의 상면에 에피택셜 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰 내부에 형성된 제1 도전형 소스 영역 및 제2 도전형 소스 영역, 인접한 상기 제2 도전형 웰 사이 상기 제1 도전형 에피층(220) 상부에 배치된 게이트, 상기 게이트를 전기적으로 절연시키는 게이트 절연막, 상기 제1 도전형 소스 영역 및 상기 제2 도전형 소스 영역에 형성된 소스 전극, 및 상기 제1 도전형 실리콘카바이드 기판의 배면에 형성된 드레인 전극을 포함하되, 상기 제1 도전형 실리콘카바이드 기판과 상기 드레인 전극 사이에 Ni-V 실리사이드층이 개재될 수 있다.
본 발명에 따른 또 다른 실시예는 실리콘카바이드 파워반도체를 제공한다. 실리콘카바이드 파워반도체는, 제1 도전형 실리콘카바이드 기판, 상기 제1 도전형 실리콘카바이드 기판의 상면에 에피택셜 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상면에 형성된 쇼트키 금속층, 상기 쇼트키 금속층의 상면에 형성된 애노드 전극 및 상기 제1 도전형 실리콘카바이드 기판의 배면에 형성된 캐소드 전극을 포함하되, 상기 제1 도전형 실리콘카바이드 기판과 상기 캐소드 전극 사이에 Ni-V 실리사이드층이 개재될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층은, 5.0 wt% 내지 9.9 wt% V를 함유한 Ni-V 층을 열처리하여 형성될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층은, 7.0 wt% 내지 7.9 wt% V를 함유한 Ni-V 층을 열처리하여 형성될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층은, 7.3 wt% 내지 7.6 wt% V를 함유한 Ni-V 층을 열처리하여 형성될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층은, Ni-V 층을 1050℃에서 90초간 열처리하여 형성될 수 있다.
일 실시예로, 상기 Ni-V 실리사이드층의 면저항은 0.4 내지 0.5 ohm/sq일 수 있다.
본 발명의 실시예에 따르면, Ni-V 화합물 target으로 인해 플라즈마 방전의 안정성이 증가되고, 실리콘카바이드-금속간 접합력이 증가되며, 이로 인해 접촉 저항이 감소되었다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 니켈-바나듐(Ni-V) 실리사이드를 형성하기 위한 준비된 시료를 예시적으로 도시하고 있다.
도 2는 도 1의 시료로부터 산출된 총 저항-실리사이드간 간격을 도시한 그래프이다.
도 3은 Ni 및 V의 비율에 따른 접촉 저항 특성을 나타낸 그래프이다.
도 4는 도 3의 특정 구간을 상세하게 나타낸 그래프이다.
도 5는 열처리 조건에 따른 접촉 저항 특성을 나타낸 그래프이다.
도 6은 Ni-V 실리사이드 형성 메커니즘을 예시적으로 설명하기 위한 도면이다.
도 7은 Ni-V 실리사이드를 포함하는 실리콘카바이드 파워반도체 소자를 예시적으로 도시한 단면도이다.
도 8은 도 7에 예시된 모스펫의 소스 접촉 및 게이트 접촉에 Ni-V 실리사이드가 형성된 구조를 예시적으로 도시한 단면도이다.
9은 도 7에 예시된 모스펫의 소스 접촉 및 게이트 접촉에 Ni-V 실리사이드를 형성하는 공정을 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 니켈-바나듐(Ni-V) 실리사이드를 형성하기 위한 준비된 시료를 예시적으로 도시하고, 도 2는 도 1의 시료에 대한 열처리 조건에 따른 TLM 측정 결과 그래프이다.
도 1 및 2를 함께 참조하면, (a)는 시료(100)의 평면도이고, (b) 및 (c)는 시료의 단면도이다. 시료(100)는 제1 도전형 불순물로 도핑된 제1 도전형 반도체층(120) 및 제2 도전형 불순물로 도핑된 제2 도전형 반도체층(125)에 니켈-바나듐 실리사이드(130)를 형성하여 준비된다. 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125)은, 제1 도전형 불순물로 도핑된 제1 도전형 에피층(110)의 상부에 형성된다. 여기서, 제1 도전형은 n형이며, 제2 도전형은 p형이다. 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125)은, 이온 주입에 의해 형성되며, 예를 들어, 제1 도전형 불순물은 N이고 농도는 약 1x1020cm-3이며, 제2 도전형 불순물은 Al이고 농도는 약 1x1020cm-3일 수 있다. Ni-V 합금은 스퍼터링에 의해 제1 도전형 반도체층(120) 또는 제2 도전형 반도체층(125)의 상면에 약 50 내지 약 100 nm 두께로 증착되며, Transfer length method(TLM) 측정을 위해 ? 에칭으로 패터닝된다. 패턴간 이격 거리 d는 약 4 내지 약 100 um이다. N2 분위기에서 열처리(Rapid thermal annealing)되어 Ni-V 실리사이드(130)가 된다. 열처리 온도는 약 950℃ 내지 약 1050℃이며, 열처리 시간은 약 90초이고, 유량은 약 5 SLM이다.
제1 도전형 반도체층(120)에 Ni-V 실리사이드가 형성된 시료(도 1의 (b))와 제2 도전형 반도체층(125)에 Ni-V 실리사이드가 형성된 시료(도 1의 (c))가 각각 준비된다. 다이오드의 경우, 탄소 원자가 노출된 표면(C face), 예를 들어, 웨이퍼의 배면에 실리사이드가 형성되며, 모스펫의 경우, C face 뿐 아니라 실리콘 원자가 노출된 표면(Si face), 예를 들어, 소스의 상면에도 실리사이드가 형성된다. 모스펫의 소스 영역은, 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125)이, 동일 평면상에 형성되거나 수직으로 적층되어 있다. 따라서 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125) 모두에서 이상적인 공정 조건을 도출할 필요가 있다.
시료(100)는, 접촉 저항률 ρc를 유도하기 위해 필요한 면저항(Sheet resistance) Rs를 산출하기 위해 상이한 간격 d(um)로 이격된 복수의 Ni-V 실리사이드(130)를 갖는다. 여기서, Ni-V 실리사이드(130)의 폭 W는 복수의 Ni-V 실리사이드(130) 모두 동일하다. 측정된 저항 RT (Ohm)는, RT = RS*d/W + 2Rc 이다. 여기서, RS (Ohm/sq)는 제1 도전형 반도체층(120) 또는 제2 도전형 반도체층(125)의 면저항이고, Rc는 RT 축 절편 -2Lt에 의해 주어진 접촉 저항이다. 한편, 접촉 저항률 ρc는, ρc = Rc* Lt * W이다. 여기서, Lt는 선형 전달 길이(Linear transfer length)이다.
도 3은 Ni 및 V의 비율에 따른 접촉 저항 특성을 나타낸 그래프이며, 도 4는 도 3의 특정 구간을 상세하게 나타낸 그래프이다.
Ni 및 V의 비율을 달리하여 준비된 시료(100)로 측정한 결과, 바나듐(V)을 약 7.0 내지 7.9 wt% 포함한 Ni-V 합금으로 형성된 Ni-V 실리사이드에서 측정된 접촉 저항이 가장 낮음을 알 수 있다. 이 결과는 제1 도전형 반도체층(120)과 제2 도전형 반도체층(125) 모두의 측정치를 종합하여 고려되었다. 도 3의 (a)는, 제1 도전형 반도체층(120)에 형성된 Ni-V 실리사이드(130)로 측정한 접촉 저항을 나타내며, (b)는 제2 도전형 반도체층(125)에 형성된 Ni-V 실리사이드(130)로 측정한 접촉 저항을 나타낸다. Ni-V 실리사이드(130)는, Ni-V 합금을 약 950℃에서 약 90초간 열처리하여 형성되었다. 참고로, 도 3에 도시된 그래프에서, 박스의 상단과 하단은 각각 측정값의 75번째 백분위수와 25번째 백분위수를 나타내며, 박스 내의 수평선은 측정된 데이터의 평균을 나타낸다. 즉, 박스의 상단과 하단이 가까울수록 측정값의 편차가 작은 것을 의미한다.
제1 도전형 반도체층(120)에서의 접촉 저항을 나타내는 (a)를 참조하면, 약 100 wt%의 Ni로 형성된 Ni 실리사이드의 접촉 저항은, V이 약 5.0 wt% 내지 약 7.9 wt% 포함된 Ni-V 실리사이드보다 높다. 약 5.0 내지 약 5.9 wt%로 시작해서 V의 함량이 증가할수록 Ni-V 실리사이드(130)의 접촉 저항은 감소하는 추세이며, V의 함량이 약 7.0 내지 약 7.9 wt%일 때 접촉 저항이 최소가 된다. V의 함량이 약 8.0 wt%보다 커지면, 접촉 저항은 다시 증가하는 추세로 전환된다.
제2 도전형 반도체층(125)에서의 접촉 저항을 나타내는 (b)를 참조하면, 약 100 wt%의 Ni로 형성된 Ni 실리사이드의 접촉 저항은, V이 약 5.0 wt% 내지 약 7.9 wt% 포함된 Ni-V 실리사이드보다 높다. 5.0 wt%로 시작해서 V의 함량이 증가할수록 Ni-V 실리사이드(130)의 접촉 저항은 급격히 감소하는 추세이며, V의 함량이 약 7.0 내지 약 7.9 wt%일 때 접촉 저항이 감소율이 급격히 저하되어 포화 상태가 된다. V의 함량이 약 8.0 wt%보다 커지면, 접촉 저항은 실질적으로 거의 감소하지 않는다.
한편, 도 4를 참조하면, V의 함량이 약 7.0 내지 약 7.9 wt%일 때 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125)에서 측정된 접촉 저항이 도시되어 있다. Ni-V 실리사이드(130)의 접촉 저항은, 제1 도전형 반도체층(120) 및 제2 도전형 반도체층(125)에서 상이한 경향을 보인다. 그래프에 도시된 측정치를 기준으로 보면, V의 함량이 약 7.3 wt% 내지 약 7.6 wt%일 때, 제1 도전형 반도체층(120)에서의 접촉 저항 증가율이 가장 작으며, 제2 도전형 반도체층(125)에서의 접촉 저항 감소율이 가장 큼을 알 수 있다.
도 5는 열처리 조건에 따른 접촉 저항 특성을 나타낸 그래프이다.
열처리 조건을 달리하여 준비된 시료(100)로 측정한 결과, 바나듐(V)을 약 7.0 내지 약 7.9 wt% 포함한 Ni-V 합금을 약 1050℃에서 약 90초간 열처리한 경우에 접촉 저항이 가장 낮음을 알 수 있다. 이 결과는 제1 도전형 반도체층(120)과 제2 도전형 반도체층(125) 모두의 측정치를 종합하여 고려되었다. 도 4의 (a)는, 제1 도전형 반도체층(120)에 형성된 Ni-V 실리사이드(130)로 측정한 접촉 저항을 나타내며, (b)는 제2 도전형 반도체층(125)에 형성된 Ni-V 실리사이드(130)로 측정한 접촉 저항을 나타낸다. 열처리 온도가 약 1100℃ 이상이면, 파워반도체 소자의 다른 구성부, 예를 들어, 폴리 실리콘 등이 손상을 입는다.
제1 도전형 반도체층(120)에서의 접촉 저항을 나타내는 (a)를 참조하면, 열처리 온도의 증가에 따라 약 100 wt%의 Ni로 형성된 Ni 실리사이드의 접촉 저항과 약 7.0 내지 약 7.9 wt%의 V이 함유된 Ni-V 합금으로 형성된 Ni-V 실리사이드의 접촉 저항이 감소하는 추세를 보인다. 동시에, 열처리 온도가 증가하면, Ni-V 실리사이드(130)의 접촉 저항이 Ni 실리사이드의 접촉 저항보다 상대적으로 커지지만, 열처리 온도가 더 증가하면, 이 둘 간의 차이가 감소함을 알 수 있다. 약 1050℃에서 약 90초간 열처리한 Ni-V 실리사이드(130)는, 가장 낮은 접촉 저항을 가진다.
제2 도전형 반도체층(120)에서의 접촉 저항을 나타내는 (b)를 참조하면, 열처리 온도의 증가에 따라 약 100 wt%의 Ni로 형성된 Ni 실리사이드의 접촉 저항과 약 7.0 내지 약 7.9 wt%의 V이 함유된 Ni-V 합금으로 형성된 Ni-V 실리사이드의 접촉 저항이 미세하게 증가하는 추세를 보인다. 동시에, 열처리 온도에 상관없이, Ni-V 실리사이드(130)의 접촉 저항이 Ni 실리사이드의 접촉 저항보다 상대적으로 작다. 제2 도전형 반도체층(120)에서는, 열처리 온도에 따른 접촉 저항의 증가가 미미하다.
도 6은 Ni-V 실리사이드 형성 메커니즘을 예시적으로 설명하기 위한 도면이다.
먼저, Ni 실리사이드에서 금속 박리가 발생하는 원인을 설명한다. 도 6의 (a)는, Ni을 사용하여 Ni 실리사이드를 형성할 때, 실리콘카바이드층의 표면과 Ni 실리사이드 사이에 산소 함유층이 형성된 상태를 나타낸다. 실리콘카바이드층의 표면상에 Ni 층이 증착된 상태에서 열처리가 진행된다. 열처리시 실리콘카바이드 표면 근처의 Si 원자가 Ni 원자와 결합하며, 이로 인해 Ni 실리사이드가 실리콘카바이드 표면부터 Ni 층의 표면을 향해 확장한다. 이 때, 실리콘 원자와의 친화도가 높은 산소 원자는 Ni 층의 표면으로부터 Ni 층을 거쳐 Ni 층과 실리콘카바이드간 계면까지 이동한다. 계면에 도달한 산소 원자는 Si 원자 및/또는 Ni 원자와 결합한다. 열처리가 완료되면, Si 원자 및/또는 Ni 원자와 결합된 산소는 계면에 남게 되어 산소 함유층이 생성된다. 계면에 생성된 산소 함유층은, Ni 실리사이드-실리콘카바이드 접합력을 감소시킨다. 감소된 접합력은, 소스 또는 드레인 메탈이 실리콘카바이드로부터 쉽게 박리되는 원인으로 작용한다.
Ni 실리사이드에 비해, Ni-V 실리사이드(130)는 산소층의 형성 위치가 다르다. 도 6의 (b)를 참조하면, Ni-V를 사용하여 Ni-V 실리사이드(130)를 형성할 때, Ni-V 실리사이드 표면에 산소 함유층이 형성된 상태를 나타낸다. 실리콘카바이드층의 표면상에 Ni-V 층이 증착된 상태에서 열처리가 진행된다. 열처리시 실리콘카바이드 표면 근처의 Si 원자가 Ni-V 원자와 결합하며, 이로 인해 Ni-V 실리사이드(130)가 실리콘카바이드 표면부터 Ni-V 층의 표면을 향해 확장한다. 산소 원자의 V에 대한 친화도는, Si에 대한 친화도보다 높다. 따라서, Ni 원자와 결합되었던 V 중 일부는 Ni-V 층의 표면을 향해 이동하여 표면 부근의 산소 원자와 결합한다. 표면에 형성된 산소 함유층은, 계면에 형성된 산소층에 비해 상대적으로 쉽게 후속 공정을 통해 제거될 수 있다.
도 7은 Ni-V 실리사이드를 포함하는 실리콘카바이드 파워반도체 소자를 예시적으로 도시한 단면도이다.
Ni-V 실리사이드층(286, 290)은, 실리콘카바이드와 금속간 접합력을 제공하기 위해 형성된다. 도 7의 (a)는 다이오드(200)의 제1 도전형 실리콘카바이드 기판(210)의 배면에 Ni-V 실리사이드층(290)이 형성된 구조를 나타내며, (b)는 모스펫(205)의 소스 영역(282, 284)의 표면에 형성된 Ni-V 실리사이드층(286) 및 제1 도전형 실리콘카바이드 기판(210)의 배면에 Ni-V 실리사이드층(290)이 형성된 구조를 나타낸다.
다이오드(200)는, 제1 도전형 실리콘카바이드 기판(210), 제1 도전형 실리콘카바이드 기판(210)의 상면에 에피택셜 성장된 제1 도전형 에피층(220), 제1 도전형 에피층(220)의 상면에 증착된 쇼트키 금속층(240), 제1 도전형 에피층(220)과 쇼트키 금속층(240)의 접촉 영역을 규정하는 절연층(230), 쇼트키 금속층(240)의 상면에 증착된 애노드 전극(245), 및 제1 도전형 실리콘카바이드 기판(210)의 배면에 증착된 캐소드 전극(295)을 포함한다. Ni-V 실리사이드층(290)은 제1 도전형 실리콘카바이드 기판(210)의 배면에 형성되며, 이후 캐소드 전극(295)이 Ni-V 실리사이드층(290)의 배면에 형성된다.
모스펫(205)은, 제1 도전형 실리콘카바이드 기판(210), 제1 도전형 실리콘카바이드 기판(210)의 상면에 에피택셜 성장된 제1 도전형 에피층(220), 제1 도전형 에피층(220)의 상부에 형성된 제2 도전형 웰(280), 제2 도전형 웰(280) 내부에 형성된 제2 도전형 소스 영역(282), 제2 도전형 소스 영역(282)에 접하게 제2 도전형 웰(280) 내부에 형성된 제1 도전형 소스 영역(284), 2개의 제2 도전형 웰(280) 사이의 제1 도전형 에피층(220) 상부에 배치된 게이트(260), 게이트(260)를 전기적으로 절연시키는 게이트 절연막(265), 제2 도전형 소스 영역(282) 및 제1 도전형 소스 영역(284)에 전기적으로 연결된 소스 전극(270), 제1 도전형 실리콘카바이드 기판(210)의 배면에 증착된 드레인 전극(297)을 포함한다. Ni-V 실리사이드층(286)은, 제2 도전형 소스 영역(282) 및 제1 도전형 소스 영역(284)의 상면에 형성되며, 이후 소스 전극(270)이 Ni-V 실리사이드층(286)의 상면에 형성된다. 한편, Ni-V 실리사이드층(290)은, 제1 도전형 실리콘카바이드 기판(210)의 배면에 형성되며, 이후 드레인 전극(297)이 Ni-V 실리사이드층(290)의 배면에 형성된다.
도 8 및 9는 도 7에 예시된 모스펫의 소스 접촉 및 게이트 접촉에 Ni-V 실리사이드를 형성하는 공정을 설명하기 위한 도면이다.
도 8 및 9를 함께 참조하면, 소스 접촉 비아를 형성한다(300). 제1 도전형 에피층(220)의 상부에 게이트 절연막(265), 게이트(260), 실리콘 산화막(267)이 차례로 적층되어 있다. 게이트(260) 및 게이트(260)에 전기적으로 연결된 게이트 버스 라인(262)는, 상대적으로 약하게 도핑된 폴리실리콘(Poly-Si)으로 형성될 수 있다. 게이트 버스 라인(262)은 게이트(260)에 게이트 신호를 전달한다.
접촉 식각(contact etch) 공정은 소스 및 게이트 버스에 대한 접촉을 형성하기 위한 공정이다. 접촉 식각 공정에 의해서, 소스 접촉 영역 상에 위치한 게이트 절연막(265) 및 실리콘 산화막(267)은 식각되어, 제1 도전형 에피층(210)의 상면의 일부가 노출(소스 접촉 비아((285))된다. 여기서, 노출된 제1 도전형 에피층(210)에는 제2 도전형 소스 영역(282) 및 제1 도전형 소스 영역(284)이 형성되어 있다. 한편, 게이트 버스 라인 영역 상에서는 실리콘 산화막(297)만이 식각되어 게이트 버스 라인(262)의 상면 일부가 노출되게 하는 게이트 접촉 비아(264)가 형성된다. 소스 접촉과 게이트 접촉은 동시에 또는 시간적으로 분리되어 형성될 수 있다.
소스 접촉 비아(285) 및/또는 게이트 접촉 비아(264)를 형성한 후, Ni-V 스퍼터링이 수행된다(310). 스퍼터링 이전에, 모스펫이 형성될 웨이퍼 전체의 자연 산화막을 제거하기 위한 전세정(pre-clean)이 수행될 수 있다. 전세정에서, 웨이퍼는, 상온에서, 예를 들어, DHF(Dilute HF)가 담긴 수조에 약 2분간 디핑된다. Ni-V 스퍼터링은, DC 스퍼터 장비를 이용하여 수행될 수 있다. 상세하게, Ni-V 스퍼터링은, V가 약 7.0 wt% 내지 약 7.9 wt%인 Ni-V 합금을 타겟으로 이용하며, 압력 약 10-9 내지 약 10-7 Torr 및 약 100℃ 내지 약 200℃의 온도로 아르곤 분위기에서 실행된다. Ni-V 스퍼터링에 의해, Ni-V 층은 소스 접촉 비아(285) 및/또는 게이트 접촉 비아(264)가 형성된 표면에 형성된다. 여기서, Ni-V 층은 약 10nm이하로 형성될 수 있으며, Ni-V 층의 면저항은 5.5 ohm/sq 이하이다.
Ni-V 층을 패터닝하여 소스 접촉 비아(285) 및/또는 게이트 접촉 비아(264)를 제외한 나머지 표면에 형성된 Ni-V 층을 제거한다(320). 패터닝된 Ni-V 층은, 소스 접촉 비아(285) 및/또는 게이트 접촉 비아(264)의 저면(및 내측면의 적어도 일부)에만 남게 된다. Ni-V 패터닝은, Ni-V 층이 형성된 표면에 PR(Photoresist)을 적층하고, 포토 마스크를 이용하여 노광한 후 웨에칭으로 구성된다. 에칭 후 남아 있던 PR은 유기 용제를 사용하여 제거된다.
Ni-V 실리사이드층(286)은 패터닝된 Ni-V 층을 열처리하여 형성된다(330). 열처리는, RTA를 약 200℃ 내지 약 400℃로 예열된 RTA에 패터닝된 Ni-V 층을 가진 웨이퍼를 탑재한 후 약 1050℃에서 약 90초간 수행된다. 열처리는 질소 분위기에서 수행되며, 유량은 약 5~20 SLM일 수 있다. 여기서, 열처리에 의해 형성된 Ni-V 실리사이드층(286)의 면저항은 약 0.4 내지 약 0.5 ohm/sq이다.
한편, 다이오드 및 모스펫의 배변에 형성되는 Ni-V 실리사이드층(290)는 패터닝이 생략될 수 있다. Ni-V 실리사이드층(286, 290)이 형성된 후, 소스 및/또는 드레인 전극(다이오드의 경우, 애노드 및 캐소드 전극)이 형성된다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. Ni-V 타겟을 스퍼터링하여 실리콘카바이드 반도체 표면에 Ni-V 층을 형성하는 단계;
    상기 Ni-V 층을 열처리하여 Ni-V 실리사이드층을 형성하는 단계; 및
    상기 Ni-V 실리사이드층에 전극을 형성하는 단계를 포함하는 실리콘카바이드 파워반도체 제조방법.
  2. 청구항 1에 있어서, 상기 Ni-V 층은 5.0 wt% 내지 9.9 wt% V를 함유한 실리콘카바이드 파워반도체 제조방법.
  3. 청구항 1에 있어서, 상기 Ni-V 층은 7.0 wt% 내지 7.9 wt% V를 함유한 실리콘카바이드 파워반도체 제조방법.
  4. 청구항 1에 있어서, 상기 Ni-V 층은 7.3 wt% 내지 7.6 wt% V를 함유한 실리콘카바이드 파워반도체 제조방법.
  5. 청구항 1에 있어서, 상기 열처리는, 1050℃에서 90초간 수행되는 실리콘카바이드 파워반도체 제조방법.
  6. 청구항 1에 있어서, 상기 Ni-V 실리사이드층의 면저항은 0.4 내지 0.5 ohm/sq인 실리콘카바이드 파워반도체 제조방법.
  7. 청구항 1에 있어서, 상기 실리콘카바이드 반도체는 실리콘카바이드 기판에 에피택셜 성장된 제1 도전형 에피층에 형성된 소스 영역인 실리콘카바이드 파워반도체 제조방법.
  8. 청구항 7에 있어서, 상기 Ni-V 층을 열처리하여 Ni-V 실리사이드층을 형성하는 단계 이전에,
    상기 Ni-V 층을 패터닝하는 단계를 더 포함하는 실리콘카바이드 파워반도체 제조방법.
  9. 청구항 1에 있어서, 상기 실리콘카바이드 반도체는 제1 도전형 실리콘카바이드 기판이며 상기 Ni-V 실리사이드층은 상기 제1 도전형 실리콘카바이드 기판의 배면에 형성되는 실리콘카바이드 파워반도체 제조방법.
  10. 제1 도전형 실리콘카바이드 기판;
    상기 제1 도전형 실리콘카바이드 기판의 상면에 에피택셜 성장된 제1 도전형 에피층;
    상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰 내부에 형성된 제1 도전형 소스 영역 및 제2 도전형 소스 영역;
    인접한 상기 제2 도전형 웰 사이 상기 제1 도전형 에피층(220) 상부에 배치된 게이트;
    상기 게이트를 전기적으로 절연시키는 게이트 절연막;
    상기 제1 도전형 소스 영역 및 상기 제2 도전형 소스 영역에 형성된 소스 전극; 및
    상기 제1 도전형 실리콘카바이드 기판의 배면에 형성된 드레인 전극을 포함하되,
    상기 제1 도전형 실리콘카바이드 기판과 상기 드레인 전극 사이에 Ni-V 실리사이드층이 개재된 실리콘카바이드 파워반도체.
  11. 제1 도전형 실리콘카바이드 기판;
    상기 제1 도전형 실리콘카바이드 기판의 상면에 에피택셜 성장된 제1 도전형 에피층;
    상기 제1 도전형 에피층의 상면에 형성된 쇼트키 금속층;
    상기 쇼트키 금속층의 상면에 형성된 애노드 전극; 및
    상기 제1 도전형 실리콘카바이드 기판의 배면에 형성된 캐소드 전극을 포함하되,
    상기 제1 도전형 실리콘카바이드 기판과 상기 캐소드 전극 사이에 Ni-V 실리사이드층이 개재된 실리콘카비이드 파워반도체.
  12. 청구항 10 또는 청구항 11에 있어서, 상기 Ni-V 실리사이드층은, 5.0 wt% 내지 9.9 wt% V를 함유한 Ni-V 층을 열처리하여 형성되는 실리콘카바이드 파워반도체.
  13. 청구항 10 또는 청구항 11에 있어서, 상기 Ni-V 실리사이드층은, 7.0 wt% 내지 7.9 wt% V를 함유한 Ni-V 층을 열처리하여 형성되는 실리콘카바이드 파워반도체.
  14. 청구항 10 또는 청구항 11에 있어서, 상기 Ni-V 실리사이드층은, 7.3 wt% 내지 7.6 wt% V를 함유한 Ni-V 층을 열처리하여 형성되는 실리콘카바이드 파워반도체.
  15. 청구항 10 또는 청구항 11에 있어서, 상기 Ni-V 실리사이드층은, Ni-V 층을 1050℃에서 90초간 열처리하여 형성되는 실리콘카바이드 파워반도체.
  16. 청구항 10 또는 청구항 11에 있어서, 상기 Ni-V 실리사이드층의 면저항은 0.4 내지 0.5 ohm/sq인 실리콘카바이드 파워반도체.
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