JP2010503994A - 電界効果ヘテロ構造トランジスタ - Google Patents

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Abstract

装置は、電界効果トランジスタＦＥＴを含む。ＦＥＴは、第１の半導体の領域と、第１の半導体の領域上に位置する第２の半導体の層とを含む。層および領域は、半導体ヘテロ構造を形成する。ＦＥＴはまた、領域および層の１つの上に位置するソースおよびドレイン電極と、半導体ヘテロ構造のチャネル部の導電率を制御するように配置されたゲート電極とを含む。チャネル部は、ソース電極とドレイン電極の間に位置する。ゲート電極は、チャネル部、ならびにソースおよびドレイン電極の一部分の垂直上方に位置する。

Description

本発明は、ヘテロ接合電界効果トランジスタ、ならびにヘテロ接合電界効果トランジスタの製造および動作方法に関する。
電界効果トランジスタＦＥＴは、Ａｌ ｘ Ｇａ （１−ｘ） Ａｓ／ＧａＡｓヘテロ構造、ゲート電極、ならびに金属ソースおよびドレイン電極を有し得る。ソース電極とドレイン電極の間には、Ａｌ ｘ Ｇａ （１−ｘ） Ａｓ層が、ゲート電極をソースおよびドレイン電極より上に支持するメサ状構造を形成する。メサ状構造は、ゲート電極を、ソースおよびドレイン電極と、ヘテロ構造界面とから、電気的に分離する。金属ソースおよびドレイン電極の縁部は、良好な性能を可能にするためにゲート電極の縁部と位置合わせされる。
いくつかの電界効果トランジスタＦＥＴでは、金属ソースおよびドレイン電極の縁部は、良好な性能を可能にするために金属ゲート電極の縁部と位置合わせされる。残念ながら、このような位置合わせは、金属ソースまたはドレイン電極と金属ゲート電極の間の短絡を生じないで製造することが難しくなり得る。様々な実施形態は、ゲート電極の縁部がソースおよびドレイン電極の縁部と位置合わせされない半導体ヘテロ構造に基づくＦＥＴを実現する。
一実施形態は、ＦＥＴを含む装置を特徴とする。ＦＥＴは、第１の半導体の領域と、第１の半導体の領域上に位置する第２の半導体の層を含む。層と領域は、半導体ヘテロ構造を形成する。ＦＥＴはまた、これらの領域および層の１つの上に位置するソースおよびドレイン電極と、半導体ヘテロ構造のチャネル部の導電率を制御するように配置されたゲート電極を含む。チャネル部は、ソース電極とドレイン電極の間に位置する。ゲート電極は、チャネル部と、ソースおよびドレイン電極の一部分の垂直上方に位置する。
一部の実施形態では、ヘテロ接合は、ＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造内にあり、ただし０＜ｘ＜１である。
一部の実施形態では、ＦＥＴはさらに、チャネル部とゲート電極の間、ならびにゲート電極とソースおよびドレイン電極の一部分の間に位置する誘電体層を含む。
他の実施形態は、方法を特徴とする。方法は、半導体ヘテロ構造を提供するステップと、半導体ヘテロ構造上にソースおよびドレイン電極を形成するステップを含む。方法は、ソースおよびドレイン電極の一部の上、ならびにソース電極とドレイン電極の間に位置する半導体ヘテロ構造の一部の上に、誘電体層を堆積するステップを含む。方法は、ソース電極とドレイン電極の間の半導体ヘテロ構造の一部の垂直上方、およびソースおよびドレイン電極の一部の垂直上方に、ゲート電極を形成するステップを含む。
一部の実施形態では、ヘテロ構造は、ＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造であり、ただし０＜ｘ＜１である。
半導体ヘテロ構造と、ソースおよびドレイン電極に位置合わせされないゲート電極を有するＦＥＴの断面図である。 ＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造が電子を介する伝導を行うように構成された、図２のＦＥＴの一実施形態の断面図である。 ＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造が正孔を介する伝導を行うように構成された、図２のＦＥＴの一実施形態の断面図である。 ＦＥＴ内のチャネル内の伝導を横方向に制御するための補助ゲートを含む、図２のＦＥＴの一実施形態の上面図である。 Ａ−−Ａのラベルが付けられた線を含む、図２ＣのＦＥＴの垂直面の断面図である。 異なる組成のＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造を有する、図２ＡのＦＥＴの２つの実施形態における、２ＤＥＧキャリア密度対ゲート電圧のグラフである。 図３Ａに２ＤＥＧキャリア密度対ゲート電圧のグラフが示されるＦＥＴの実施形態に対する、電子移動度対ゲート電圧のグラフである。 たとえば図２ＡのＦＥＴなどの、ＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造と、ソースおよびドレイン電極に位置合わせされないゲート電極とを有するＦＥＴを製造する方法を示すフローチャートである。
図中および文中で、同じ参照番号は、同様な機能を有する要素を示す。
図中で、一部のフィーチャの相対寸法は、その１つまたは複数の構造をより明瞭に示すために誇張される場合がある。
以下では、様々な実施形態について、図、および発明を実施するための形態の項によってより完全に説明する。しかしながら本発明は、様々な形態で実施することができ、図、および発明を実施するための形態の項で説明する実施形態に限定されない。
ここでは、半導体ヘテロ構造とは、第１の半導体の層が第２の半導体の領域上に位置し、第１および第２の半導体は結晶質であり、異なる合金から形成される構造を指す。層と領域の間の界面に近い半導体ヘテロ接合の部分は、半導体ヘテロ接合と呼ぶ。第１の半導体の層は、たとえば第２の半導体の領域上にエピタキシャル成長させることができる。
図２は、荷電キャリア、すなわち電子または正孔の２次元ガス（２ＤＧＣＣ）を半導体ヘテロ接合にてトラップするように構成された、電界効果トランジスタＦＥＴ３０を示す。ＦＥＴ３０は、第１の結晶半導体の領域３２、第２の結晶半導体の層３４、ソース電極３６、ドレイン電極３８、誘電体層４０、およびゲート電極４２を含む。第２の結晶半導体の層３４は、第１の結晶半導体の領域３２の平坦な表面上に位置する。第１および第２の結晶半導体は異なる合金組成を有し、その結果それらの界面４４は半導体ヘテロ接合となる。ソースおよびドレイン電極３６、３８は、第２の半導体３４の層上に位置する。誘電体層４０は、ソース電極３６とドレイン電極３８の間にある第２の半導体の層３４の一部の垂直上方にあり、かつソースおよびドレイン電極３６、３８自体の一部の上方を覆う。ゲート電極４２は、誘電体層４０上に位置し、ソースおよびドレイン電極３６、３８の両方の一部と、ソース電極３６とドレイン電極３８の間にある第２の半導体の層３４の一部の垂直上方を覆う。その理由で、ゲート電極４２の縁部は、ソースおよびドレイン電極３６、３８の縁部と位置合わせされない。下にある誘電体層４０は、ゲート電極４２を、第２の半導体３４の層と、ソースおよびドレイン電極３６、３８の両方とから、電気的に絶縁する。
様々な実施形態において、ソースおよびドレイン電極３６、３８は、半導体ヘテロ接合と導電性接触を有する。たとえば、ソースおよびドレイン電極３６、３８の導電性材料は、下にある第２の半導体の層３４内へ垂直に拡散されて半導体ヘテロ接合と高度な導電性の接続を形成する。その理由で、ソースおよびドレイン電極３６、３８の底部境界は粗いものとなり得る。
ＦＥＴ３０は、第２の半導体の層３４と第１の半導体の領域３２の間の界面４４にて、２ＤＧＣＣがトラップされるように構成される。具体的には、第１および第２の半導体の合金組成は、ゲート電極４２に電圧を印加してこのようなトラップを引き起こすのを可能にするように選択される。トラップされた２ＤＧＣＣの存在により、界面４４の周囲の半導体ヘテロ接合は、半導体ヘテロ構造の能動チャネル部として機能する。能動チャネル部は、ソース電極３６とドレイン電極３８の間で電流を伝えることができる。
図２Ａ〜２Ｄは、能動チャネル部がＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ接合であり、ただし０＜ｘ＜１である、ＦＥＴ３０の特定の実施形態を示す。
図２Ａは、その能動チャネル部が電子を介する伝導をもたらすことができる、ＦＥＴ３０Ａを示す。ＦＥＴ３０Ａは、結晶ガリウム砒素（ＧａＡｓ）層３２、結晶アルミニウムガリウム砒素（ＡｌｘＧａ（１−ｘ）Ａｓ）層３４、ソース電極３６、ドレイン電極３８、誘電体層４０、およびゲート電極４２を含む。
ＧａＡｓ層３２は、原子的に平坦な上面４４を有し、通常はドープされない。ＧａＡｓ層３２は、機械的支持基板として機能することができ、またはたとえばＧａＡｓ基板の［１００］方向などの別の支持基板４６の表面上に載せてもよい。
結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４は、結晶ＧａＡｓ層３２上に位置し、結晶ＧａＡｓ層３２との間に滑らかなＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面４４を形成する。結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４は、様々な半導体組成をもつことができ、通常はドープされない。化合物半導体合金を定義するパラメータ「ｘ」は、［０．０５，０．５］の範囲とすることができ、［０．１，０．２５］の範囲でもよい。例示の結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４は、厚さが約１００ナノメートル（ｎｍ）であり、たとえば約５ｎｍのＧａＡｓなどの薄いＧａＡｓ層（図示せず）によってキャッピングしてもよく、しなくてもよい。
ソースおよびドレイン電極３６、３８は、結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４の表面上に位置する。ソースおよびドレイン電極３６、３８は、たとえば金属層または多重金属層から形成することができる。１つの例示の導電性多重金属層は、下から上へ、約４ｎｍのニッケル（Ｎｉ）、約１００ｎｍのゲルマニウム（Ｇｅ）、約２００ｎｍの金（Ａｕ）、および約８０ｎｍのＮｉからなる層構造を有する。ソースおよびドレイン電極３６、３８の下側境界は滑らかでもよく、滑らかでなくてもよい。ソースおよびドレイン電極３６、３８の金属／材料は、たとえば図２の黒い点Ｄによって概略的に示されるように、通常、ＡｌｘＧａ（１−ｘ）Ａｓ層３４内へ垂直に拡散される。ソースおよびドレイン電極３６、３８の金属または導電性材料のかなりの量は、少なくともＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面４４まで拡散され、かつＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面よりいくらか深くまで拡散され得る。この、かなりの量の拡散された金属または導電性材料は、ソース電極３６およびドレイン電極３８と、ＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面４４との間に高度な導電性の接続を生成する。
誘電体層４０は、ＡｌｘＧａ（１−ｘ）Ａｓ層３４の一部、たとえばソース電極３６とドレイン電極３８の間の部分の垂直上方にあり、かつソースおよびドレイン電極３６、３８の一部分の垂直上方を覆う。誘電体層４０は、無機誘電体または有機誘電体から形成することができ、選択される誘電体は、マイクロエレクトロニクス業界でのＦＥＴの製造に通常用いられるものである。例示の誘電体層４０は、たとえば、厚さが約１２０ｎｍのアモルファスＳｉ３Ｎ４またはＳｉＯ２層である。もう１つの例示の誘電体層４０は、ポリイミドなどの有機誘電体の層である。誘電体層４０はまた、一続きの誘電体層を含んでもよい。
ゲート電極４２は、誘電体層４０上に位置し、ソースおよびドレイン電極３６、３８の両方の一部分と、ソース電極３６とドレイン電極３８の間にあるＡｌｘＧａ（１−ｘ）Ａｓ層３４一部の垂直上方を覆う。したがってゲート電極４２の縁部は、ソースおよびドレイン電極３６、３８の縁部と位置合わせされない。下にある誘電体層４０は、ゲート電極４２を、ＡｌｘＧａ（１−ｘ）Ａｓ層３４と、ソースおよびドレイン電極３６、３８とから、電気的に絶縁する。例示のゲート電極４２は、マイクロエレクトロニクス製造で通常用いられる導電体から形成することができる。たとえばゲート電極は、厚さが約３０ｎｍ以上のアルミニウム層でよい。
ＦＥＴ３０Ａは、ＧａＡｓ層３２とＡｌｘＧａ（１−ｘ）Ａｓ層３４の間の界面４４またはその周囲にて、２ＤＥＧのトラップを可能にするように構成される。確かに、ソース電極３６とドレイン電極３８の間にある半導体ヘテロ接合は、ＦＥＴ３０Ａに対して能動チャネルとして機能する。界面４４の周囲において、トラップされる２ＤＥＧ内の電子の密度は、ゲート電極４２に印加される電圧によって決まる。２ＤＥＧは、ＦＥＴ３０Ａ内で非常に高い移動度をもつことができる。
ＦＥＴ３０Ａ内では、たとえば量子ホール効果を観察することによって、トラップされた２ＤＥＧの存在を観察することができる。確かに、通常の測定によって、分数量子ホール効果のいくつかの状態の存在を示すことができる。
ＦＥＴ３０Ａの一部の実施形態では、トラップされた２ＤＥＧ内の電子密度は、０．５×１０１１／ｃｍ２から２．２×１０１１／ｃｍ２の範囲となることができ、トラップされた電子の移動度は、１０×１０６ｃｍ２／Ｖ−ｓｅｃより大きくなり得る。
図２Ｂは、図２のＦＥＴ３０のもう１つの特定の実施形態３０Ｂを示す。ＦＥＴ３０Ｂでは、半導体ヘテロ接合は、やはりＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面４４の周囲に形成され、ただし０＜ｘ＜１である。ＦＥＴ３０Ｂは、すなわち２次元正孔ガス（２ＤＨＧ）を生成することによって、半導体ヘテロ接合の能動チャネル部内での正孔伝導を容易にするように設計される。ＦＥＴ３０Ｂは、結晶基板４６、結晶ＧａＡｓ層３２、結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４、ソース電極３６、ドレイン電極３８、誘電体層４０、およびゲート電極４２を含む。
ＦＥＴ３０Ｂでは、結晶基板４６は、たとえば滑らかな［１００］方向の上面を有する結晶ＧａＡｓ基板とすることができる。
ＦＥＴ３０Ｂでは、結晶ＧａＡｓ層３２は、結晶基板４６の上面上にエピタキシャル成長された約２００ｎｍのＧａＡｓとすることができる。
ＦＥＴ３０Ｂでは、結晶ＡｌｘＧａ（１−ｘ）Ａｓ層３４は、エピタキシャル成長されたＡｌｘＧａ（１−ｘ）Ａｓ層とすることができ、合金パラメータは、たとえば、ｘ≒０．２４を満足するものでよい。ＡｌｘＧａ（１−ｘ）Ａｓ合金層の厚さは、約２００ｎｍとすることができる。ＡｌｘＧａ（１−ｘ）Ａｓ層３４は、たとえば約５ｎｍのＧａＡｓ（図示せず）のエピタキシャル成長させた薄いキャップ層によって覆ってもよく、覆わなくてもよい。
ＦＥＴ３０Ｂでは、ソースおよびドレイン電極３６、３８の金属は、黒い点Ｄによって概略的に示されるように、ＡｌｘＧａ（１−ｘ）Ａｓ層３４を通ってＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面４４まで拡散することができる。このような拡散された金属は、ソースおよびドレイン電極３６、３８と、半導体ヘテロ接合との間の高度な導電性の電気的接続として機能することができ、またＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造に対するｐ型ドーパントとして働くことができる。ソースおよびドレイン電極３６、３８の例示の構造は、Ａｕおよびベリリウム（Ｂｅ）を含む。１つの例示の構造は、厚さが約２５０ｎｍの底部ＡｕＢｅ層、および厚さが約６０ｎｍの上部Ａｕ層を形成する。もう１つの例示の構造は、厚さが約８０ｎｍの底部ＡｕＢｅ層、厚さが約５０ｎｍの中間チタン（Ｔｉ）層、および厚さが約２００ｎｍの上部Ａｕ層を形成する。両方の構造において底部ＡｕＢｅ層は、たとえば合金の約９８〜９９重量パーセント（重量％）がＡｕであり、合金の約１〜２重量％がＢｅである合金組成をもつことができる。
ＦＥＴ３０Ｂでは、誘電体層４０は、たとえば窒化シリコンまたは二酸化シリコンとすることができる。たとえば、誘電体層４０は、約１２０ｎｍのアモルファス窒化シリコンから形成することができる。
ＦＥＴ３０Ｂでは、ゲート電極４２の縁部は、やはりソースおよびドレイン電極３６、３８の縁部と位置合わせされない。その代わりに、ゲート電極４２は、ソースおよびドレイン電極３６、３８の一部分の垂直上方を覆い、ソース電極３６とドレイン電極３８の間にあるＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の一部分の垂直上方を覆う。例示のゲート電極４２は、約３０ｎｍ以上の気相成長されたＡｌとすることができる。
図２Ｃ、２Ｄは、図２のＦＥＴ３０の別の実施形態３０Ｃを示す。ＦＥＴ３０は、図２のＦＥＴ３０に関して述べたような、第１の結晶半導体層３２、第２の結晶半導体層３４、ソース電極３６、ドレイン電極３８、誘電体層４０、および上にあるゲート電極４２、ならびに結晶基板４６を含む。要素／フィーチャ３２、３４、３６、３８、４０、４２、４４、４６は、たとえば図２Ａおよび２ＢのＦＥＴ３０Ａ、３０Ｂに関して述べたような、組成および／または構成を有するものでよい。ＦＥＴ３０Ｃはまた、第２の結晶半導体層３４上またはその上方に位置する１対の補助ゲート４９を含む。補助ゲート４９は、たとえば９０ｎｍのＴｉの層とすることができ、様々な形状をもつことができる。補助ゲート４９と第２の結晶半導体層３４の間には、非常に薄い誘電体層４７を置いてもよく、置かなくてもよい。
一部の実施形態では、ＦＥＴ３０Ｃは、補助電極４９と第２の結晶半導体層の間に置かれた薄い誘電体層（図示せず）を含むことができる。たとえば薄い誘電体層は、約５０ｎｍの窒化シリコンでよい。このような薄い誘電体層は、補助ゲート４９を下にある第２の結晶半導体層３４から電気的に絶縁するようになる。
動作時は、補助ゲート４９は、関連する２ＤＧＣＣ内の電荷キャリアの能動半導体チャネルを横方向に制限する、またはより一般には空乏化するようにバイアスすることができる。たとえば補助ゲート４９は、バイアスしなくてもよく、または上にあるゲート電極４２と反対にバイアスすることもできる。後者の場合は、通常、補助ゲート４９は、下にある半導体ヘテロ接合の部分からたとえば２ＤＧＣＣの電荷キャリアを空乏化するようになり、それによってソース電極３６とドレイン電極３８を接続する能動チャネルの横方向の拡がりすなわち導電率を制限する。
一部の実施形態、図２および２Ａ〜２ＤのＦＥＴ３０、３０Ａ、３０Ｂ、および３０Ｃでは、半導体ヘテロ構造はメサ構造を有することができる。その場合は、ソースおよびドレイン電極３６、３８、誘電体層４０、およびゲート電極４２の一部分は、メサ構造の縁部に重なることができる。したがって、これらの構造の一部分は、半導体ヘテロ構造上に位置し、これらの構造の一部分は、半導体ヘテロ構造から離れて位置することになる。
図３Ａは、ＡｌｘＧａ（１−ｘ）Ａｓ層３４内で異なる百分率のＡｌを有する、図２ＡのＦＥＴ３０Ａの実施形態に対する、２ＤＥＧ内の電子密度とボルト（Ｖ）を単位とするゲート電圧の関係を概略的に示す。白丸のデータは、ＡｌｘＧａ（１−ｘ）Ａｓ層３４の合金パラメータ「ｘ」が約０．１、すなわちほぼＡｌ０．１Ｇａ０．９Ａｓ層であるＦＥＴ３０Ａに対応する。黒四角のデータは、ＡｌｘＧａ（１−ｘ）Ａｓ層３４の合金パラメータ「ｘ」が約０．２４、すなわちほぼＡｌ０．２４Ｇａ０．７６Ａｓ層であるＦＥＴ３０Ａに対応する。図示の値は、このようなＦＥＴ３０Ａの実施形態において、平方センチメートル当たり（／ｃｍ２）、０．５×１０１１の電子密度が達成可能であることを示している。図示の値はまた、２ＤＥＧ内の達成可能な最大電子密度は、ＡｌｘＧａ（１−ｘ）Ａｓ層３４のＡｌの百分率によって変化することを示している。特に、２ＤＥＧ内の電子密度は、ある印加ゲート電圧において最大値に達し、それにより、より大きなゲート電圧を印加してもこの密度より大きく増加できないことを示している。
図３Ｂは、同じ２つのＦＥＴ３０Ａの実施形態に対する、平方センチメートル／ボルト−秒（ｃｍ２／Ｖ−ｓｅｃ）を単位とする電子移動度対ゲート電圧のデータを概略的に示す。白丸および黒四角は、それぞれ、ＡｌｘＧａ（１−ｘ）Ａｓ層３４が約０．１および約０．２４の合金パラメータを有するＦＥＴ３０Ａに対応する。図示の値は、ＦＥＴ３０Ａの両方の実施形態は、約４×１０６ｃｍ２／Ｖ−ｓｅｃ以上の電子移動度を生じることができることを示している。
再び図２を参照すると、ＦＥＴ３０の他の実施形態は、異なる半導体ヘテロ構造をもつことができる。具体的には、様々な実施形態は、ＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造に基づくＦＥＴ３０に限定されるものではない。その代わりに、ＦＥＴ３０の実施形態は、ゲート電極４２への適当な電圧の印加に応答して、そのヘテロ接合界面４４にてかなりの密度の２ＤＧＣＣをトラップすることができる任意の半導体ヘテロ構造を含むことを意図するものである。上述の教示に基づいて、当業者なら、過度の実験を行うことなくＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造以外の半導体ヘテロ構造を用いて、図２のＦＥＴ３０の実施形態を構成することができる。たとえば、ＦＥＴ３０は、シリコン−ゲルマニウム（ＳｉｘＧｅ（１−ｘ））／Ｓｉヘテロ接合を含む半導体ヘテロ構造を有してもよく、ただし０＜ｘ＜１である。
図４は、たとえばＧａＡｓ／ＡｌｘＧａ（１−ｘ）Ａｓヘテロ構造、ただし０＜ｘ＜１である半導体ヘテロ構造を有するＦＥＴを製造する方法５０を示す。このＦＥＴでは、たとえば図２および２Ａ〜２ＤのＦＥＴ３０、３０Ａ、３０Ｂ、３０Ｃのように、ゲート電極の縁部はソースおよびドレイン電極の縁部と位置合わせされない。
方法５０は、原子的に滑らかな上面を有する、第１の結晶半導体の領域を用意するステップを含む（ステップ５２）。第１の材料の領域は、たとえば図２Ａ、２Ｂ、および２ＤのＧａＡｓ層３２などのＧａＡｓ層でよい。用意するステップ５２は、たとえば図２Ａの基板４６などのほぼ格子整合された結晶基板上に、ＧａＡｓの従来のエピタキシャル成長を行うステップを含むことができる。エピタキシャル成長により、たとえば結晶ＧａＡｓ基板の［１００］方向の表面上に、たとえば約２００ｎｍのＧａＡｓを生成することができる。
方法５０は、第１の半導体の領域の上面上に、第２の結晶半導体の層を形成するステップを含み、それによって半導体ヘテロ接合を生成する（ステップ５４）。第２の結晶半導体の層は、たとえば図２ＡのＡｌｘＧａ（１−ｘ）Ａｓ層３４などの、ＡｌｘＧａ（１−ｘ）Ａｓ層でよい。形成ステップ５４は、たとえばエピタキシャル成長されたＧａＡｓ層上に、ＡｌｘＧａ（１−ｘ）Ａｓの通常のエピタキシャル成長を行うものでよい。このようなエピタキシャル成長により、厚さが約１００ｎｍ以上のＡｌｘＧａ（１−ｘ）Ａｓ層を生成することができる。エピタキシャル成長時に、Ａｌモル分率を制御してＡｌｘＧａ（１−ｘ）Ａｓ層の合金パラメータ「ｘ」が、［０．０５，０．５］の範囲内または［０．１，０．２５］の範囲内になるように、たとえば「ｘ」が約０．１または約０．２４となるようにすることができる。一部のこのような実施形態では、方法５０はまた、ＡｌｘＧａ（１−ｘ）Ａｓ層上に薄いＧａＡｓキャップ層をエピタキシャル成長させるステップを含むことができる。ＧａＡｓキャップ層は通常、ＡｌｘＧａ（１−ｘ）Ａｓ層が標準状態の雰囲気に曝されるときに、ＡｌｘＧａ（１−ｘ）Ａｓ層を酸化から保護するのに十分な厚さをもつ。たとえばＧａＡｓキャップ層は、約５ｎｍの厚さを有する。
一部の実施形態では、方法５０は、形成ステップ５４で生成された半導体ヘテロ構造からメサ構造を生成するように、マスクにより制御されたエッチングを行うステップを含むことができる。ＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓの場合、１つの適当な湿式エッチング液は、体積分率１００のＨ２Ｏ、体積分率１０のリン酸、体積分率２の３０％Ｈ２Ｏ２の溶液である。約２００ｎｍのＧａＡｓ上に約１００ｎｍのＡｌｘＧａ（１−ｘ）Ａｓを含む、ＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ出発ヘテロ構造体に対して、湿式エッチングにより約２００ｎｍの高さのメサを生成することができる。
次に方法５０は、ステップ５４で生成された半導体ヘテロ構造上に、たとえばソースおよびドレイン電極３６、３８などの、ソースおよびドレイン電極を形成するステップを含む（ステップ５６）。上述のＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の場合は、ソースおよびドレイン電極は、ＡｌｘＧａ（１−ｘ）Ａｓ層上に、または必要に応じてＧａＡｓキャップ層上に形成される。形成ステップ５６は、たとえば通常のリソグラフィ・プロセスによって生成されるマスクなどの、マスクによる制御下での、１つまたは複数の通常の金属気相成長を行うステップを含むことができる。ソースおよびドレイン電極は、金属層または金属多層膜から形成することができ、様々な厚さおよび横方向寸法をもつことができる。
電子を介する伝導をもたらすＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の場合は、形成ステップ５６は、ソースおよびドレイン電極用の金属多層膜を形成する一連の堆積を行うものとすることができる。金属多層膜は、下から上へ、たとえば４ｎｍのＮｉ、２００ｎｍのＡｕ、１００ｎｍのＧｅ、および８０ｎｍのＮｉを含むことができる。
正孔を介する伝導をもたらすＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の場合も、形成ステップ５６は、金属多層膜を形成する一連の堆積を行うものとすることができる。金属多層膜は、下から上へ、たとえば厚さが約２５０ｎｍのＡｕＢｅ層、および厚さが約６０ｎｍのＡｕ層を含むことができる。底部ＡｕＢｅ層は、約９８重量％から約９９重量％がＡｕであり、約１重量％から約２重量％がＢｅである例示の合金組成をもつことができる。
ＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓメサ構造を形成するステップを含む実施形態では、方法５０は、ソースおよびドレイン電極をメサの縁部に重なるように配置することができる。
次いで方法５０は、金属および／または導電性材料を、堆積されたソースおよびドレイン電極から下にある半導体ヘテロ構造内へ垂直に拡散するようにアニールを行うステップを含むことができる（ステップ５８）。このようなアニールは、ソースおよびドレイン電極の金属または導電性材料のかなりの量を、たとえば上記のＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造に基づく実施形態の場合のＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓ界面などの、ヘテロ接合へ拡散させる。図２Ｂの例示のＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の場合は、１つのアニールは、出発構造体の温度を室温から約１８０℃へ、たとえば約２０秒内に急速に上昇させ、次いで温度を約４４０℃から約４５０℃へ上昇させ、構造体を約４４０℃から約４５０℃に約１０〜１５分間維持することを含む。もちろんアニール時間は、ＡｌｘＧａ（１−ｘ）Ａｓ層の厚さ、およびＧａＡｓキャップ層がある場合はその厚さによって変化することになる。
一部の実施形態では、方法５０はまた、たとえば図２Ｃ〜２Ｄの電極４９を形成するように、半導体ヘテロ構造上またはその上方に補助ゲート電極を形成するために、マスクにより制御された金属堆積を行うステップを含むことができる。この堆積ステップは、約９０ｎｍのＴｉを堆積するための通常のプロセスを行うものでよい。方法はまた、Ｔｉ堆積の前に、半導体ヘテロ構造上に約５０ｎｍの絶縁窒化シリコンの層を生成するように、通常の堆積を行うステップを含むこともできる。
方法５０は、ソース電極とドレイン電極の間にある半導体ヘテロ構造の一部分の上に誘電体層を堆積するステップと、隣接するソースおよびドレイン電極自体の一部の上に誘電体層を堆積するステップを含む（ステップ６０）。誘電体層はたとえば、Ｓｉ３Ｎ４またはＳｉＯ２でよく、任意の通常のプロセスによって堆積させることができる。上述のＡｌｘＧａ（１−ｘ）Ａｓ／ＧａＡｓヘテロ構造の場合は、アモルファスＳｉ３Ｎ４の通常のプラズマ化学気相成長ＰＥＣＶＤによって、たとえば図２Ａ、２Ｂおよび２Ｄの誘電体層４０などの、誘電体層を生成することができる。誘電体層の厚さは、例示として約１２０ｎｍ以上とすることができる。
方法５０はまた、誘電体層上にゲート電極を形成するステップを含む（ステップ６２）。ゲート電極は、ソース電極とドレイン電極の間の領域の上、および隣接するソースおよびドレイン電極自体の一部分の上に形成される。すなわち形成ステップ６２は、その縁部が位置合わせされないゲート電極を、ソースおよびドレイン電極の縁部の垂直上方に生成する。ゲート電極を形成する１つの例示のプロセスは、誘電体層上にパターニングされたマスクを形成するステップと、ゲート電極を形成するために金属の蒸着を行うステップと、次いで通常のプロセスによってマスクを除去するステップとを含む。たとえば、堆積はＡｌを熱的に蒸発させて１０秒間約０．５ｎｍ／秒の速度でＡｌを堆積し、約３０ｎｍ以上のＡｌの層が堆積されるまで約１．５ｎｍ／秒の速度で堆積を続けるものでよい。
一部の実施形態では、方法５０はまた、ステップ６０の誘電体堆積を行う前に、たとえばインジウムの塊りなどの大きな非固着性の粒子の被覆をソースおよびドレイン電極上に分散させるステップを含む。粒子は、軽度の機械的処理によって粒子を除去し、それによって下にあるソースおよびドレイン電極上の金属コンタクト領域を露出できるように選択される。次いで、露出された金属コンタクト領域は、最終のＦＥＴのソースおよびドレイン電極に電気的に接続するために用いることができる。
上記の開示、図、および特許請求の範囲から、当業者には他の実施形態は明らかとなろう。

Claims (10)

  1. 電界効果トランジスタを具備する装置であって、前記電界効果トランジスタは、
    第１の半導体の領域と、
    前記第１の半導体の前記領域上に位置する第２の半導体の層であって、前記層および領域は半導体ヘテロ構造を形成する、第２の半導体の層と、
    前記領域および前記層の１つの上に位置する、ソースおよびドレイン電極と、
    前記半導体ヘテロ構造のチャネル部の導電率を制御するように配置されたゲート電極であって、前記チャネル部は、前記ソース電極と前記ドレイン電極の間に位置し、前記ゲート電極は、前記チャネル部の垂直上方に位置し、かつ前記ソースおよびドレイン電極の一部分の上方に位置する、ゲート電極と
    を備える電界効果トランジスタを具備する装置。
  2. 前記ソースおよびドレイン電極の材料が、前記領域と前記層の１つの隣接する一部分へ拡散される、請求項１に記載の装置。
  3. 前記ソースおよびドレイン電極が金属を含み、前記金属が前記層と前記領域の１つへ拡散される、請求項２に記載の装置。
  4. 前記電界効果トランジスタが、前記チャネル部と前記ゲート電極の間、ならびに前記ゲート電極と前記ソースおよびドレイン電極の一部分の間に位置する誘電体層をさらに備える、請求項２に記載の装置。
  5. 前記第１および第２の半導体が、ガリウムおよび砒素を含む、請求項１に記載の装置。
  6. 方法であって、
    半導体ヘテロ構造を用意するステップと、
    前記半導体ヘテロ構造上にソースおよびドレイン電極を形成するステップと、
    前記ソースおよびドレイン電極の一部の上、および前記ソース電極と前記ドレイン電極の間にある前記半導体ヘテロ構造の前記一部の上に、誘電体層を堆積するステップと、
    ゲート電極を、前記ソース電極と前記ドレイン電極の間の前記半導体ヘテロ構造の前記一部の垂直上方、および前記ソースおよびドレイン電極の前記一部の垂直上方に形成するステップと
    を含む方法。
  7. 導電性材料を、前記ソースおよびドレイン電極から前記半導体ヘテロ構造内へ拡散させるステップをさらに含む、請求項６に記載の方法。
  8. 前記ソース電極と前記ドレイン電極の間の前記半導体ヘテロ構造の前記一部上、および前記ソースおよびドレイン電極の一部の上に、誘電体層を形成するステップであって、前記ゲート電極は前記誘電体層上に位置する、誘電体層を形成するステップと、
    導電性材料を、前記ソースおよびドレイン電極から前記半導体ヘテロ構造内へ拡散させるステップと
    をさらに含む、請求項６に記載の方法。
  9. 前記半導体ヘテロ構造を用意する前記ステップが、第２の半導体の領域の表面上に、第１の半導体の層をエピタキシャル成長させるステップを含む、請求項６に記載の方法。
  10. 前記第１および第２の半導体が、ガリウムおよび砒素を含む、請求項９に記載の方法。
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