WO2022208868A1 - 半導体装置およびその製造方法 - Google Patents

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拓也 星
弘樹 杉山
佑樹 吉屋
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日本電信電話株式会社
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a semiconductor device using a nitride semiconductor and a manufacturing method thereof.
  • a GaN channel HEMT is a high-speed, high-voltage electronic device, and has already been put into practical use as a high-power wireless communication device. In order to further improve the performance (improve high frequency characteristics) of GaN channel HEMTs, it is essential to reduce the resistance of the device.
  • a device structure of a GaN channel HEMT used for high frequency applications is shown in FIG. 11A.
  • a device structure is fabricated by layering a device structure on a substrate 301 such as SiC, sapphire, or Si with a buffer layer (nucleation layer) 302 interposed therebetween by a crystal growth method.
  • the device structure is typically composed of a buffer layer 302 , a back barrier layer 303 , a GaN channel layer 304 , an AlGaN or AlN barrier layer 305 and a GaN cap layer 306 .
  • the buffer layer 302 may have a high resistance. Also, the back barrier layer 303 may not be provided.
  • the source electrode 309 and the drain electrode 310 are formed by depositing materials such as Ti/Al/Ni/Au by electron beam evaporation or the like. Also, the source electrode 309 and the drain electrode 310 are alloyed by annealing so as to be in contact (connection) with the channel layer 305 .
  • the gate electrode 311 is formed as a Schottky electrode with Ni/Au or the like. A high dielectric constant oxide film or nitride film may be deposited between the gate electrode 311 and the device structure (cap layer 306, barrier layer 305, channel layer 304).
  • the AlGaN barrier layer 305 is interposed when the contacts of the source electrode 309 and the drain electrode 310 are formed by alloying.
  • AlGaN has a high resistance, there is a certain limitation in reducing the contact resistance using such a technique.
  • Non-Patent Document 1 a method has been proposed in which a source contact 307a and a drain contact 307b made of highly doped GaN are formed on the channel layer 304' by regrowth, as shown in FIG. 11B.
  • This structure is formed by first etching the source/drain formation regions of the channel layer 304' by dry etching or the like, and then regrowing heavily n-type doped GaN by the MBE method or the like.
  • the conventional technology described above has the following problems. First, it is extremely difficult to reduce the resistance of GaN regrown in the source/drain forming regions. Wide-gap semiconductor materials are extremely difficult to dope at a high concentration, and even if they are doped, the dopant activation rate is not high.
  • the electrode forming the ohmic contact with the GaN layer in order to reduce the resistance.
  • This alloying is performed by high temperature heat treatment such as in an N2 atmosphere.
  • the metal alloying process deteriorates the morphology of the electrode, and the alloying is unevenly formed, resulting in variations in contact resistance.
  • the conventional technology has a problem that it is not easy to reduce the contact resistance of the electrode in a semiconductor device using a nitride semiconductor.
  • the present invention has been made to solve the above problems, and an object of the present invention is to reduce the contact resistance of electrodes in a semiconductor device using a nitride semiconductor.
  • a semiconductor device includes a transistor structure made of a nitride semiconductor, an electrode connected to the transistor structure, and an Al-free nitride semiconductor.
  • the As layer is arranged between the upper layer and the electrode, and is formed by converting part of the uppermost layer in the thickness direction into As.
  • the method for manufacturing a semiconductor device includes a first step of forming a transistor structure made of a nitride semiconductor on a substrate, and a transistor structure made of a nitride semiconductor containing no Al at a portion where an electrode is arranged. a second step of converting a part of the uppermost layer in the thickness direction to form an As layer, and a III-V group containing at least one of P, As, and Sb as a group V element on the As layer A third step of forming a contact layer made of a compound semiconductor, and a fourth step of forming an electrode on the contact layer.
  • the top layer of the transistor structure at the position where the electrode is arranged is provided with the As layer formed by partially transforming the top layer into As, a nitride semiconductor is used.
  • the contact resistance of the electrode of the used semiconductor device can be lowered.
  • FIG. 1 is a configuration diagram showing the configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a structural diagram showing the structure of another semiconductor device according to the embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a state of a semiconductor device in an intermediate step for explaining a method of manufacturing an element for explaining the concept of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the element for explaining the concept of the semiconductor device according to the embodiment of the present invention.
  • FIG. 1 is a configuration diagram showing the configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a structural diagram showing the structure of another semiconductor device according to the embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a state of a semiconductor device in an intermediate step for explaining a method of manufacturing an element for explaining the concept of a semiconductor device according
  • FIG. 3C is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the element for explaining the concept of the semiconductor device according to the embodiment of the present invention.
  • FIG. 4A is a characteristic diagram showing characteristics of elements for explaining the concept of the semiconductor device according to the embodiment of the present invention.
  • FIG. 4B is a characteristic diagram showing characteristics of elements for explaining the concept of the semiconductor device according to the embodiment of the present invention.
  • FIG. 5A is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5B is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5A is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5B is a cross-sectional
  • FIG. 5C is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5D is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5E is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 5F is a cross-sectional view showing the state of the semiconductor device in an intermediate step for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 6A is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 6C is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 6D is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 6A is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according
  • FIG. 6E is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 7A is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 7B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
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  • FIG. 7B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according
  • FIG. 7D is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 7E is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 7F is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8A is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 8B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8C is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8D is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8E is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8C is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 8D is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present
  • FIG. 9A is a cross-sectional view showing a state of another semiconductor device in an intermediate process for explaining another method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 9C is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10A is a cross-sectional view showing a state of another semiconductor device in an intermediate step for explaining another method of manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 10B is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10C is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10D is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10E is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10F is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 10G is a cross-sectional view showing the state of another semiconductor device in an intermediate step for explaining the method of manufacturing another semiconductor device according to the embodiment of the present invention.
  • FIG. 11A is a cross-sectional view showing the configuration of a conventional semiconductor device.
  • FIG. 11B is a cross-sectional view showing the configuration of a conventional semiconductor device.
  • This semiconductor device includes a transistor structure (element structure) made of a nitride semiconductor, and an electrode connected to the transistor structure.
  • the semiconductor device also includes an As layer disposed between the electrode and the uppermost layer of the transistor structure where the electrode is disposed, and a contact layer disposed between the As layer and the electrode. .
  • the electrodes are formed in contact with (connected to) the contact layer.
  • the electrode is electrically connected to the top layer made of the nitride semiconductor through the route of contact layer--As layer--top layer.
  • the top layer is composed of a nitride semiconductor that does not contain Al.
  • the As layer is formed by partially converting the uppermost layer in the thickness direction to As, and is composed of a III-V group compound semiconductor containing As as a group V element without containing N. there is
  • the contact layer is composed of a III-V group compound semiconductor containing at least one of P, As, and Sb as a group V element without containing N.
  • the surface of the nitride semiconductor layer (uppermost layer) is converted to As to form an As layer, a contact layer is formed on the As layer, and an electrode is connected to the contact layer. can be reduced.
  • the transistor structure is, for example, a field effect transistor having a channel layer 104 made of a nitride semiconductor, as shown in FIG. is.
  • This field effect transistor is a so-called high electron mobility transistor (HEMT), and includes a substrate 101, a buffer layer 102 formed on the substrate 101, a back barrier layer 103 formed on the buffer layer 102, A channel layer 104 formed on the back barrier layer 103 , a barrier layer 105 formed on the channel layer 104 , and a cap layer 106 formed on the barrier layer 105 .
  • a channel layer 104, a barrier layer 105 and a cap layer 106 constitute a transistor structure.
  • the cap layer 106 is the uppermost layer.
  • the substrate 101 can be made of, for example, sapphire, silicon carbide, silicon, GaN, or the like.
  • the buffer layer 102 can be made of GaN, for example.
  • the back barrier layer 103 can be made of AlGaN, for example.
  • the channel layer 104 can be composed of GaN, for example.
  • the barrier layer 105 can be made of AlGaN, for example.
  • the cap layer 106 can be composed of GaN, for example.
  • the cap layer 106 is not limited to GaN, and may be composed of a nitride semiconductor that does not contain Al, such as InGaN and InN. The reason for this will be described later.
  • the buffer layer 102 is formed on the substrate 101 by heteroepitaxial growth, and the layers described above can be formed thereon by epitaxial growth. .
  • the substrate 101 is composed of single-crystal GaN, each layer described above can be formed by epitaxial growth. These growths can be carried out by vapor phase epitaxy methods such as metalorganic chemical vapor deposition and molecular beam epitaxy.
  • This field effect transistor also includes a first As layer 107a and a second As layer 107b made of a III-V group compound semiconductor containing As as a Group V element.
  • the first As layer 107a and the second As layer 107b are arranged on the cap layer 106 so as to sandwich the gate electrode forming region.
  • the first As layer 107a and the second As layer 107b can be made of GaAs, for example.
  • the first As layer 107a and the second As layer 107b are formed by converting the cap layer 106 to As, as will be described later.
  • the cap layer 106 which is made of a nitride semiconductor with which the first As layer 107a and the second As layer 107b are in contact, and the first As layer 107a and the second As layer 107b have the same Group III element. Become.
  • a first contact layer 108a and a second contact layer 108b are formed on the first As layer 107a and the second As layer 107b, and a source electrode 109 is formed on the first contact layer 108a.
  • a drain electrode 110 is formed on the two-contact layer 108b.
  • the first contact layer 108a and the second contact layer 108b can be made of InGaAs, for example.
  • a gate electrode 111 is formed on the cap layer 106 in the gate forming region between the source electrode 109 and the drain electrode 110 .
  • the gate electrode 111 is Schottky-connected, for example.
  • a first As layer 107a and a second As layer 107a are provided between the cap layer 106, which is the uppermost layer of the transistor structure where the source electrode 109 and the drain electrode 110 are arranged, and the source electrode 109 and the drain electrode 110.
  • 107b are arranged between the cap layer 106, which is the uppermost layer of the transistor structure where the source electrode 109 and the drain electrode 110 are arranged, and the source electrode 109 and the drain electrode 110.
  • a first As layer 107a and a second As layer 107a are provided between the cap layer 106, which is the uppermost layer of the transistor structure where the source electrode 109 and the drain electrode 110 are arranged, and the source electrode 109 and the drain electrode 110.
  • a first contact layer 108a and a second contact layer 108b are formed between the first As layer 107a and the second As layer 107b and the source electrode 109 and the drain electrode 110, respectively.
  • a source electrode 109 and a drain electrode 110 are formed in contact with the first contact layer 108
  • the transistor structure is, for example, a heterojunction bipolar transistor comprising a collector layer 124, a base layer 125, and an emitter layer 126 made of a nitride semiconductor, and the electrode is a base electrode 131, as shown in FIG. .
  • This heterojunction bipolar transistor includes a substrate 121, a buffer layer 122 formed on the substrate 121, a subcollector layer 123 formed on the buffer layer 122, and a collector layer 123 formed on the subcollector layer 123.
  • a collector layer 124, a base layer 125, and an emitter layer 126 constitute a transistor structure.
  • the base layer 125 to which the base electrode 131 is connected is the uppermost layer.
  • the substrate 121 can be made of n-type GaN, for example.
  • the buffer layer 122 can be made of, for example, n-type GaN.
  • the subcollector layer 123 can be made of, for example, n-type GaN.
  • the collector layer 124 can be made of, for example, n-type GaN.
  • the base layer 125 can be made of, for example, p-type GaN.
  • the emitter layer 126 can be made of, for example, n-type AlGaN.
  • the emitter contact layer 127 can be made of, for example, n-type GaN.
  • An emitter electrode 128 is formed on the emitter contact layer 127 .
  • Each layer made of the nitride semiconductor described above can be formed by epitaxial growth on the substrate 121 by a vapor phase epitaxy method such as a metalorganic chemical vapor deposition method or a molecular beam epitaxy method. Moreover, each layer can be formed as an N-polarity (V-group polarity) with the main surface being the -c-plane by crystal growth in the -c-axis direction.
  • a two-dimensional hole gas is formed at the interface between the emitter layer 126 and the base layer 125 by the built-in potential in the nitride semiconductor heterostructure formed in the c-axis direction, and the base resistance is reduced. can be reduced.
  • This heterojunction bipolar transistor also has an As layer 129 made of a III-V group compound semiconductor containing As as a group element.
  • the As layer 129 is formed on the base layer 125 around the mesa structure of the emitter layer 126 .
  • the As layer 129 can be made of GaAs, for example.
  • the As layer 129 is formed by converting the base layer 125 into As. Therefore, the base layer 125 made of a nitride semiconductor with which the As layer 129 is in contact and the As layer 129 have the same Group III element.
  • a contact layer 130 is formed on the As layer 129 , and a base electrode 131 is formed on the contact layer 130 .
  • a collector electrode 132 is connected to the rear surface of the substrate 121 .
  • an As layer 129 is arranged between the base electrode 131 and the base layer 125 which is the uppermost layer of the transistor structure where the base electrode 131 is arranged.
  • a contact layer 130 is arranged between the As layer 129 and the base electrode 131 .
  • a base electrode 131 is formed in contact with the contact layer 130 .
  • a sample is prepared by forming a GaN buffer layer 142 on a substrate 141 and forming a GaN semiconductor layer 143 on the buffer layer 142 .
  • the buffer layer 142 and the semiconductor layer 143 can be formed by heteroepitaxial growth on various substrates 141 such as sapphire, silicon carbide, and silicon.
  • a GaN single crystal substrate can also be used as the substrate 141 .
  • Each layer can be produced by vapor phase epitaxy such as metal-organic chemical vapor deposition or molecular beam epitaxy.
  • the semiconductor layer 143 which is the uppermost layer, is made of GaN, but it can also be made of InGaN.
  • the semiconductor layer 143 may be a nitride semiconductor that does not contain Al, such as GaN, InGaN, and InN.
  • the prepared sample is exposed to an As atmosphere and heated under reduced pressure (a pressure range lower than 760 Torr), thereby converting the semiconductor layer 143 into As from the surface side, and As by GaAs.
  • a thin layer 144 is formed.
  • the outermost surface of GaN is thermally decomposed even at a heating temperature of around 700° C. under reduced pressure to form dangling bonds.
  • N which is a group V element forming the semiconductor layer 143, replaces As in the atmosphere to form Ga--As.
  • the rate of thermal decomposition of crystals increases under reduced pressure.
  • the process of substituting As for N in the nitride semiconductor as described above requires a certain amount of energy, and in order to accelerate the decomposition, it is important to set the atmosphere to a reduced pressure environment lower than normal pressure (760 Torr). .
  • the above-described As conversion can be carried out with a general growth apparatus using H 2 , N 2 , Ar or the like as a carrier gas in which well-known metal-organic chemical vapor deposition can be carried out.
  • H 2 H 2
  • N 2 Ar
  • the rate of As formation progressing from the surface side toward the inside of the layer.
  • H 2 is used as the carrier gas
  • N 2 it will decrease.
  • the As formation rate increases as the heating temperature rises when As formation is carried out.
  • FIG. 4A shows experimental changes in As.
  • FIG. 4A shows the change in reflectance with time of the surface of the semiconductor layer converted to As in the heat treatment process for converting to As.
  • a white LED light emitting diode
  • the atmosphere in which the As conversion treatment is performed is an As atmosphere with a set pressure of about 12500 pascals or more, H 2 as a carrier gas, and AsH 3 as a raw material gas.
  • FIG. 4A shows changes in reflectance over time. Reflectance increases before and after the set temperature of the surface of the semiconductor layer converted to As reaches the specified temperature (heat treatment temperature), and after the specified time has passed, the reflectance shifts to a saturated state where the reflectance does not change substantially. did. In this saturated state, the surface of the semiconductor layer made of GaN is replaced with As, and becomes almost GaAs.
  • the treatment temperature is changed to appropriate conditions, and the Group III source material and the Group V source material are applied at appropriate flow rates and temperatures. , under pressure to grow InGaAs to form contact layer 145, as shown in FIG. 3C.
  • FIG. 4B shows the reflectance measurement results when the material of the semiconductor layer is composed of AlGaN and the surface of this semiconductor layer is subjected to the same As treatment as described above.
  • the reflectance hardly changed.
  • Al--N bonds are strong in nitride semiconductors in which Al is a Group III element, and Al--N is hardly decomposed at a heat treatment temperature of around 700.degree.
  • the material constituting the semiconductor layer to be subjected to the As conversion treatment be GaN or InGaN or InN, which are materials having a bond energy between the group III element and N that is smaller than GaN.
  • the As layer is formed by converting a nitride semiconductor into As.
  • the contact layer of the III-V group compound semiconductor containing no nitrogen as a constituent element is formed with good crystallinity, and the contact resistance of the electrode can be reduced.
  • the inclusion of As in the As layer and the thickness can be measured by cross-sectional TEM observation, EDX analysis, and the like.
  • semiconductor layers having the same composition are grown by other crystal growth methods, it cannot be said that the same effects as those of the present invention can be obtained. Therefore, it is considered impractical to clearly specify the structure of the As layer that contributes to the effects of the present invention.
  • a buffer layer 102, a back barrier layer 103, a channel layer 104, a barrier layer 105, and a cap layer 106 are grown in this order on a substrate 101.
  • a transistor structure composed of a nitride semiconductor is formed (first step).
  • the cap layer 106 is formed to have a thickness of, for example, several nanometers.
  • part of the cap layer 106 in the thickness direction is converted to As to form an As layer 107 (second step).
  • the surface is converted to As by exposing to an As atmosphere and heating.
  • the cap layer 106 is composed of an Al-free nitride semiconductor and is the top layer of the transistor structure where the electrodes are located.
  • a contact layer 108 is formed by growing InGaAs on the As layer 107 (third step).
  • the contact layer 108 is a layer made of a III-V group compound semiconductor containing As as a group V element.
  • the contact layer 108 can be composed of, for example, any one of InAs, InGaAs, GaAs, GaAsSb, InGaAsSb, AlGaAs, InAsSb, AlAs, and AsAsSb.
  • a source electrode 109 and a drain electrode 110 are formed on the contact layer 108 (fourth step).
  • the source electrode 109 and the drain electrode 110 are formed so as to sandwich the gate formation region.
  • the source electrode 109 and the drain electrode 110 are made of a metal having a low contact resistance with respect to a III-V group compound semiconductor containing at least one of P, As and Sb as a group V element such as InGaAs.
  • a III-V group compound semiconductor containing at least one of P, As and Sb as a group V element such as InGaAs.
  • Examples of such metals include Ti/Pt/Au and Pt/Ti/Pt/Au.
  • An appropriate metal lamination structure can be selected depending on whether the contact resistance is important or the heat resistance is important.
  • An alloying annealing treatment can also be carried out to the extent that it does not significantly affect the
  • the first As layer 107a and the As layer 107 are formed as shown in FIG. 5E.
  • a second As layer 107b, a first contact layer 108a and a second contact layer 108b are formed to expose the cap layer 106 in the gate forming region.
  • the etching described above can be performed, for example, by wet etching.
  • an etching treatment using a hydrochloric acid-based, sulfuric acid-based, or citric acid-based etchant can be used.
  • GaN is hardly etched by these etchants.
  • InGaAs and GaAs can be etched with these etching solutions, and the selective etching described above is possible.
  • a gate electrode 111 for Schottky connection is formed on the cap layer 106 in the exposed gate formation region.
  • the thickness of the cap layer 106 to be subjected to the As treatment will be described.
  • the thickness of cap layer 106 can be determined as follows. As shown by the results of the reflectance measurement described above, the As conversion near the surface of the cap layer 106 shifts to a saturated state after a sufficient As conversion time, and the As conversion hardly progresses. . Therefore, when the cap layer 106 is sufficiently thick, only a portion (near the surface) of the cap layer 106 in the thickness direction from the surface becomes As.
  • the As-converted As layer 107 is removed, and the remaining non-As-converted cap layer 106 remains directly below the gate electrode 111, resulting in the device Affects characteristics. Therefore, when designing the device, it is important to set the initial thickness (thickness at the time of formation) of the cap layer 106 in consideration of the thickness of the As layer removed by etching.
  • the As conversion treatment converts almost the entire cap layer to As in the thickness direction.
  • the barrier layer 105 composed of a nitride semiconductor containing Al as a constituent element is not converted to As. Therefore, the thickness of the As layer can be controlled by making the cap layer 106 thinner than the maximum thickness of the As layer formed by the As processing.
  • the etching process described above produces:
  • the cap layer does not remain in the gate formation region. Therefore, it is important to determine the thickness of the cap layer (uppermost layer) at the time of formation based on the maximum thickness of the As layer formed on the nitride semiconductor that does not contain Al by As conversion. Become. For example, the thickness of the As layer can be confirmed by EDX analysis in cross-sectional TEM image observation. thickness can be obtained. In addition, if the cap layer is so thick that it is entirely nitrided, the AlGaN layer, which is easily oxidized, is exposed.
  • a buffer layer 102, a back barrier layer 103, a channel layer 104, a barrier layer 105, and a cap layer 106 are grown on a substrate 101 in this order.
  • a mask pattern 201 is formed.
  • the cap layer 106, the barrier layer 105, and part of the channel layer 104 are patterned in the thickness direction. In this patterning, regions for forming source and drain electrodes are formed in the channel layer 104 .
  • the mask pattern 201 is removed, and after that, an As treatment is performed to convert the exposed surface of the cap layer 106 and the surface of the channel layer 104 to As, as shown in FIG. 6B.
  • a layer 107' is formed.
  • a contact layer 108' is formed as shown in FIG. 6C.
  • the contact layer 108' is composed of n ++ -InGaAs.
  • a source electrode 109 and a drain electrode 110 are formed on the contact layer 108' with the gate formation region interposed therebetween. ' is selectively etched to expose the cap layer 106 in the gate formation region, as shown in FIG. 6D. Thus, a first As layer 107'a and a second As layer 107'b are formed, and a first contact layer 108'a and a second contact layer 108'b are formed. Thereafter, as shown in FIG. 6E, a Schottky-connected gate electrode 111 is formed on the cap layer 106 in the exposed gate formation region.
  • the source electrode 109 and the drain electrode 110 are formed on the channel layer 104 via the As layer and the contact layer. , the contact resistance can be lowered.
  • FIG. 7A On a substrate 101, a buffer layer 102, a back barrier layer 103, a channel layer 104, a barrier layer 105 and a cap layer 106 are grown in this order. Next, a mask pattern 201 is formed.
  • the cap layer 106, the barrier layer 105, and part of the channel layer 104 are patterned in the thickness direction.
  • regions for forming source and drain electrodes are formed in the channel layer 104 .
  • n + -GaN doped with a high concentration of n-type impurities is regrown to achieve the first re-growth.
  • a grown layer 114a and a second regrowth layer 114b are formed. The first regrowth layer 114 a and the second regrowth layer 114 b are formed to cover the side surfaces of the barrier layer 105 and the cap layer 106 .
  • the mask pattern 201 is removed, and as shown in FIG. 7B, a groove is formed between the first regrown layer 114a and the second regrown layer 114b, and the upper surface of the cap layer 106 is exposed at the bottom of this groove. state.
  • the surface of the first regrowth layer 114a, the surface of the second regrowth layer 114b, and the surface (upper surface) of the cap layer 106 are covered with As by performing an As conversion treatment. ” to form.
  • a contact layer 108 ′′ is formed as shown in FIG. 7D.
  • the contact layer 108 ′′ is formed. is composed of n ++ -GaAs.
  • the contact layer 108'' and the As layer 107'' are selectively etched to expose the cap layer 106 in the gate forming region.
  • a first As layer 107''a and a second As layer 107''b are formed, and a first contact layer 108''a and a second contact layer 108''b are formed.
  • a source electrode 109 is formed on the first contact layer 108''a, and a drain electrode 110 is formed on the second contact layer 108''b.
  • a gate electrode 111 having a Schottky connection is formed on the cap layer 106 in the exposed gate formation region.
  • each nitride semiconductor layer is grown on the substrate 101 in the +c-axis direction
  • it can also be grown in the -c-axis direction.
  • the main surface of each nitride semiconductor layer becomes a group V polar plane instead of a group III polar plane.
  • the N-polar plane is the main plane orientation by a generally known technique.
  • Examples include a crystal growth method using a nitrided sapphire substrate as a buffer layer, a growth method using a SiC substrate having a C-plane as the main surface orientation, or a method using a GaN substrate having an N-polar surface as the main surface orientation. and so on.
  • the N-polar plane can be obtained by inverting the epitaxial layer structure by substrate transfer after growing with the Ga-polar plane as the principal surface orientation.
  • a buffer layer 102, a back barrier layer 103, a channel layer 104, and a barrier layer 105 are grown in this order on the substrate 101 in the -c-axis direction.
  • a high-concentration two-dimensional electron gas is formed.
  • the barrier layer 105 and part of the channel layer 104 are patterned in the thickness direction by etching using the mask pattern as a mask. In this patterning, regions for forming source and drain electrodes are formed in the channel layer 104 . In this example, the patterning of the barrier layer 105 does not result in the loss of the two-dimensional electron gas.
  • the mask pattern is removed, after which As conversion treatment is performed to convert the exposed surface of the channel layer 104 to As, and as shown in FIG. A first As layer 117a and a second As layer 117b are formed. An As layer is not formed in the barrier layer 105 containing Al as a constituent element.
  • a first contact layer 118a, a second contact layer 118b, and an amorphous layer 118c are formed as shown in FIG. 8D.
  • amorphous InGaAs is deposited to form an amorphous layer 118c.
  • a source electrode and a drain electrode are formed on the first contact layer 118a and the second contact layer 118b, and a Schottky-connected gate electrode is formed on the exposed barrier layer 105, thereby completing the HEMT. is obtained.
  • the barrier layer 105 is exposed during the As conversion treatment, the heat treatment is performed without conversion to As, and there is a concern that the crystal quality of the layer grown thereon may be degraded. In contrast, by manufacturing as described below, the barrier layer 105 is not exposed during the As treatment.
  • the barrier layer 105 and part of the channel layer 104 are patterned in the thickness direction to form regions for forming source and drain electrodes in the channel layer 104. do. GaN is then regrown to form cap layer 106', as shown in FIG. 9A.
  • a contact layer 108' is formed by growing a III-V compound semiconductor such as InGaAs.
  • a source electrode 109 and a drain electrode 110 are formed on the contact layer 108' with the gate formation region interposed therebetween. ' is selectively etched to expose the cap layer 106' in the gate formation region, as shown in FIG. 9C. Thus, a first As layer 107'a and a second As layer 107'b are formed, and a first contact layer 108'a and a second contact layer 108'b are formed. Thereafter, a gate electrode 111 for Schottky connection is formed on the exposed cap layer 106' in the gate formation region.
  • the contact layer can be composed of a p-type III-V compound semiconductor.
  • the contact layer can be formed from GaAs, AlGaAs, InGaAs, GaAsSb, InAsAsSb, InAsSb, InGaSb, GaSb, InAs doped with C or Zn or Be. By doing so, a layer having an extremely low p-type contact resistance can be formed on the nitride semiconductor layer.
  • a buffer layer 122, a subcollector layer 123, a collector layer 124, a base layer 125, an emitter layer 126, and an emitter contact layer 127 are grown in this order on a substrate 121.
  • a transistor structure composed of a nitride semiconductor is formed on the substrate 121 (first step).
  • an emitter electrode 128 is formed on the emitter contact layer 127, and the formed emitter electrode 128 is used as a mask to etch the emitter contact layer 127, thereby turning the emitter contact layer 127 into a first mesa as shown in FIG. 10B. Work into shape.
  • the emitter electrode 128 is desirably made of an electrode material that can withstand heat treatment at a high temperature of about 700° C. in the post-process.
  • the emitter electrode 128 is preferably made of an electrode material that forms an ohmic contact with the emitter contact layer 127 .
  • a mask layer 202 is formed to cover the emitter contact layer 127 and the emitter electrode 128 formed in a mesa shape.
  • the emitter layer 126 is processed into a second mesa shape as shown in FIG. 10C.
  • the second mesa shape has a wider area in plan view than the first mesa shape. This processing exposes the main surface of base layer 125 around second mesa-shaped emitter layer 126 .
  • the main surface of the base layer 125 around the emitter layer 126 is converted to As by performing an As conversion treatment to form an As conversion layer 129 as shown in FIG. 10D (second step). As described above, the surface is converted to As by exposing to an As atmosphere and heating.
  • the base layer 125 surrounding the emitter layer 126 is the top layer of the transistor structure where the electrode (base electrode) is located.
  • a contact layer 108 is formed on the As layer 107 by growing a highly p-doped group III-V compound semiconductor (third step).
  • the contact layer 108 can be formed by doping carbon and growing highly doped GaAsSb.
  • the contact layer 108 is a layer made of a III-V group compound semiconductor containing As as a group V element.
  • the base electrode 131 can be made of an electrode material capable of forming an ohmic contact with the contact layer 108 made of GaAsSb.
  • the base electrode 131 can be a laminated electrode using Ti, Pt, Au, or the like.
  • a heterojunction bipolar transistor is obtained by forming a collector electrode 132 on the back surface of the substrate 121 . Assuming operation with the emitter grounded, the collector side is used with a reverse bias, so the collector electrode 132 does not need to form an ohmic contact.
  • the collector electrode 132 may be Schottky-connected to the substrate 121 .
  • the top layer of the transistor structure at the location where the electrode is arranged is provided with the As layer formed by partially transforming the top layer into As, the nitride semiconductor It becomes possible to reduce the contact resistance of the electrode of the semiconductor device using

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Abstract

電界効果トランジスタは、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成された第１Ａｓ化層（１０７ａ），第２Ａｓ化層（１０７ｂ）を備える。第１Ａｓ化層（１０７ａ），第２Ａｓ化層（１０７ｂ）は、キャップ層（１０６）の上で、ゲート電極形成領域を挟むように配置される。第１Ａｓ化層（１０７ａ），第２Ａｓ化層（１０７ｂ）は、キャップ層（１０６）を、Ａｓ化することで形成したものである。第１Ａｓ化層（１０７ａ），第２Ａｓ化層（１０７ｂ）の上には、第１コンタクト層（１０８ａ），第２コンタクト層（１０８ｂ）が形成され、第１コンタクト層（１０８ａ）の上にはソース電極（１０９）が形成され、第２コンタクト層（１０８ｂ）の上にはドレイン電極（１１０）が形成されている。

Description

半導体装置およびその製造方法
　本発明は、窒化物半導体を用いた半導体装置およびその製造方法に関する。
　ＧａＮチャネルＨＥＭＴは、高速・高耐圧の電子デバイスであり、高出力な無線通信用のデバイスとしてすでに実用化され利用されている。ＧａＮチャネルＨＥＭＴをさらに高性能化（高周波特性を向上）させるために、デバイスの低抵抗化は必須である。高周波用途に用いられるＧａＮチャネルＨＥＭＴのデバイス構造を図１１Ａに示す。
　一般的には、まずＳｉＣやサファイア、Ｓｉなどの基板３０１の上に、バッファ層（核形成層）３０２を介して、デバイス構造を結晶成長法によって積層することで作製する。デバイス構造は、典型的には、バッファ層３０２、バックバリア層３０３、ＧａＮチャネル層３０４、ＡｌＧａＮまたはＡｌＮバリア層３０５、ＧａＮキャップ層３０６によって構成される。バッファ層３０２は、高抵抗化されている場合もある。また、バックバリア層３０３は、設けない場合もある。
　ソース電極３０９およびドレイン電極３１０は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなどの材料を電子線蒸着などによって堆積することで形成する。またソース電極３０９、ドレイン電極３１０は、アニール処理によってチャネル層３０５と接触（接続）するように合金化される。ゲート電極３１１は、Ｎｉ／Ａｕなどによってショットキー電極として形成される。ゲート電極３１１とデバイス構造（キャップ層３０６、バリア層３０５、チャネル層３０４）との間には、誘電率の高い酸化膜あるいは窒化膜などが堆積される場合もある。
　ＧａＮチャネルＨＥＭＴの高速化においては、ゲート長の短縮（スケーリング）によるデバイスの微細化、これに伴うバリア層の薄層化と高Ａｌ組成化、加えて、ソース・ドレイン電極のコンタクト抵抗の低減化が必要である。図１０Ａを用いて説明した一般的なデバイス構造においては、ソース電極３０９，ドレイン電極３１０のコンタクトを合金化によって形成する際に、ＡｌＧａＮバリア層３０５を介している。しかし、ＡｌＧａＮは高抵抗であるがゆえに、このような技術によるコンタクト抵抗の低減化には一定の制限がある。
　上述したコンタクト抵抗を低減化するためには、図１１Ｂに示すような、高濃度ドープしたＧａＮによるソースコンタクト３０７ａ，ドレインコンタクト３０７ｂを、再成長によってチャネル層３０４’の上に形成する手法が提案されている（非特許文献１）。本構造は、まずドライエッチングなどによって、チャネル層３０４’のソース・ドレイン形成領域をエッチングし、この後、ＭＢＥ法などにより高濃度にｎ型ドープしたＧａＮを再成長することで形成する。
K. Shinohara et al., "Scaling of GaN HEMTs and Schottky Diodes for Submillimeter-Wave MMIC Applications", IEEE Transactions on Electron Devices, vol. 60, no. 10, pp. 2982-2996, 2013.
　しかしながら、上述した従来技術では、以下に示すような課題がある。第１に、ソース・ドレイン形成領域に再成長したＧａＮの低抵抗化が極めて難しいことである。ワイドギャップ半導体材料は、高濃度ドーピングが極めて難しく、また、ドーピングしたとしても、ドーパントの活性化率は高くない。
　第２に、低抵抗化するためにオーミックコンタクトを形成する電極とＧａＮ層の合金化が必要な点である。この合金化は、Ｎ2雰囲気などで高温熱処理することによって実施する。しかし、金属の合金化工程によって、電極のモフォロジは悪化するとともに、合金化は不均一に形成されるため、コンタクト抵抗のばらつきが発生する。このように、従来の技術では、窒化物半導体を用いた半導体装置では、電極のコンタクト抵抗を低くすることが容易ではないという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた半導体装置の、電極のコンタクト抵抗を低くすることを目的とする。
　本発明に係る半導体装置は、窒化物半導体から構成されたトランジスタ構造と、トランジスタ構造に接続される電極と、Ａｌを含まない窒化物半導体から構成され、電極が配置される箇所におけるトランジスタ構造の最上層と、電極との間に配置され、厚さ方向の最上層の一部をＡｓ化することで形成されたＡｓ化層と、Ａｓ化層と電極との間に配置され、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層とを備える。
　また、半導体装置の製造方法は、基板の上に窒化物半導体から構成されたトランジスタ構造を形成する第１工程と、Ａｌを含まない窒化物半導体から構成され、電極が配置される箇所におけるトランジスタ構造の最上層の厚さ方向の一部をＡｓ化してＡｓ化層を形成する第２工程と、Ａｓ化層の上にＶ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層を形成する第３工程と、コンタクト層の上に電極を形成する第４工程とを備える。
　以上説明したように、本発明によれば、電極が配置される箇所におけるトランジスタ構造の最上層に、最上層の一部をＡｓ化することで形成したＡｓ化層を備えるので、窒化物半導体を用いた半導体装置の、電極のコンタクト抵抗を低くすることができる。
図１は、本発明の実施の形態に係る半導体装置の構成を示す構成図である。 図２は、本発明の実施の形態に係る他の半導体装置の構成を示す構成図である。 図３Ａは、本発明の実施の形態に係る半導体装置の概念を説明するための素子の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図３Ｂは、本発明の実施の形態に係る半導体装置の概念を説明するための素子の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図３Ｃは、本発明の実施の形態に係る半導体装置の概念を説明するための素子の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図４Ａは、本発明の実施の形態に係る半導体装置の概念を説明するための素子の特性を示す特性図である。 図４Ｂは、本発明の実施の形態に係る半導体装置の概念を説明するための素子の特性を示す特性図である。 図５Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図５Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図５Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図５Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図５Ｅは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図５Ｆは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図６Ａは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図６Ｂは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図６Ｃは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図６Ｄは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図６Ｅは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ａは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ｂは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ｃは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ｄは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ｅは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図７Ｆは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図８Ａは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図８Ｂは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図８Ｃは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図８Ｄは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図８Ｅは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図９Ａは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図９Ｂは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図９Ｃは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ａは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｂは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｃは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｄは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｅは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｆは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１０Ｇは、本発明の実施の形態に係る他の半導体装置の製造方法を説明するための途中工程の他の半導体装置の状態を示す断面図である。 図１１Ａは、従来の半導体装置の構成を示す断面図である。 図１１Ｂは、従来の半導体装置の構成を示す断面図である。
　以下、本発明の実施の形態に係る半導体装置について説明する。この半導体装置は、窒化物半導体から構成されたトランジスタ構造（素子構造）と、トランジスタ構造に接続される電極とを備える。また、この半導体装置は、電極が配置される箇所におけるトランジスタ構造の最上層と電極との間に配置されたＡｓ化層と、Ａｓ化層と電極との間に配置されたコンタクト層とを備える。電極は、コンタクト層に接触（接続）して形成される。電極は、コンタクト層－Ａｓ化層－最上層の経路で、窒化物半導体からなる最上層に電気的に接続する。
　最上層は、Ａｌを含まない窒化物半導体から構成されている。Ａｓ化層は、厚さ方向の最上層の一部をＡｓ化することで形成されたものであり、Ｎを含むことなく、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成されている。コンタクト層は、Ｎを含むことなく、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体から構成されている。
　上述したように、窒化物半導体による層（最上層）の表面をＡｓ化してＡｓ化層とし、Ａｓ化層の上にコンタクト層を形成し、コンタクト層に電極を接続させるので、電極のコンタクト抵抗を低減することができる。
　トランジスタ構造は、例えば、図１に示すように、窒化物半導体から構成されたチャネル層１０４を備える電界効果トランジスタであり、電極は、チャネル層１０４に電気的に接続するソース電極１０９およびドレイン電極１１０である。
　この電界効果トランジスタは、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）であり、基板１０１と、基板１０１の上に形成されたバッファ層１０２と、バッファ層１０２の上に形成されたバックバリア層１０３と、バックバリア層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成されたバリア層１０５と、バリア層１０５の上に形成されたキャップ層１０６とを備える。この例では、チャネル層１０４、バリア層１０５，キャップ層１０６によりトランジスタ構造が構成されている。また、この例では、キャップ層１０６が、最上層となる。
　基板１０１は、例えば、サファイア、炭化ケイ素、シリコン、ＧａＮなどから構成することができる。バッファ層１０２は、例えば、ＧａＮから構成することができる。バックバリア層１０３は、例えば、ＡｌＧａＮから構成することができる。チャネル層１０４は、例えば、ＧａＮから構成することができる。バリア層１０５は、例えば、ＡｌＧａＮから構成することができる。キャップ層１０６は、例えば、ＧａＮから構成することができる。キャップ層１０６は、ＧａＮに限らず、ＩｎＧａＮ、ＩｎＮなどのＡｌを含まない窒化物半導体から構成することができる。この理由については後述する。
　基板１０１が、サファイア、炭化ケイ素、シリコンなど異種材料から構成されている場合、ヘテロエピタキシャル成長により基板１０１の上にバッファ層１０２を形成し、この上に、上述した各層をエピタキシャル成長により形成することができる。また、基板１０１が、単結晶ＧａＮから構成されている場合、エピタキシャル成長により上述した各層を形成することができる。これらの成長は、有機金属化学気相堆積法、分子線エピタキシ法などの気相成長法によって実施することができる。
　また、この電界効果トランジスタは、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成された第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂを備える。第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂは、キャップ層１０６の上で、ゲート電極形成領域を挟むように配置される。第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂは、例えば、ＧａＡｓから構成することができる。第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂは、後述するようにキャップ層１０６を、Ａｓ化することで形成したものである。従って、第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂが接する窒化物半導体から構成されたキャップ層１０６と第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂとは、ＩＩＩ族元素が同一とされたものとなる。
　また、第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂの上には、第１コンタクト層１０８ａ，第２コンタクト層１０８ｂが形成され、第１コンタクト層１０８ａの上にはソース電極１０９が形成され、第２コンタクト層１０８ｂの上にはドレイン電極１１０が形成されている。第１コンタクト層１０８ａ，第２コンタクト層１０８ｂは、例えば、ＩｎＧａＡｓから構成することができる。また、ソース電極１０９とドレイン電極１１０との間の、ゲート形成領域のキャップ層１０６の上には、ゲート電極１１１が形成されている。ゲート電極１１１は、例えば、ショットキー接続している。
　この例では、ソース電極１０９，ドレイン電極１１０配置される箇所におけるトランジスタ構造の最上層となるキャップ層１０６と、ソース電極１０９，ドレイン電極１１０との間に、第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂが配置されている。また、第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂと、ソース電極１０９，ドレイン電極１１０との間に、第１コンタクト層１０８ａ，第２コンタクト層１０８ｂが形成されている。第１コンタクト層１０８ａ，第２コンタクト層１０８ｂに、ソース電極１０９，ドレイン電極１１０が接して形成されている。
　また、トランジスタ構造は、例えば、図２に示すように、窒化物半導体から構成されたコレクタ層１２４、ベース層１２５、エミッタ層１２６を備えるヘテロ接合バイポーラトランジスタであり、電極は、ベース電極１３１である。
　このヘテロ接合バイポーラトランジスタは、基板１２１と、基板１２１の上に形成されたバッファ層１２２と、バッファ層１２２の上に形成されたサブコレクタ層１２３と、サブコレクタ層１２３の上に形成されたコレクタ層１２４と、コレクタ層１２４上に形成されたベース層１２５と、ベース層１２５の上に形成されたエミッタ層１２６と、エミッタ層１２６の上に形成されたエミッタコンタクト層１２７とを備える。この例では、コレクタ層１２４、ベース層１２５、エミッタ層１２６によりトランジスタ構造が構成されている。また、この例では、ベース電極１３１が接続されるベース層１２５が最上層となる。
　基板１２１は、例えば、ｎ型のＧａＮから構成することができる。バッファ層１２２は、例えば、ｎ型のＧａＮから構成することができる。サブコレクタ層１２３は、例えば、ｎ型のＧａＮから構成することができる。コレクタ層１２４は、例えば、ｎ型のＧａＮから構成することができる。ベース層１２５は、例えば、ｐ型のＧａＮから構成することができる。エミッタ層１２６は、例えば、ｎ型のＡｌＧａＮから構成することができる。エミッタコンタクト層１２７は、例えば、ｎ型のＧａＮから構成することができる。エミッタコンタクト層１２７の上には、エミッタ電極１２８が形成されている。
　上述した窒化物半導体からなる各層は、有機金属化学気相堆積法、分子線エピタキシ法などの気相成長法によって、基板１２１の上にエピタキシャル成長することで形成できる。また、各層は、－ｃ軸方向に結晶成長することで、主表面を－ｃ面としたＮ極性（Ｖ族極性）として形成することができる。このように作製することで、エミッタ層１２６とベース層１２５との界面に、ｃ軸方向に形成されている窒化物半導体のヘテロ構造におけるビルトインポテンシャルによる２次元正孔ガスが形成され、ベース抵抗を低減化することができる。
　また、このヘテロ接合バイポーラトランジスタは、族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成されたＡｓ化層１２９を備える。Ａｓ化層１２９は、エミッタ層１２６によるメサ構造の周囲のベース層１２５の上に形成されている。Ａｓ化層１２９は、例えば、ＧａＡｓから構成することができる。Ａｓ化層１２９は、ベース層１２５をＡｓ化することで形成したものである。従って、Ａｓ化層１２９が接する窒化物半導体から構成されたベース層１２５と、Ａｓ化層１２９とは、ＩＩＩ族元素が同一とされたものとなる。
　また、Ａｓ化層１２９の上には、コンタクト層１３０が形成され、コンタクト層１３０の上には、ベース電極１３１が形成されている。また、基板１２１の裏面には、コレクタ電極１３２が接続して形成されている。この例では、ベース電極１３１が配置される箇所におけるトランジスタ構造の最上層となるベース層１２５とベース電極１３１との間に、Ａｓ化層１２９が配置されている。また、Ａｓ化層１２９とベース電極１３１との間に、コンタクト層１３０が配置されている。コンタクト層１３０にベース電極１３１が接して形成されている。
　次に、本発明の原理について、図３Ａ～図３Ｃを参照して説明する。まず、ＧａＮに対して低抵抗なＩＩＩ－Ｖ族化合物半導体の層の形成について説明する。まず、図３Ａに示すように、基板１４１の上に、ＧａＮのバッファ層１４２を形成し、バッファ層１４２の上に、ＧａＮからなる半導体層１４３を形成した試料を作製する。例えば、サファイアや炭化ケイ素、シリコンなどの様々な基板１４１上に、ヘテロエピタキシャル成長によってバッファ層１４２，半導体層１４３を形成することができる。また、基板１４１とし、ＧａＮ単結晶基板を用いることもできる。各層の作製は、有機金属化学気相堆積や分子線エピタキシといった気相成長法を用いることができる。なお、この説明では、最上層となる半導体層１４３を、ＧａＮとしているが、ＩｎＧａＮとすることもできる。半導体層１４３は、ＧａＮ、ＩｎＧａＮ、ＩｎＮなどのＡｌを含まない窒化物半導体であればよい。
　次に、図３Ｂに示すよう、作製した試料を、減圧下（７６０Ｔｏｒｒより低い圧力範囲）で、Ａｓ雰囲気にさらして加熱することにより、半導体層１４３を表面の側からＡｓ化して、ＧａＡｓによるＡｓ化層１４４を形成する。Ａｓ化は、表面の側から層の内部の方向に進行する。雰囲気にも依存するが、ＧａＮは、減圧下において、加熱温度７００℃前後でも最表面が熱分解されて、ダングリングボンドが形成される。この状態で、雰囲気にヒ素が存在すれば、半導体層１４３を構成しているＶ族元素であるＮが、雰囲気中のＡｓがと置き換わり、Ｇａ－Ａｓが形成される。熱による結晶の分解の速度は、減圧下ほど増大する。上述したような窒化物半導体のＮをＡｓで置換する工程は、所定のエネルギーが必要となり、分解を加速するためには、雰囲気を常圧（７６０Ｔｏｒｒ）より低い減圧環境とすることが重要となる。
　上述したＡｓ化の実施は、例えば、よく知られた有機金属化学気相堆積が実施できる、キャリアガスとしてＨ2，Ｎ2，Ａｒなどを用いる一般的な成長装置であれば実施可能である。キャリアガスの種類や圧力を変化させることで、表面の側から層の内部の方向に進行するＡｓ化の速度を制御することができる。例えば，Ｈ2をキャリアガスに用いれば、Ａｓ化速度は増大し、Ｎ2を用いれば減少する。また、Ａｓ化を実施するときの加熱の温度の上昇に伴いＡｓ化速度は増大する。
　Ａｓ化の実験的な変化を図４Ａに示す。図４Ａは、Ａｓ化を実施する熱処理工程における、Ａｓ化をしている半導体層表面の反射率の時間変化を測定したものである。光源には白色ＬＥＤ（light emitting diode）を用いており、反射率の測定には、波長４０５ｎｍ，６３３ｎｍを用いた。Ａｓ化処理を実施する雰囲気は、設定圧力で１２５００パスカル程度以上、キャリアガスにはＨ2を用い、ＡｓＨ3を原料ガスとして用いてＡｓ雰囲気とした。
　図４Ａにおいて、（ａ）および（ｂ）が反射率の処理時間経過による変化を示している。Ａｓ化をしている半導体層の表面の設定温度が、規定温度（熱処理温度）に到達する前後から反射率が増大し、規定時間経過の後、反射率がほぼ変化しなくなる飽和状態へと移行した。この飽和状態では、ＧａＮからなる半導体層の表面はＡｓによって置換され、ほぼＧａＡｓとなっている。
　上述したように、半導体層１４３の表面をＡｓ化することで、Ａｓ化層１４４を形成した後、処理温度を適切な条件へと変更し、ＩＩＩ族原料およびＶ族原料を適切な流量、温度、圧力下で供給することで、図３Ｃに示すように、ＩｎＧａＡｓを成長してコンタクト層１４５を形成する。
　次に、半導体層１４３の材料として、Ａｌを含まない窒化物半導体を用いることについて、図４Ｂを参照して説明する。図４Ｂは、半導体層の材料をＡｌＧａＮから構成し、この半導体層の表面に対し、上述同様のＡｓ化処理を実施した場合の反射率測定結果である。図４Ｂに示すように、ＡｌＧａＮによる半導体層の表面に対してＡｓ化処理を実施しても、ほとんど反射率が変化していないことが明らかとなった。これは、ＡｌをＩＩＩ族元素としている窒化物半導体におけるＡｌ－Ｎの結合が強固であり、７００℃前後での熱処理温度では、Ａｌ－Ｎほとんど分解されないことを示唆するものである。このため、Ａｓ化処理の対象とする半導体層を構成する材料は、ＩＩＩ族元素とＮとの結合エネルギーが、ＧａＮか、これよりも小さい材料であるＩｎＧａＮ、ＩｎＮであることが望ましい。
　なお、Ａｓ化層は、窒化物半導体をＡｓ化することで形成されるものである。Ａｓ化層を形成することで、窒素を構成元素としないＩＩＩ－Ｖ族化合物半導体のコンタクト層が結晶性良く形成され、電極のコンタクト抵抗を低くすることができる。
　ここで、Ａｓ化層にＡｓが含まれていることや厚さなどは、断面ＴＥＭによる観察やＥＤＸ分析などにより計測することが可能である。しかしながら、同一の組成の半導体層を、他の結晶成長方法で成長させた場合に、本発明と同様の作用効果が得られるものとはいえない。従って、Ａｓ化層について、本発明の効果に寄与する構造などを明確に特定することは、およそ実際的ではないと考えられる。
　次に、図１を用いて説明したＨＥＭＴの製造方法について、図５Ａ～図５Ｆを参照して説明する。まず、図５Ａに示すように、基板１０１の上に、バッファ層１０２、バックバリア層１０３、チャネル層１０４、バリア層１０５、キャップ層１０６をこれらの順に成長することで、基板１０１の上に、窒化物半導体から構成されたトランジスタ構造を形成する（第１工程）。この種のトランジスタにおいて、キャップ層１０６は、例えば、厚さ数ｎｍ程度に形成される。
　次に、図５Ｂに示すように、キャップ層１０６の厚さ方向の一部をＡｓ化してＡｓ化層１０７を形成する（第２工程）。前述したように、Ａｓ雰囲気にさらして加熱することにより表面の側からＡｓ化する。キャップ層１０６は、Ａｌを含まない窒化物半導体から構成され、電極が配置される箇所におけるトランジスタ構造の最上層である。
　次に、図５Ｃに示すように、Ａｓ化層１０７の上に、ＩｎＧａＡｓを成長することでコンタクト層１０８を形成する（第３工程）。コンタクト層１０８は、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成された層である。コンタクト層１０８は、例えば、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓ、ＩｎＡｓＳｂ，ＡｌＡｓ、ＡｓＡｓＳｂのいずれかから構成することができる。
　次に、図５Ｄに示すように、コンタクト層１０８の上に、ソース電極１０９、ドレイン電極１１０を形成する（第４工程）。ソース電極１０９、ドレイン電極１１０は、ゲート形成領域を挟んで配置されるように形成する。ソース電極１０９、ドレイン電極１１０は、ＩｎＧａＡｓなどのＶ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体に対して、コンタクト抵抗の低い金属から構成する。このような金属は数多く存在しており、かつ、これら金属は、コンタクト層１０８との間で合金化処理を実施することなく、低いコンタクト抵抗を得ることが可能である。このような金属として、例えばＴｉ／Ｐｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕなどが挙げられる。コンタクト抵抗を重視するか、耐熱性を重視するかに応じて、適切な金属積層構造を選択することができる。素子特性に大きな影響を及ぼさない範囲で、合金化アニール処理を実施することもできる。
　次に、形成したソース電極１０９、ドレイン電極１１０をマスクとすることなどにより、コンタクト層１０８およびＡｓ化層１０７を選択的にエッチングすることで、図５Ｅに示すように、第１Ａｓ化層１０７ａ，第２Ａｓ化層１０７ｂ、および第１コンタクト層１０８ａ，第２コンタクト層１０８ｂを形成し、ゲート形成領域のキャップ層１０６を露出させる。
　上述したエッチングは、例えば、ウェットエッチングにより実施することができる。例えば、塩酸系、硫酸系、クエン酸系などのエッチング液を用いたエッチング処理を用いることができる。これらのエッチング液に対し、ＧａＮはほとんどエッチングされない。一方、これらのエッチング液に対し、ＩｎＧａＡｓやＧａＡｓはエッチング可能であり、上述した選択的なエッチングが可能である。
　次に、図５Ｆに示すように、露出させたゲート形成領域のキャップ層１０６の上に、ショットキー接続するゲート電極１１１を形成する。
　ここで、Ａｓ化処理の対象となるキャップ層１０６の厚さについて説明する。キャップ層１０６の厚は以下のようにして決定することができる。前述した反射率測定の結果からも示されるよう、キャップ層１０６の表面近傍のＡｓ化は、十分なＡｓ化時間の後、反射率は飽和状態に移行しており、Ａｓ化はほぼ進行しなくなる。従って、キャップ層１０６が十分に厚い場合、キャップ層１０６の表面から厚さ方向に一部（表面近傍）のみが、Ａｓ化されるものとなる。
　ゲート形成領域のキャップ層１０６を露出させるためのエッチング工程において、Ａｓ化されたＡｓ化層１０７は除去され、残ったＡｓ化されていないキャップ層１０６が、ゲート電極１１１の直下に残存し、デバイス特性に影響を及ぼす。従って、デバイスを設計する際に、エッチングによって除去されるＡｓ化層の厚さを考慮して、キャップ層１０６の初期の厚さ（形成時の厚さ）を設定することが重要となる。
　例えば、Ａｓ化処理をする前のキャップ層が薄い場合、Ａｓ化処理を実施すると、厚さ方向にキャップ層のほぼ全域がＡｓ化する。このＡｓ化において、Ａｌを構成元素とする窒化物半導体から構成されるバリア層１０５は、Ａｓ化されない。従って、Ａｓ化処理によってＡｓ化層が形成される最大の厚さよりキャップ層１０６を薄くしておくことで、Ａｓ化層の厚さを制御することができる。
　このように、キャップ層を全てＡｓ化してＡｓ化層とした後、この上に、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成されコンタクト層を形成すると、前述したエッチング処理において、ゲート形成領域には、キャップ層が残存しないことになる。このため、Ａｓ化によってＡｌを含まない窒化物半導体に形成されるＡｓ化の層の最大の厚さをもとに、キャップ層（最上層）の形成時の厚さを決定することが重要となる。例えば、断面ＴＥＭ像の観察におけるＥＤＸ分析により、Ａｓ化層の厚さを確認することができ、作製した様々な条件の試料を観察することで、Ａｓ化により形成されるＡｓ化の層の最大の厚さを求めることができる。また、このように、全てが窒化されるような厚さのキャップ層とした場合、酸化されやすいＡｌＧａＮの層が露出するため、これらのケアも必要である。
　次に、ＨＥＭＴの他の製造方法について、図６Ａ～図６Ｅを参照して説明する。まず、図６Ａに示すように、基板１０１の上に、バッファ層１０２、バックバリア層１０３、チャネル層１０４、バリア層１０５、キャップ層１０６をこれらの順に成長する。次いで、マスクパターン２０１を形成する。次いで、形成したマスクパターン２０１をマスクとしたエッチング処理により、キャップ層１０６、バリア層１０５、および厚さ方向に一部のチャネル層１０４をパターニングする。このパターニングにおいては、チャネル層１０４に、ソース電極、ドレイン電極を形成するための領域を形成する。
　次に、マスクパターン２０１を除去し、この後、Ａｓ化処理を実施し、露出しているキャップ層１０６の表面、およびチャネル層１０４の表面をＡｓ化して、図６Ｂに示すように、Ａｓ化層１０７’を形成する。
　次いで、ｎ型不純物が高濃度に導入されたＩｎＧａＡｓなどのＩＩＩーＶ族化合物半導体を成長することで、図６Ｃに示すように、コンタクト層１０８’を形成する。この例では、コンタクト層１０８’は、ｎ++－ＩｎＧａＡｓから構成されたものとなる。
　次に、コンタクト層１０８’の上に、ゲート形成領域を挟んでソース電極１０９、ドレイン電極１１０を形成し、ソース電極１０９、ドレイン電極１１０をマスクとすることでコンタクト層１０８’およびＡｓ化層１０７’を選択的にエッチングし、図６Ｄに示すように、ゲート形成領域のキャップ層１０６を露出させる。これにより、第１Ａｓ化層１０７’ａ，第２Ａｓ化層１０７’ｂが形成され、第１コンタクト層１０８’ａ，第２コンタクト層１０８’ｂが形成される。この後、図６Ｅに示すように、露出させたゲート形成領域のキャップ層１０６の上に、ショットキー接続するゲート電極１１１を形成する。
　このＨＥＭＴによれば、チャネル層１０４の上に、Ａｓ化層およびコンタクト層を介して、ソース電極１０９、ドレイン電極１１０が形成されるので、バリア層１０５の上に形成される場合に比較して、コンタクト抵抗を下げることができる。
　次に、ＨＥＭＴの他の製造方法について、図７Ａ～図７Ｆを参照して説明する。まず、図７Ａに示すように、基板１０１の上に、バッファ層１０２、バックバリア層１０３、チャネル層１０４、バリア層１０５、キャップ層１０６をこれらの順に成長する。次いで、マスクパターン２０１を形成する。
　次いで、形成したマスクパターン２０１をマスクとしたエッチング処理により、キャップ層１０６、バリア層１０５、および厚さ方向に一部のチャネル層１０４をパターニングする。このパターニングにおいては、チャネル層１０４に、ソース電極、ドレイン電極を形成するための領域を形成する。さらに、パターニングによって形成されたバリア層１０５およびキャップ層１０６のメサの周囲のチャネル層１０４の上に、高濃度にｎ型不純物が導入されたｎ+－ＧａＮを再成長することで、第１再成長層１１４ａ、第２再成長層１１４ｂを形成する。第１再成長層１１４ａ、第２再成長層１１４ｂは、バリア層１０５およびキャップ層１０６の側面を覆う状態に形成する。
　次に、マスクパターン２０１を除去し、図７Ｂに示すように、第１再成長層１１４ａ、第２再成長層１１４ｂの間に溝が形成され、この溝の底部にキャップ層１０６の上面が露出した状態とする。
　次に、Ａｓ化処理を実施することで、図７Ｃに示すように、第１再成長層１１４ａ、第２再成長層１１４ｂの表面、およびキャップ層１０６の表面（上面）にかけて、Ａｓ化層１０７”を形成する。
　次いで、ｎ型不純物が高濃度に導入されたＧａＡｓなどのＩＩＩーＶ族化合物半導体を成長することで、図７Ｄに示すように、コンタクト層１０８”を形成する。この例では、コンタクト層１０８”は、ｎ++－ＧａＡｓから構成されたものとする。
　次に、コンタクト層１０８”およびＡｓ化層１０７”を選択的にエッチングし、ゲート形成領域のキャップ層１０６を露出させる。これにより、図７Ｅに示すように、第１Ａｓ化層１０７”ａ，第２Ａｓ化層１０７”ｂが形成され、第１コンタクト層１０８”ａ，第２コンタクト層１０８”ｂが形成される。第１コンタクト層１０８”ａの上にソース電極１０９を形成し，第２コンタクト層１０８”ｂの上にドレイン電極１１０を形成する。この後、図７Ｅに示すように、露出させたゲート形成領域のキャップ層１０６の上に、ショットキー接続するゲート電極１１１を形成する。
　このＨＥＭＴによれば、Ａｓ化の処理において、バリア層１０５が露出していないので（図７Ｅ）、結晶品質の悪い領域が形成されることがない。
　次に、ＨＥＭＴの他の製造方法について、図８Ａ～図８Ｅを参照して説明する。上述では、基板１０１の上に、各窒化物半導体層を＋ｃ軸方向に成長させる製造方法について説明したが、－ｃ軸方向に成長させることもできる。－ｃ軸方向に成長させることで、各窒化物半導体層の主表面は、ＩＩＩ族極性面ではなく、Ｖ族極性面となる。
　Ｎ極性面が主面方位となるように結晶成長を実施することは、一般的に公知となっている技術によって実現可能である。一例としては、例えば、窒化したサファイア基板をバッファ層として用いる結晶成長方法、Ｃ面を主面方位とするＳｉＣ基板を使用した成長方法、またはＮ極性面を主面方位とするＧａＮ基板を用いる方法などがある。あるいは、Ｇａ極性面を主面方位として成長した後に、基板転写によってエピタキシャル層構造を反転させることで、Ｎ極性面を得ることも可能である。
　まず、図８Ａに示すように、基板１０１の上に、バッファ層１０２、バックバリア層１０３、チャネル層１０４、バリア層１０５をこれらの順に－ｃ軸方向に成長する。この場合、バックバリア層１０３とチャネル層１０４との分極効果によって、高濃度の２次元電子ガスが形成される。
　次いで、マスクパターンをマスクとしたエッチング処理により、図８Ｂに示すように、バリア層１０５および厚さ方向に一部のチャネル層１０４をパターニングする。このパターニングにおいては、チャネル層１０４に、ソース電極、ドレイン電極を形成するための領域を形成する。この例では、バリア層１０５をパターニングしても、２次元電子ガスが失われることが無い。
　次に、マスクパターンを除去し、この後、Ａｓ化処理を実施し、露出しているチャネル層１０４の表面をＡｓ化して、図８Ｃに示すように、ＡｌＧａＮからなるバリア層１０５を挾んで、第１Ａｓ化層１１７ａ、第２Ａｓ化層１１７ｂを形成する。Ａｌを構成元素とするバリア層１０５には、Ａｓ化層が形成されない。
　次いで、ＩｎＧａＡｓなどのＩＩＩーＶ族化合物半導体を成長することで、図８Ｄに示すように、第１コンタクト層１１８ａ、第２コンタクト層１１８ｂ、およびアモルファス層１１８ｃを形成する。バリア層１０５が露出した領域においては、表面のＡｓ化が行われていないため、アモルファス状態のＩｎＧａＡｓが堆積してアモルファス層１１８ｃが形成される。
　この後、第１コンタクト層１１８ａ、第２コンタクト層１１８ｂの上に、ソース電極、ドレイン電極を形成し、露出しているバリア層１０５の上に、ショットキー接続するゲート電極を形成すれば、ＨＥＭＴが得られる。
　ところで、上述した製造方法では、Ａｓ化処理において、バリア層１０５が露出しているため、Ａｓ化されることなく加熱処理がされ、この上に成長する層の結晶品質を低下させる懸念がある。これに対し、以下に示すように製造することで、Ａｓ化処理において、バリア層１０５が露出することがない。
　まず、図８Ａ，図８Ｂと同様にすることで、バリア層１０５および厚さ方向に一部のチャネル層１０４をパターニングし、チャネル層１０４に、ソース電極、ドレイン電極を形成するための領域を形成する。次に、ＧａＮを再成長することで、図９Ａに示すように、キャップ層１０６’を形成する。
　次に、Ａｓ化処理を実施し、キャップ層１０６’の表面をＡｓ化して、図９Ｂに示すように、Ａｓ化層１０７’を形成する。次いで、ＩｎＧａＡｓなどのＩＩＩーＶ族化合物半導体を成長することで、コンタクト層１０８’を形成する。
　次に、コンタクト層１０８’の上に、ゲート形成領域を挟んでソース電極１０９、ドレイン電極１１０を形成し、ソース電極１０９、ドレイン電極１１０をマスクとすることでコンタクト層１０８’およびＡｓ化層１０７’を選択的にエッチングし、図９Ｃに示すように、ゲート形成領域のキャップ層１０６’を露出させる。これにより、第１Ａｓ化層１０７’ａ，第２Ａｓ化層１０７’ｂが形成され、第１コンタクト層１０８’ａ，第２コンタクト層１０８’ｂが形成される。この後、露出させたゲート形成領域のキャップ層１０６’の上に、ショットキー接続するゲート電極１１１を形成する。
　ところで、上述では、コンタクト層として、ｎ型不純物が高濃度に導入されたＩｎＧａＡｓを用いる場合を説明したが、これに限るものではない。コンタクト層は、ｐ型のＩＩＩ－Ｖ族化合物半導体から構成することができる。例えば、ＣまたはＺｎまたはＢｅをドープした、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＡｓＡｓＳｂ、ＩｎＡｓＳｂ、ＩｎＧａＳｂ、ＧａＳｂ、ＩｎＡｓからコンタクト層を形成することができる。このようにすることで、極めて低いｐ型のコンタクト抵抗を有する層を、窒化物半導体の層の上に形成することができる。
　次に、図２を用いて説明したヘテロ接合バイポーラトランジスタの製造方法について、図１０Ａ～図１０Ｆを参照して説明する。まず、図１０Ａに示すように、基板１２１の上に、バッファ層１２２、サブコレクタ層１２３、コレクタ層１２４、ベース層１２５、エミッタ層１２６、およびエミッタコンタクト層１２７をこれらの順に成長することで、基板１２１の上に、窒化物半導体から構成されたトランジスタ構造を形成する（第１工程）。
　次に、エミッタコンタクト層１２７の上にエミッタ電極１２８を形成し、形成したエミッタ電極１２８をマスクとしてエミッタコンタクト層１２７をエッチングすることで、図１０Ｂに示すように、エミッタコンタクト層１２７を第１メサ形状に加工する。エミッタ電極１２８は、後工程における７００℃程度の高温での熱処理に耐えることができる電極材料から構成することが望ましい。また、エミッタ電極１２８は、エミッタコンタクト層１２７との間で、オーミックコンタクトを形成する電極材料とすることが望ましい。
　次に、メサ形状に形成したエミッタコンタクト層１２７およびエミッタ電極１２８を覆うマスク層２０２を形成する。次いで、形成したマスク層２０２をマスクとして、エミッタ層１２６をエッチングすることで、図１０Ｃに示すように、エミッタ層１２６を第２メサ形状に加工する。第２メサ形状は、第１メサ形状に比較して、平面視で広い面積とされている。この加工により、第２メサ形状とされたエミッタ層１２６の周囲のベース層１２５の主表面を露出させる。
　次に、Ａｓ化処理をすることで、エミッタ層１２６の周囲のベース層１２５の主表面をＡｓ化し、図１０Ｄに示すように、Ａｓ化層１２９を形成する（第２工程）。前述したように、Ａｓ雰囲気にさらして加熱することにより表面の側からＡｓ化する。エミッタ層１２６の周囲のベース層１２５は、電極（ベース電極）が配置される箇所におけるトランジスタ構造の最上層である。
　次に、図１０Ｅに示すように、Ａｓ化層１０７の上に、高濃度にｐ型ドープされたＩＩＩ－Ｖ族化合物半導体を成長することでコンタクト層１０８を形成する（第３工程）。
例えば、炭素をドーパントして高濃度にドーピングされたＧａＡｓＳｂを成長することで、コンタクト層１０８とすることができる。コンタクト層１０８は、Ｖ族元素としてＡｓを含むＩＩＩ－Ｖ族化合物半導体から構成された層である。
　次に、図１０Ｆに示すように、コンタクト層１０８の上に、ベース電極１３１を形成する（第４工程）。ベース電極１３１は、ＧａＡｓＳｂからなるコンタクト層１０８とオーミックコンタクトが形成可能な電極材料から構成することができる。例えば、ベース電極１３１は、ＴｉやＰｔ、Ａｕなどを用いた積層電極とすることができる。
　次に、図１０Ｇに示すように、基板１２１の裏面に、コレクタ電極１３２を形成すれば、ヘテロ接合バイポーラトランジスタが得られる。エミッタ接地での動作を想定した場合、コレクタ側は逆バイアスで使用するため、コレクタ電極１３２はオーミック接触を形成していなくともよい。コレクタ電極１３２は、基板１２１に対してショットキー接続した構成とすることができる。
　以上に説明したように、本発明によれば、電極が配置される箇所におけるトランジスタ構造の最上層に、最上層の一部をＡｓ化することで形成したＡｓ化層を備えるので、窒化物半導体を用いた半導体装置の、電極のコンタクト抵抗を低くすることができるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…基板、１０２…バッファ層、１０３…バックバリア層、１０４…チャネル層、１０５…バリア層、１０６…キャップ層、１０７ａ…第１Ａｓ化層、１０７ｂ…第２Ａｓ化層、１０８ａ…第１コンタクト層、１０８ｂ…第２コンタクト層、１０９…ソース電極、１１０…ドレイン電極、１１１…ゲート電極、１２１…基板、１２２…バッファ層、１２３…サブコレクタ層、１２４…コレクタ層、１２５…ベース層、１２６…エミッタ層、１２７…エミッタコンタクト層、１２８…エミッタ電極、１２９…Ａｓ化層、１３０…コンタクト層、１３１…ベース電極、１３２…コレクタ電極。

Claims (8)

  1. 　窒化物半導体から構成されたトランジスタ構造と、
    　前記トランジスタ構造に接続される電極と、
    　Ａｌを含まない窒化物半導体から構成され、前記電極が配置される箇所における前記トランジスタ構造の最上層と、前記電極との間に配置され、厚さ方向の前記最上層の一部をＡｓ化することで形成されたＩＩＩ－Ｖ族化合物半導体から構成されたＡｓ化層と、
    　前記Ａｓ化層と前記電極との間に配置され、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層と
    　を備える半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記最上層と前記Ａｓ化層とは、ＩＩＩ族元素が同一とされていることを特徴とする半導体装置。
  3. 　請求項１または２記載の半導体装置において、
    　前記トランジスタ構造は、窒化物半導体から構成されたチャネル層を備える電界効果トランジスタであり、
    　前記電極は、前記チャネル層に電気的に接続するソース電極およびドレイン電極である
    　ことを特徴とする半導体装置。
  4. 　請求項１または２記載の半導体装置において、
    　前記トランジスタ構造は、窒化物半導体から構成されたコレクタ層、ベース層、エミッタ層を備えるヘテロ接合バイポーラトランジスタであり、
    　前記電極は、ベース電極である
    　ことを特徴とする半導体装置。
  5. 　基板の上に窒化物半導体から構成されたトランジスタ構造を形成する第１工程と、
    　Ａｌを含まない窒化物半導体から構成され、電極が配置される箇所における前記トランジスタ構造の最上層の厚さ方向の一部をＡｓ化してＡｓ化層を形成する第２工程と、
    　前記Ａｓ化層の上にＶ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層を形成する第３工程と、
    　前記コンタクト層の上に電極を形成する第４工程と
    　を備える半導体装置の製造方法。
  6. 　請求項５記載の半導体装置の製造方法において、
    　前記コンタクト層は、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓ、ＩｎＡｓＳｂ，ＡｌＡｓ、ＡｓＡｓＳｂのいずれかから構成されていることを特徴とする半導体装置の製造方法。
  7. 　請求項５または６記載の半導体装置の製造方法において、
    　前記第２工程は、Ａｓを含む原料ガスの雰囲気で加熱することで、前記最上層を表面の側からＡｓ化することを特徴とする半導体装置の製造方法。
  8. 　請求項７記載の半導体装置の製造方法において、
    　Ａｓ化によってＡｌを含まない窒化物半導体に形成されるＡｓ化の層の最大の厚さをもとに、前記最上層の形成時の厚さを決定する
    　ことを特徴とする半導体装置の製造方法。
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