JP2007142365A - ｐ型ひずみＩｎＧａＮベース層を有するＧａＮヘテロ接合バイポーラトランジスタとその製造方法 - Google Patents
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Abstract
【課題】オーミックコンタクトを有効に形成し、デバイスの操作特性を向上させる、ｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタおよびその製造方法を提供する。
【解決手段】ｐ型ひずみInGaNベース層を有する窒化ガリウムへテロ接合バイポーラトランジスタが提供され、窒化ガリウムへテロ接合バイポーラトランジスタが、基板、基板上に設置される高濃度ドープしたコレクタ接触層、前記コレクタ接触層上に設置される低濃度ドープしたコレクタ層、前記コレクタ層上のｐ型ベース層、前記ｐ型ベース層上に設置された高濃度ドープしたｐ型ひずみInGaNベース層、前記ｐ型ひずみInGaNベース層上に設置されるエミッタ層、前記エミッタ層上に設置される高濃度ドープしたエミッタ接触層および前記エミッタ接触層上、前記ｐ型ひずみInGaNベース層上、および前記コレクタ接触層上にそれぞれ設置される、エミッタ金属電極、ベース金属電極およびコレクタ金属電極を含む。
【選択図】 図２
【解決手段】ｐ型ひずみInGaNベース層を有する窒化ガリウムへテロ接合バイポーラトランジスタが提供され、窒化ガリウムへテロ接合バイポーラトランジスタが、基板、基板上に設置される高濃度ドープしたコレクタ接触層、前記コレクタ接触層上に設置される低濃度ドープしたコレクタ層、前記コレクタ層上のｐ型ベース層、前記ｐ型ベース層上に設置された高濃度ドープしたｐ型ひずみInGaNベース層、前記ｐ型ひずみInGaNベース層上に設置されるエミッタ層、前記エミッタ層上に設置される高濃度ドープしたエミッタ接触層および前記エミッタ接触層上、前記ｐ型ひずみInGaNベース層上、および前記コレクタ接触層上にそれぞれ設置される、エミッタ金属電極、ベース金属電極およびコレクタ金属電極を含む。
【選択図】 図２
Description
本発明は、へテロ接合バイポーラトランジスタに関し、特に、p型ひずみInGaNベース層を有するGaNヘテロ接合バイポーラトランジスタとその製造方法に関する。
窒化ガリウム（GaN）npn型へテロ接合バイポーラトランジスタの製造技術においては、高抵抗なｐ型ベース金属接触に主要な問題点があり、その原因は、下記するへテロ接合バイポーラトランジスタの製造フローの断面図に示されている。
図１Aおよび図１Bは、従来のGaNへテロ接合バイポーラトランジスタの一部分を示す製造フローの断面図である。
まず、図１Aを参照すると、GaNへテロ接合バイポーラトランジスタを製造する第１ステップは、高濃度ドープしたコレクタ接触層１０２、低濃度ドープしたコレクタ接触層１０４、p型ベース層１０６、エミッタ層１１０および高濃度ドープしたエミッタ層１１２を連続的に基板１００上に形成することである。ｐ型ベース層１０６のドーパント活性化濃度は、約１０17cm-3である。
図１Bを参照すると、ドライエッチング期間をエミッタ層１１０とエミッタ接触層１１２に対してｐ型ベース層１０６の一部分が露出するまで実行し、エミッタ層１１０aとエミッタ接触層１１２aを形成している。注目すべき点は、ｐ型ベース層１０６のドーパント活性化濃度が高くないため（約１０17cm-3）、ドライエッチング期間にp型ベース層１０６表面への損傷により、ベース接触抵抗を更に増加させることである。それにより、ベースオーミックコンタクトを形成することがより困難になり、デバイス特性を劣化させる。
上記した問題を解決するために、2種類のよく知られた方法が有り、第1の解決方法は、ドライエッチング条件を最適化することである。通常、ドライエッチングは、表面に起きるガリウム/窒素の比率を増加させ、その表面の粗密・汚染および損傷を引き起こすが、この方法でも、エッチング後のp型ベース層のGaN層の表面の損傷を減少させることが可能であるものの、ベースオーミックコンタクトを形成することはできない（これは、本分野の一般技術を有する者であれば常識であるため、ここでは、詳細な記載を省略する）。第2の解決方法は、エッチングプロセスの後、GaNベース層を再形成することである。しかし、この方法は、ベース抵抗の増加を低減することができるけれども、製造プロセスを複雑化する。
ドライエッチング過程でのｐ型ベース層表面の損傷、およびドーパント活性化濃度が低すぎることにより、上記したGaNへテロ接合バイポーラトランジスタの製造技術では、そのデバイス特性が貧弱なものとなる。
本発明は、p型ひずみInGaNベース層が高いドーパント濃度により、ベース層の抵抗を減少させて、ベースオーミックコンタクトの抵抗を効果的に減少し、デバイスの操作特性も向上させるp型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタを提供することを目的とする。
本発明は、更に、ドライエッチング期間において発生するｐ型ベース層の表面が損傷して粗雑になる問題、およびドライエッチング期間にベースオーミックコンタクトの形成が困難である問題を解決することを可能としたp型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法を提供することを目的とする。
上記課題を解決し、所望の目的を達成するために、本発明は、ｐ型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの構造を提供する。前記構造は、基板、前記基板上に設置される高濃度ドープしたコレクタ接触層、前記コレクタ接触層上に設置される低濃度ドープしたコレクタ層、前記コレクタ層上に配置されるｐ型ベース層、前記ｐ型ベース層上に設置された高濃度ドープしたｐ型ひずみInGaNベース層、前記ｐ型ひずみInGaNベース層上に設置されるエミッタ層、前記エミッタ層上に設置される高濃度ドープしたエミッタ接触層および前記エミッタ接触層上、前記ｐ型ひずみInGaNベース層上および前記コレクタ接触層上にそれぞれ設置される、エミッタ金属電極、ベース金属電極、およびコレクタ金属電極を含む。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、ｐ型ベース層の材料が例えばGaNである。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、エミッタ層の材料が例えば窒化アルミニウムガリウム（AlxGa1-xN（0≦x≦1））である。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、コレクタ接触層およびコレクタ層の材料が例えばGaNである。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、ｐ型ひずみ窒インジウムガリウムのドーパント活性化濃度が、ｐ型ベース層のドーパント活性化濃度よりも大きいものである。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、ｐ型ひずみ窒インジウムガリウムの厚さが、例えば1nm〜55nmの間である。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、ｐ型ひずみ窒インジウムガリウムのインジウムモラール分数が、例えば0.01〜0.55の間である。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、代替可能な材料系統が、例えば、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCである。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタにおいて、エミッタ金属電極、ベース金属電極およびコレクタ金属電極の材料が、例えば、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruである。
本発明は、p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法を提供する。前記製造方法が、先ず基板を提供すること；前記基板上に順番にコレクタ接触層、低濃度ドープしたコレクタ層、ｐ型ベース層、ｐ型ひずみInGaNベース層、エミッタ層および高濃度ドープしたエミッタ接触層を形成すること；次に、前記エミッタ接触層および前記エミッタ層の一部をエッチングして前記ｐ型ひずみInGaNベース層を露出すること；ｐ型ひずみInGaNベース層、ｐ型ベース層およびコレクタ層の一部をコレクタ接触層が露出するまで除去することを含む。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法が、例えば、エミッタ金属電極を露出したエミッタ接触層上に形成することを更に含む。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法が、例えば、ベース金属電極を露出したｐ型ひずみInGaNベース層上に形成することを更に含む。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法が、例えば、コレクタ金属電極を露出したコレクタ接触層上に形成することを更に含む。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法において、コレクタ接触層、コレクタ層、ｐ型ベース層、ｐ型ひずみInGaNベース層、エミッタ層およびエミッタ接触層を形成する方法が、例えば、分子線エピタキシーまたは有機金属気相成長 (MOCVD)である。
本発明の実施形態に基づき、上記p型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造方法において、互換性のあるへテロ接合バイポーラトランジスタの材料系統が、例えば、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCである。
本発明のp型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの基本構造において、高濃度ドープしたp型ひずみInGaNベース層をｐ型ベース層上に追加することによって、直接的なエッチングにより引き起こされるｐ型ベース層の抵抗増加の問題を軽減することができる。p型ひずみInGaNベース層は、ドーパント活性化濃度が１０19cm-3以上であるため、抵抗は低くなり、このようにして、ベースにオーミックコンタクトを形成する困難が軽減されてデバイス特性が改善される。２次元正孔ガス（2DHG）がp型ひずみInGaNベース層とｐ型ベース層との間に形成されるため、p型ひずみInGaNベース層のドーパント活性化濃度は１０19cm-3以上を達成することができる。
本発明のGaNへテロ接合バイポーラトランジスタは、少なくとも以下の長所を有する。
１．p型ひずみInGaNべース層をｐ型ベース層とエミッタ層との間に追加し、２次元正孔ガス（2DHG）をp型ベース層とp型ひずみInGaNべース層との間に形成する。
２．p型ひずみInGaNべース層のドーパント活性化濃度は１０19cm-３以上である。従って、ベース接触抵抗が低下し、GaNへテロ接合バイポーラトランジスタのベースにオーミックコンタクトを達成する。
３．p型ひずみInGaNべース層はｐ型ベース層とエミッタ層との間に形成されるため、トランジスタのエミッタ−ベース電圧（VBE）が低下する時、エミッタ−ベースエミッタ−ベース間の等価伝導帯（ΔEc）の差異が減少する。従って、トランジスタの閾（しきい）値電圧も減少する。
上記の長所により、デバイスの操作特性を改善することができる。
本発明の上記およびその他の目的、特徴および長所を明確に理解してもらうため、以下により好適な実施形態ならびに図面を示し、詳細を説明する。
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図２は、本発明の実施形態にかかわるGaNへテロ接合バイポーラトランジスタ構造を示す断面図である。図２において、高濃度ドープしたコレクタ接触層２０２を基板２００上に先ず配置し、そして、低濃度ドープしたコレクタ層２０４をコレクタ接触層２０２上に配置する。コレクタ接触層２０２およびコレクタ層２０４の材料は、例えば、GaNあるいは他の適当な材料とする。
図２に示すように、ｐ型ベース層２０６をコレクタ層２０４上に配置し、ｐ型ベース層２０６の材料は、例えば、GaNにする。その後、高濃度ドープしたp型ひずみInGaNベース層２０８をｐ型ベース層２０６上に配置する。p型ひずみInGaNベース層２０８のドーパント活性化濃度は、ｐ型ベース層２０６のドーパント活性化濃度よりも大きいものとする。p型ひずみInGaNベース層２０８の厚さは、例えば、1nm〜55nmの間とし、p型ひずみInGaNベース層２０８のインジウムモラール分数（indium molal fraction）は、例えば、0.01〜0.55の間とする。
図２に示すように、エミッタ層２１０をp型ひずみInGaNベース層２０８上に配置し、エミッタ層２１０の材料が例えば窒化アルミニウムガリウム（AlxGa1-xN（0≦x≦1））とする。そして、高濃度ドープしたエミッタ接触層２１１をエミッタ層２１０上に配置する。更に、エミッタ金属電極２１６をエミッタ接触層２１１上に配置し、ベース金属電極２１４をp型ひずみInGaNベース層２０８上に配置し、そして、コレクタ金属電極２１２をコレクタ接触層２０２上に配置する。エミッタ金属電極２１６、ベース金属電極２１４およびコレクタ金属電極２１２の材料は、例えば、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruとする。コレクタ接触層２０２およびコレクタ層２０４は、GaNまたはその他の適当な材料とする。更に、GaNへテロ接合バイポーラトランジスタを製造するための代替可能な材料系統は、例えば、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCである。
注目すべき点は、このGaNへテロ接合バイポーラトランジスタ構造において、実用的なベースは、ｐ型ベース層２０６とp型ひずみInGaNベース層２０８の２つの領域を含んでいる。２次元正孔ガス（two dimensional hole gas ＝2DHG）は、ｐ型ベース層２０６とp型ひずみInGaNベース層２０８との間に形成されるため、p型ひずみInGaNベース層２０８のドーパント活性化濃度が１０19cm-3以上になる。ベース金属電極２１４をp型ひずみInGaNベース層２０８上に配置する時、ベース接触抵抗が減少するので、GaNへテロ接合バイポーラトランジスタのベース上に容易にオーミックコンタクトを形成することができる。更に、p型ひずみInGaNベース層２０８がｐ型ベース層２０６とエミッタ層２１０との間に配置され、トランジスタのエミッタ−ベース電圧VBEの順バイアス下にある時、エミッタ−ベース等価伝導帯（ΔEc）は、トランジスタの閾（しきい）値電圧と同様に減少する。
図３に示す従来の実施形態を参照しながら、図４に示す本発明の実施形態を説明する。図３は、従来のGaNへテロ接合バイポーラトランジスタの膜厚とエネルギーバンドとの間の関係を示し、およびドーパント活性化濃度の関係図であり、図３中の曲線１は、膜厚とドーパント活性化濃度の関係を示している。図４は、本発明のGaNへテロ接合バイポーラトランジスタの膜厚とエネルギーバンドとの間の関係を示し、図４中の曲線２は、膜厚とドーパント活性化濃度の関係を示している。図３と図４を比較すると分かるように、本発明の追加されるp型ひずみInGaNベース層のために、本発明のエミッタ−ベース間の等価伝導帯の差異（ΔEc2）は、従来のエミッタ−ベース間の等価伝導帯の差異（ΔEc1）より小さくなっている。また、図中の曲線１と曲線２から分かるように、本発明のp型ひずみInGaNベース層２０８のドーパント活性化濃度は、２次元正孔ガス（2DHG）の形成により、１０19cm-3以上を達成することができるが、従来のベース層のドーパント活性化濃度は約１０17cm-3である。
図５A〜図５Dは、本発明の実施形態にかかるｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造フローを示す断面図である。
先ず、図５Aに示すように、基板５００を提供し、基板５００上に順番にコレクタ接触層５０２、低濃度ドープしたコレクタ層５０４、ｐ型ベース層５０６、p型ひずみInGaNベース層５０８、エミッタ層５１０および高濃度ドープしたエミッタ接触層５１１を形成する。コレクタ接触層５０２、低濃度ドープしたコレクタ層５０４、ｐ型ベース層５０６、p型ひずみInGaNベース層５０８、エミッタ層５１０および高濃度ドープしたエミッタ接触層５１１を形成する方法は、例えば、分子線エピタキシーまたは有機金属気相成長(Metalorganic Chemical Vapor Deposition ＝ MOCVD)である。更に、へテロ接合バイポーラトランジスタの代替可能な材料系統は、例えば、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCである。
次に、図５Bに示すように、エミッタ層５１０とエミッタ接触層５１１の一部を除去してｐ型ひずみInGaNベース層５０８を露出させ、エミッタ層５１０ａとエミッタ接触層５１１ａを形成する。エミッタ層５１０とエミッタ接触層５１１の一部を除去する方法は、例えば、エッチングプロセスを介し、エッチングプロセスは、例えば、ドライエッチングまたはウェットエッチングである。
図５Cに示すように、p型ひずみInGaNべース層５０８、ｐ型ベース層５０６およびコレクタ層５０４の一部を除去してコレクタ接触層５０２を露出させ、p型ひずみInGaNべース層５０８ａ、ｐ型ベース層５０６ａおよびコレクタ層５０４ａを形成する。p型ひずみInGaNべース層５０８、ｐ型ベース層５０６およびコレクタ層５０４の一部を除去する方法は、例えば、エッチングプロセスを介し、エッチングプロセスは、例えば、ドライエッチングまたはウェットエッチングである。
その後、図５Dに示すように、エミッタ金属電極５１６、ベース金属電極５１４およびコレクタ金属電極５１２は、それぞれ露出したエミッタ接触層５１１ａ、露出したp型ひずみInGaNべース層５０８ａおよび露出したコレクタ接触層５０２を形成する。エミッタ金属電極５１６、ベース金属電極５１４およびコレクタ金属電極５１２の材料は、例えば、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruである。
図６A〜図６Dは本発明の別な実施形態にかかるｐ型ひずみInGaNべース層を有するGaNへテロ接合バイポーラトランジスタの製造フローを示す断面図である。
先ず、図６Aに示すように、基板６００を提供し、基板６００上に順番にコレクタ接触層６０２、低濃度ドープしたコレクタ層６０４、Ｐ型ベース層６０６、ｐ型ひずみInGaNべース層６０８、エミッタ層６１０および高濃度ドープしたエミッタ接触層６１１を形成する。コレクタ接触層６０２、コレクタ層６０４、Ｐ型ベース層６０６、ｐ型ひずみInGaNべース層６０８、エミッタ層６１０およびエミッタ接触層６１１を形成する方法は、例えば、分子線エピタキシーまたは有機金属気相成長 (MOCVD)である。更に、へテロ接合バイポーラトランジスタの代替可能な材料系統は、例えば、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCである。
次に、図６Bに示すように、エミッタ層６１０とエミッタ接触層６１１の一部を除去してｐ型ひずみInGaNベース層６０８を露出させ、エミッタ層６１０ａとエミッタ接触層６１１ａを形成する。エミッタ層６１０とエミッタ接触層６１１の一部を除去する方法は、例えば、エッチングプロセスを介し、エッチングプロセスは、例えば、ドライエッチングまたはウェットエッチングである。その後、ベース金属電極６１４を露出したｐ型ひずみInGaNベース層６０８上に形成する。ベース金属電極６１４の材料は、例えば、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruである。
図６Cに示すように、p型ひずみInGaNべース層６０８、ｐ型ベース層６０６およびコレクタ層６０４の一部を除去してコレクタ接触層６０２を露出させ、p型ひずみInGaNべース層６０８ａ、ｐ型ベース層６０６ａおよびコレクタ層６０４ａを形成する。p型ひずみInGaNべース層６０８、ｐ型ベース層６０６およびコレクタ層６０４の一部を除去する方法は、例えば、エッチングプロセスを介し、エッチングプロセスは、例えば、ドライエッチングまたはウェットエッチングである。
その後、図６Dに示すように、エミッタ金属電極６１６が露出したエミッタ接触層６１０ａ上に形成され、コレクタ金属電極６１２が露出したコレクタ接触層６０２上に形成される。エミッタ金属電極６１６およびコレクタ金属電極６１２の材料は、例えば、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruである。
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１、２ 曲線
１００、２００、５００、６００ 基板
１０２、２０２、５０２、６０２ コレクタ接触層
１０４、２０４、５０４、５０４a、６０４a p型ベース層
１１０、１１０a、２１０、５１０、５１０a、６１０、６１０a エミッタ層１１２、１１２a、２１１、５１１、５１１a、６１１、６１１a エミッタ接触層
２０８、５０８、５０８a、６０８、６０８a p型ひずみInGaNベース層
２１２、５１２、６１２ コレクタ金属電極
２１４、５１４、６１４ ベース金属電極
２１６、５１６、６１６ エミッタ金属電極
１００、２００、５００、６００ 基板
１０２、２０２、５０２、６０２ コレクタ接触層
１０４、２０４、５０４、５０４a、６０４a p型ベース層
１１０、１１０a、２１０、５１０、５１０a、６１０、６１０a エミッタ層１１２、１１２a、２１１、５１１、５１１a、６１１、６１１a エミッタ接触層
２０８、５０８、５０８a、６０８、６０８a p型ひずみInGaNベース層
２１２、５１２、６１２ コレクタ金属電極
２１４、５１４、６１４ ベース金属電極
２１６、５１６、６１６ エミッタ金属電極
Claims (15)
- 基板、前記基板上に設置される高濃度ドープしたコレクタ接触層、前記高濃度ドープしたコレクタ接触層上に設置される低濃度ドープしたコレクタ層、前記コレクタ層上に設置されるｐ型ベース層、前記ｐ型ベース層上に設置される高濃度ドープしたｐ型ひずみInGaNベース層、前記高濃度ドープしたｐ型ひずみInGaNベース層上に設置されるエミッタ層、前記エミッタ層上に設置される高濃度ドープしたエミッタ接触層および、それぞれ前記エミッタ接触層上、前記ｐ型ひずみInGaNベース層上ならびに前記コレクタ接触層上に設置される、エミッタ金属電極、ベース金属電極およびコレクタ金属電極を含むｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記ｐ型ベース層の材料が、ＧａＮを含む請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記エミッタ層の材料が、窒化アルミニウムガリウム（AlxGa1-xN（0≦x≦1））を含む請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記コレクタ接触層およびコレクタ層の材料が、GaNを含む請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記ｐ型ひずみInGaNベース層のドーパント活性化濃度が、ｐ型ベース層のドーパント活性化濃度より大きいものである請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記ｐ型ひずみInGaNベース層の厚さが、１nm〜５５nmの間である請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記ｐ型ひずみInGaNベース層のインジウムモラール分数が、0.01〜0.55の間である請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記GaNへテロ接合バイポーラトランジスタの代替可能な材料系統が、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCを含む請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 前記エミッタ金属電極、ベース金属電極およびコレクタ金属電極の材料が、Au, Pt/Ti/Pt/Au, Ti/Al/Ti/Au, Ti/Au, Cr/Au, Pd/Au, Pt/Au, Ni/Au, Ta/Ti, Ti/Pt/Auまたは Pt/Ruを含む請求項1記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタ。
- 基板を提供すること；前記基板上に順番にコレクタ接触層、低濃度ドープしたコレクタ層、ｐ型ベース層、ｐ型ひずみInGaNべース層、エミッタ層および高濃度ドープしたエミッタ接触層を形成すること；前記エミッタ接触層および前記エミッタ層の一部をエッチングして前記ｐ型ひずみInGaNベース層を露出すること；ならびに前記ｐ型ひずみInGaNベース層、前記ｐ型ベース層および前記コレクタ層の一部を除去してコレクタ接触層を露出させることを含むｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
- 更に、露出した前記エミッタ接触層上にエミッタ金属電極を形成することを含む請求項１０記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
- 更に、露出した前記ｐ型ひずみInGaNベース層上にベース金属電極を形成することを含む請求項１０記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
- 更に、露出した前記コレクタ接触層上にコレクタ金属電極を形成することを含む請求項１０記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
- 前記コレクタ接触層、前記コレクタ層、前記ｐ型ベース層、前記ｐ型ひずみInGaNベース層、前記エミッタ層および前記エミッタ接触層を形成する方法が、分子線エピタキシーまたは有機金属気相成長法(MOCVD)を含む請求項１０記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
- 前記へテロ接合バイポーラトランジスタの代替可能な材料系統が、AlGaAs/GaAs, InGaP/GaAs, AlInAs/InGaAs/InP, InP/InGaAs, InP/GaAsSb/InP, AlInAs/GaAsSb/InP, Si/SiGeまたは GaN/SiCを含む請求項１０記載のｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタの製造方法。
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