JP5072862B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、高周波用のＧａＮ（窒化ガリウム）系ＦＥＴ（電界効果トランジスタ）及びその製造方法に関する。
ＧａＮ等の化合物半導体ＦＥＴを用いた高周波大電力用の半導体装置においては、ドレイン電極に高い電圧が印加されるため、ゲート電極の角部に電界集中が生じ、半導体素子が破壊されることがある。
従来、ゲート電極とソース電極との間の絶縁層上に、第４の電極としてフィールドプレートを設け、このフィールドプレートをソース電極と電気的に接続させることにより、ゲート電極における電界集中を緩和し、半導体素子の破壊を防止する技術が知られている。
図１１はこのようなフィールドプレート電極を設けた半導体装置の一例を示す断面図である。この半導体装置は、図に示すように、半絶縁性ＳｉＣ（炭化シリコン）４７上に、ＧａＮ層４８と、ＡｌＧａＮ（窒化アルミニウムガリウム）層４９が積層形成され、ＡｌＧａＮ層４９の表面上には、ショットキー電極であるゲート電極５０と、オーミック電極であるソース電極５１及びドレイン電極５２とが形成されている。ゲート電極５０、ソース電極５１、ドレイン電極５２が、互いに平行に配列されている。これらの電極を含むＡｌＧａＮ層４９の表面は絶縁膜５４によって覆われている。この絶縁膜５４上には、ゲート電極５０及びドレイン電極５２の間にフィールドプレート電極５５が設けられている。
このフィールドプレート電極５５は、同じくストライプ状の導体により形成されており
、ゲート電極５０及びドレイン電極５２に平行に配置されている。このフィールドプレート電極５５は、図示しないがその幅方向においてゲート電極５０と並行、もしくは一部オ
ーバーラップして用いられ、また、ワイヤ等の配線部材によりソース電極５１に接続され、ソース電極５１と同じ電位に保持されている。
このフィールドプレート電極５５によって、高いドレイン電圧によるゲート電極５０のエッジ部５６における電界集中が緩和される。これにより、フィールドプレート電極５５によってＦＥＴの耐圧が向上し、電流コラプス現象が抑制されることは、例えば、特許文献１および特許文献２に記載されるものが知られている。
特許文献１：特開平９−２０５２１１号公報
特許文献２：特開２００２−２３１７３３号公報
しかしながら、フィールドプレート電極５５がゲート電極５０の近傍に配置されることによって、ゲート電極５０には寄生容量が発生する。また、ゲート電極５０とフィールドプレート電極５５とがオーバーラップする部分は、寄生容量が大きくなり、高周波領域でのＦＥＴの増幅特性が劣化する。すなわち、寄生容量によってＦＥＴの利得が低下する。そして、フィールドプレート電極５５の下の絶縁膜５４の膜厚が薄いほど、この利得の低下は大きい。
このように、第４の電極であるフィールドプレート電極によるＦＥＴの電流コラプスの
防止あるいは耐圧の向上とＦＥＴの増幅利得とは互いにトレードオフの関係にある。
本発明の目的は、このトレードオフの関係を解決し、電界集中の緩和による素子破壊を防止するとともに、利得の低下をも防止することができる半導体装置を提供することにある。
さらに、本発明の目的は、上記の課題に鑑み、高周波信号が入出力される第４の電極を備えた半導体装置において、素子上の電極の占有する面積を小さくし、簡便に製造することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、基板上に形成された窒化物系化合物半導体層と、この半導体層上に形成されたソース電極と、このソース電極から離間した前記半導体層上の位置に形成されたドレイン電極と、このドレイン電極及び前記ソース電極間の前記半導体層上に形成されたゲート電極と、このゲート電極を覆うように前記半導体層及びこの上に形成された絶縁膜と、この絶縁膜上に形成されたフィールドプレート電極と、このフィールドプレート電極と前記ソース電極とを接続する抵抗体とを備え、この抵抗体は、前記ゲート電極と前記フィールドプレート電極間の浮遊容量の高周波インピーダンスより大きな抵抗値を有する半導体装置が提供される。
本発明の他の態様によれば、基板上に形成された窒化物系化合物半導体層と、この半導体層上に形成されたソース電極と、このソース電極から離間した前記半導体層上の位置に形成されたドレイン電極と、このドレイン電極及び前記ソース電極間の前記半導体層上に形成されたゲート電極と、このゲート電極を覆うように前記半導体層及びこの半導体層の上に形成された絶縁膜と、この絶縁膜上に形成されたフィールドプレートと、このフィールドプレートと前記ソース電極とを接続する抵抗体とを備え、この抵抗体は、前記ゲート電極と前記フィールドプレート間の浮遊容量の高周波インピーダンスよりも大きな抵抗値を有し、前記半導体層のシート抵抗によって形成された半導体装置が提供される。
本発明の第１の実施形態に係る半導体装置の模式的断面構造図。 本発明の第１の実施形態に係る半導体装置の電極の配置を表す模式的平面パターン構成図。 本発明の第１の実施形態に係る半導体装置における金属薄膜による抵抗体の一例を示す平面パターン構成図。 本発明の第２の実施形態に係る半導体装置の電極配置を示す模式的平面パターン構成図。 （ａ）本発明の第３の実施形態に係る半導体装置の模式的平面パターン構成図。（ｂ）本発明の第３の実施形態の変形例に係る半導体装置の模式的平面パターン構成図。 本発明の第４の実施形態に係る半導体装置の模式的断面構造図。 本発明の第５の実施形態に係る半導体装置の電極の配置を表す模式的平面パターン構成図。 図７における鎖線Ａ−Ｂに沿った模式的断面構造図。 本発明の第６の実施形態に係るマルチフィンガー型の半導体装置の電極構造を示す模式的平面パターン構成図。 本発明の第７の実施形態に係るマルチフィンガー型の半導体装置の電極構造を示す模式的平面パターン構成図。 従来の半導体装置の電極構成を説明するための模式的断面構造を含む鳥瞰図。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
以下の説明において、半導体素子は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成される。
特に、例えば、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ヘテロ接合界面に誘起される２次元ガス（２ＤＥＧ：Two Dimensional Electron Gas）中の高電子移動度を利用する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）として構成される。また、例えば、ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ショットキーゲート（Schottky Gate）を利用する金属―半導体（ＭＥＳ：Metal semiconductor）ＦＥＴとして構成可能である。
[第１の実施の形態]
図１は、本発明の第１の実施形態に係る半導体装置の模式的断面構造図を示す。また、図２は、本発明の第１の実施形態に係る半導体装置の電極の配置を表す模式的平面パターン構成図を示す。また、図３は、本発明の第１の実施形態に係る半導体装置における金属薄膜による抵抗体の一例を示す平面パターン構成図を示す。
本発明の第１の実施形態に係る半導体装置は、図１および図２に示すように、基板１１上に形成された窒化ガリウム系の化合物半導体層１２を備えている。化合物半導体層１２は、基板１１上に形成されたＧａＮ層１３、このＧａＮ層１３上に形成されたＡｌＧａＮ層１４を含んでいる。化合物半導体層１２の表面、すなわち、ＡｌＧａＮ層１４の表面には、ソース電極２１、ゲート電極２２及びドレイン電極２３が設けられている。ここで、ソース電極２１とドレイン電極２３は、例えばＡｌのストライプ状の導体により形成され、ＡｌＧａＮ層１４に対してオーミックコンタクトにより設置される。また、ゲート電極２２は例えばＡｕのストライプ状の導体により形成され、ＡｌＧａＮ層１４に対してショットキーコンタクトにより設置される。ＡｌＧａＮ層１４の表面にはソース電極２１、ゲート電極２２及びドレイン電極２３を除く部分にたとえば窒化膜のような絶縁膜２４が形成される。絶縁膜２４の表面には、ゲート電極２２に並行、もしくは図２に符号２５ｃで示されるように一部ゲート電極２２を覆うように第４の電極である、フィールドプレート電極２５が形成される。このフィールドプレート電極２５は、例えばＡｕのストライプ状の導体により形成される。このフィールドプレート電極２５は、高い抵抗値を有する抵抗体２６を介してソース電極２１に接続されている。すなわち、図２に示すように、抵抗体２６は一端がソース電極２１の下端に接続され、他端はゲート電極２２を跨ぐ配線部材２５ｂを介してフィールドプレート電極２５の下端の配線部材２５ａに接続されている。
抵抗体２６の抵抗値は、フィールドプレート電極２５とゲート電極２２との間の寄生容量の使用する高周波信号に対するインピーダンスに比べて十分高い値をもつように決められる。
この寄生容量ＣGFPは、フィールドプレート電極２５とゲート電極２２との間の絶縁膜２４の厚さをＴ、誘電率をεとし、フィールドプレート電極２５とゲート電極２２とが対峙する面積をＳとした場合、
ＣGFP＝ε×Ｓ／Ｔ
によって求められる。この寄生容量の使用する高周波信号に対するインピーダンスは、使用する高周波信号の角周波数をωとすると、１／ωＣGFPであらわされる。したがって、抵抗体２６の抵抗値Ｒは、
Ｒ＞＞１／ω×ＣGFP
となるように選定される。
この抵抗値を具体的な例を用いて計算すると次のようになる。フィールドプレート電極２５とゲート電極２２とが対じする幅を1μｍ、ゲート幅（ストライプ状導体の長さ）が１ｍｍ、ＳｉＮの比誘電率εrを７、真空中の誘電率ε0を８．８５４×１０-12（Ｆ／ｍ）、絶縁膜２４の厚さを０．２μｍとすると、ゲート幅１ｍｍあたりの容量ＣGFP は、概ね、
ＣGFP ＝７×８．８５４×１０-12×１×１０-6×１×１０-3／０．２×１０-6
＝０．３１０×１０-12 （Ｆ／ｍｍ）
となる。ここで使用周波数が例えば周波数１０ＧＨｚとすると、ゲート幅１ｍｍに対する抵抗値Ｒは、
Ｒ＞＞１／（ω×ＣGFP）＝５０（Ω）
を満たすような値に選定される。
本実施形態に係るマルチフィンガー型ＦＥＴでは、単位トランジスタ、すなわち、１組のゲート電極２２、ソース電極２１及びドレイン電極２３におけるゲート幅は１００μｍであるため、単位トランジスタごとに、最小でも５００（Ω）、これより十分に大きな抵抗値としては５（ｋΩ）程度の抵抗値を有する抵抗体２６を、フィールドプレート電極２５とソース電極２１との間に挿入することが望ましい。
このように構成された化合物半導体装置において、例えば、ソース電極２１をグランド電位、すなわち０（Ｖ）とし、ゲート電極２２には−５（Ｖ）、ドレイン電極２３には＋５０（Ｖ）の直流バイアス電圧が印加されると共に、ソース電極２１とゲート電極２２間に高周波信号が印加されると、ドレイン電極２３には増幅された高周波信号が出力される。このとき、ゲート電極２２とドレイン電極２３間には５５（Ｖ）という高電圧が印加されるが、フィールドプレート電極２５が設けられているため、電界集中が緩和され、絶縁膜２４の破壊による素子のコラプスが回避される。
すなわち、フィールドプレート電極２５はゲート電極２２に対しては絶縁膜２４を介して分離されているため、その間には直流電流は流れない。しかし、フィールドプレート電極２５は抵抗体２６を介してソース電極２２に接続されているため、その直流電位は０（Ｖ）に維持される。これによって、ゲート電極２２に対する電界集中を緩和すること
ができる。
他方、フィールドプレート電極２５は高周波信号に対しては、フィールドプレート電極２５とゲート電極２２間の寄生容量により形成される低インピーダンスを介してゲート電極２２に接続され、抵抗体２６には高周波の電流が流れるため、この抵抗値を十分に大きくすることにより、フィールドプレート電極２５をゲート電極２２と実質的にオープンな状態とすることができ、フィールドプレート電極２５とゲート電極２２間の寄生容量を抑えることができる。
ところで、本発明を適用するための化合物半導体装置において設ける抵抗体２６としては、半導体層１２の表面に絶縁膜を介して平面的に形成することが望ましい。表１に代表的な抵抗体の金属材料の比抵抗値ρ、厚さｔ＝０．１μｍにおけるシート抵抗値、線幅１μｍの場合の５００（Ω）の抵抗とするための長さが示されている。
Figure 0005072862
これらの金属薄膜を用いて、例えば５（ｋΩ）の抵抗体２６を形成するためには、幅１μｍで長さ１００００μｍの線状抵抗体を用いる必要があるため、図３に示すように、コイル状パターンとして形成する。すなわち、これらの金属のシート抵抗値は表１に示すように比較的小さいため、高い抵抗値を得るためには金属薄膜の長さがかなり長くなる。なお、図３では、図を簡素化するためにゲート電極２２およびフィールドプレート電極２５は直線で示されている。
[第２の実施の形態]
図４は、本発明の第２の実施形態に係る半導体装置の電極配置を示す模式的平面パターン構成図を示す。
本発明の第２の実施形態に係るマルチフィンガー型の化合物半導体装置においては、図３に示す１組の電極パターンが１００組ほど繰り返し配列されている。すなわち、この半導体装置においては、ソース電極２１、ゲート電極２２、ドレイン電極２３およびフィールドプレート電極２５が横方向に繰り返し配列されている。ここで、ゲート電極２２およびフィールドプレート電極２５は、図を簡素化するために直線で示されているが、実際には図２に示されるようなパターン配置となっている。
複数本のドレイン電極２３は、それらの上端部が共通のドレイン電極配線２３−１に接続されている。ゲート電極２２は、それらの下端部が共通のゲート電極用配線２２−２に接続されている。ゲート電極用配線２２−２は、連続する所定の本数、例えば５本のゲート電極２２毎に１個設けられたゲート電極パッド２２−３に接続されている。フィールドプレート電極２５は、連続する所定の本数、例えば１０本のフィールドプレート電極２５毎に共通に設けられたフィールドプレート電極用配線２５−２にブリッジ配線２５−３を介して接続されている。ソース電極２１は、連続する所定の本数、例えば５本毎にそれらの下端部が共通のソース電極用配線２１−１にブリッジ配線２１−２を介して接続されている。ソース電極用配線２１−１は、隣接する２個のゲート電極パッド２２−３間に配置されたソース電極パッド２１−２に接続されている。フィールドプレート電極用配線２５−２とソース電極パッド２１−２間には、ストライプ状の抵抗体２６が接続されている。
ここで、ソース電極配線２１−１は、ほぼその中央部で分離されている。抵抗体２６はソース電極配線２１−１が分離された隙間を介してソース電極パッド２１−２に接続されている。
前述したように、通常この種の半導体装置では、１００本前後のマルチフィンガーアレーが配列形成される。本発明において、１０本のフィールドプレート電極２５が、１つの抵抗体２６を介してソース電極２１に接続されることによって、抵抗体２６の抵抗値は５０（Ω）に下げることが出来る。
[第３の実施の形態]
図５（ａ）は、本発明の第３の実施形態に係る半導体装置の模式的平面パターン構成図を示す。また、図５（ｂ）は、本発明の第３の実施形態の変形例に係る半導体装置の模式的平面パターン構成図を示す。
本発明の第３の実施形態に係る半導体装置は、図５（ａ）に示すように、全てのフィールドプレート電極２５に対して、共通のフィールドプレート電極用配線２５−２が設けられ、その両端とソース電極パッド２１−２間に抵抗体２６が設けられている。これらの抵抗体２６の抵抗値は、１００Ω程度で済ませることができる。
また、本発明の第３の実施形態の変形例に係る半導体装置は、図５（ｂ）に示すように、全てのフィールドプレート電極２５に対して、共通のフィールドプレート電極用配線２５−２が設けられるが、この配線が長くなることに伴う発振を抑制するために、使用する高周波信号の波長の１／２程度の長さ毎に分割抵抗体２８が挿入されている。なお、図５の他の部分は図４の各部の構成とほぼ同じであるため、対応する部分には同一の番号を付し、詳細な説明は省略する。
[第４の実施の形態]
図６は、本発明の第４の実施形態に係る半導体装置の模式的断面構造図を示す。
本発明の第４の実施形態に係る半導体装置は、図６に示すように、図１に示した第１の実施形態に比較して、ゲート電極２２に設けられたフィールドプレート２２−１が形成されている点、この結果、化合物半導体層１２表面に形成される絶縁膜２４は二層（第１の絶縁膜２４ａ及び第２の絶縁膜２４ｂ）となる点が異なっており、その他の構成はほぼ同一である。したがって、図６においては、図１の構成部分と同一の構成部分には同一の番号を付し、詳細な説明は省略する。
このように構成された化合物半導体装置において、例えば、ソース電極２１をグランド電位、すなわち０（Ｖ）とし、ゲート電極２２には−５（Ｖ）、ドレイン電極２３には＋５０（Ｖ）の直流バイアス電圧が印加されると共に、ソース電極２１とゲート電極２２間に高周波信号が印加されると、ドレイン電極２３には増幅された高周波信号が出力される。このとき、ゲート電極２２とドレイン電極２３間には５５（Ｖ）という高電圧が印加されるが、フィールドプレート電極２５が設けられているため、電界集中が緩和され、絶縁膜２４ａおよび絶縁膜２４ｂの破壊による素子のコラプスが回避される。
すなわち、フィールドプレート電極２５はゲート電極２２に対しては絶縁膜２４ａおよび絶縁膜２４ｂを介して分離されているため、その間には直流電流は流れない。しかし、フィールドプレート電極２５は抵抗体２６を介してソース電極２２に接続されているため、その直流電位は０（Ｖ）に維持される。これによって、ゲート電極２２に対する電界集中を緩和することができる。
他方、フィールドプレート電極２５は高周波信号に対しては、フィールドプレート電極２５とゲート電極２２間の寄生容量により形成される低インピーダンスを介してゲート電極２２に接続され、抵抗体２６には高周波の電流が流れるため、この抵抗値を十分に大きくすることにより、フィールドプレート電極２５をゲート電極２２と実質的にオープンな状態とすることができ、フィールドプレート電極２５とゲート電極２２間の寄生容量を抑えることができる。
本発明の第４の実施形態に係る半導体装置では、第２の絶縁膜２４ｂの膜厚を十分に小さくしても、トランジスタ素子としての増幅利得を低下することがなく、かつフィールドプレート電極２５の電界集中緩和機能を十分に発揮することができる。
[第５の実施の形態]
図７は、本発明の第５の実施形態に係る半導体装置の電極の配置を表す模式的平面パターン構成図を示す。また、図８は、図７における鎖線Ａ−Ｂに沿った模式的断面構造図を示す。
本発明の第５の実施形態に係る半導体装置は、図７および図８に示すように、基板１１に形成された窒化ガリウム系の化合物半導体層１２を備えている。化合物半導体層１２は、基板１１上に形成されたＧａＮ層１３と、このＧａＮ層１３上に形成されたＡｌＧａＮ層１４を含んでいる。化合物半導体層１２の表面、すなわち、ＡｌＧａＮ層１４の表面には、ソース電極２１、ゲート電極２２及びドレイン電極２３が設けられている。
ここで、ソース電極２１とドレイン電極２３は、例えばＡｌのストライプ状の導体により形成され、ＡｌＧａＮ層１４に対してオーミックコンタクトにより設置される。また、ゲート電極２２は、例えばＡｕのストライプ状の導体により形成され、ＡｌＧａＮ層１４に対してショットキーコンタクトにより設置される。ＡｌＧａＮ層１４の表面には、ソース電極２１、ゲート電極２２及びドレイン電極２３を除く部分に、例えば窒化膜のような絶縁膜２４が形成されている。
この絶縁膜２４上には、図７に示されるように、ゲート電極２２に幅方向の一端部が重なるとともに、幅方向の他端部がドレイン電極２３方向に延長された第４の電極である、フィールドプレート電極２５が形成される。このフィールドプレート電極２５は、例えばＡｌのストライプ状の導体により形成される。フィールドプレート電極２５は、高い抵抗値を有する抵抗体２６を介してソース電極２１に接続されている。この抵抗体２６は、一端がソース電極２１の上端に接続され、他端が配線部材２７を介してフィールドプレート電極２５の上端に接続されたシート抵抗として、化合物半導体層１２上に絶縁層を介して形成される。
図８において、基板１１、窒化ガリウム系の化合物半導体層１２は、図１に示した半導体装置と同じである。化合物半導体層１２の表面にはＴｉ／Ａｌからなる端子部材２８およびソース電極２１が蒸着され、これらはＡｌＧａＮ層１４とオーミックコンタクトを形成する。端子部材２８およびソース電極２１の表面はＳｉＮ又はＳｉＯ2等の絶縁層２９で覆われている。この絶縁層２９には端子部材２７およびソース電極２１の表面部分に反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法などによってコンタクトホールが形成され、それぞれを介して配線部材２７および後述のブリッジ配線２１−２が接続される。
このように構成された化合物半導体装置において、例えば、ソース電極２１をグラウンド電位、すなわち０Ｖとし、ゲート電極２２に−５Ｖ、ドレイン電極２３には＋５０Ｖの直流バイアス電圧が印加されるとともに、ソース電極２１とゲート電極２２間に高周波信号が印加されると、ドレイン電極２３には増幅された高周波信号が出力される。このとき、ゲート電極２２とドレイン電極２３間には５５Ｖという高電圧が印加されるが、ゲート電極２２には、フィールドプレート電極２５が設けられているため、電界集中が緩和され、素子の破壊が回避される。
すなわち、フィールドプレート電極２５は、ゲート電極２２に対しては絶縁膜２４を介して分離されているため、その間には直流電流は流れない。しかし、フィールドプレート電極２５は、抵抗体２６を介してソース電極２２に接続されているため、その直流電位は０Ｖに維持される。これによって、ゲート電極２２に対する電界集中を緩和することができる。他方、フィールドプレート電極２５は高周波信号に対しては、フィールドプレート電極２５とゲート電極２２間の寄生容量により形成される低インピーダンスを介してゲート電極２２に接続されるが、高い抵抗値の抵抗体２６が介在しているため、ソース電極２１とゲート電極２２間のインピーダンスは抵抗体２６の抵抗値により支配され、この抵抗値を十分に大きくすることにより、フィールドプレート電極２５とゲート電極２２間の寄生容量により形成される低インピーダンスの影響を無視し、実質的にオープンな状態とすることができる。従って、絶縁膜２４の膜厚を十分に小さくすることによって、トランジスタ素子としての増幅利得を低下することなく、フィールドプレート電極２５の電界集中緩和機能を十分に発揮することができる。
[第６の実施形態]
図９は、本発明の第６の実施形態に係るマルチフィンガー型の半導体装置の電極構造の一部を示す模式的平面パターン構成図を示す。
本発明の第６の実施形態に係る半導体装置においては、図９に示すように、図７に示す１組の電極パターンが、複数組、例えば１００組程繰り返し配列されている。図９では、ソース電極２１、ゲート電極２２、ドレイン電極２３及びフィールドプレート電極２５からなる４組の単位ＦＥＴが横方向に繰り返し配列されている。
ドレイン電極２３は、それらの上端部が共通のドレイン電極配線２３−１に接続されている。各ゲート電極２２は、それらの下端部が共通のゲート電極用配線２２−１に接続されている。このゲート電極用配線２２−１は、電極配列の下方において横方向に配列された複数個のゲート電極パッド２２−２に接続されている。各ソース電極２１は、電極配列の下方において横方向にゲート電極パッド２２−２と交互に配列された複数個のソース電極パッド２１−１にブリッジ配線２１−２を介して接続されている。
シート抵抗である抵抗体２６は、それぞれのソース電極２１の上端部とそれぞれの配線部材２７との間を接続するように配置される。
抵抗体２６のシート抵抗値ないしは表面抵抗値は、フィールドプレート電極２５とゲート電極２２との間の寄生容量の使用高周波信号に対するインピーダンスに比べて十分高い値をもつように決められる。シート抵抗値は、金属抵抗に比べて高いため、抵抗体２６の半導体素子上における占有面積が小さい。上述した半導体層１２上に絶縁層を介して形成された半導体抵抗のシート抵抗値は、例えば５００（Ω／ｓｑ）である。
従って、本発明の第６の実施形態に係る半導体装置においては、半導体抵抗のシート抵抗を用いるため、大電力用ＦＥＴの素子面積を小さくしている。これにより、大電力用ＦＥＴを簡便に作成するようにしている。
また、シート抵抗２６と配線部材２７とがともに電極配列のドレイン電極パッド２３−１側に配置されることにより、ゲート電極２５からゲート電極パッド２２−２に至るゲート電極配線との交叉配線を回避することにより、寄生容量の発生を減少させ、高周波数領域におけるＦＥＴの動作特性は劣化しない。
[第７の実施の形態]
図１０は、本発明の第７の実施形態に係るマルチフィンガー型の半導体装置の電極構造の一部を示す模式的平面パターン構成図を示す。
図９に示した本発明の第６の実施形態に係る半導体装置においては、シート抵抗が、ドレイン電極パッド２３−１側に配置されていたが、本発明の第７の実施形態に係る半導体装置においては、シート抵抗は、ソース電極パッド２１−１及びゲート電極パッド２２−２側に配置されている。
すなわち、抵抗体２６は、それぞれ、ソース電極２１の下端部と配線部材２７との間を接続するように配置される。抵抗体２６の構造およびその他の電極パターンは、それぞれ図８に示した抵抗体および図９に示した電極パターンと同様であるので、詳細な説明は省略する。
また、本発明の第７の実施形態に係る半導体装置も、化合物半導体層上においてシート抵抗が用いられるため、大電力用ＦＥＴの素子面積を小さくすることができる。
また、本発明の第６の実施形態及び第７の実施形態に係る半導体装置によれば、シート抵抗の位置が上か下かにかかわらず、大電力用ＦＥＴを簡便に作成することができるようになる。
このようにして、本実施形態に係る半導体装置によれば、抵抗体は、半導体のシート抵抗を利用することにより占有面積が小さくなる結果、大電力用マルチフィンガー型のＦＥＴに対して素子面積を拡大することなく、適用することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第７の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
尚、本発明は上記の実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記の実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
例えば、上記の実施形態においては、本発明はＭＥＳＦＥＴに適用したが、本発明の半導体装置は、これに限らず、炭化シリコン（ＳｉＣ）基板上にＧａＮ／ＡｌＧａＮからなる半導体層を形成してなる高電子移動度トランジスタ（ＨＥＭＴ）、あるいは半絶縁性ＧａＡｓ基板上にＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを形成したもの等、広い意味での化合物半導体を用いた電界効果形半導体装置に適用することができる。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明によれば、フィールドプレート電極とソース電極との間を接続する線路に、フィールドプレートとゲート電極との間の高周波インピーダンスに比較して大きな抵抗値をもつ抵抗を挿入することにより、高周波信号に対してはソース電極の電位から隔離され、ゲート電極と同期した電位が得られるため、フィールドプレート電極とゲート電極間の寄生容量が抑制され、利得の低下を防止することができる。直流信号に対しては挿入された抵抗には電流が流れないため抵抗における電圧低下は生じず、フィールドプレート電極の電位はソース電極と同じ電位に維持されるため、ゲート電極のエッジにおける電界集中が緩和される。
本発明によれば、金属の抵抗体よりも抵抗率の高いシート抵抗を利用して抵抗が形成されるため、素子上における電極の占有面積を小さくすることができ、マルチフィンガー型の電力増幅装置に適応できる。また、ＦＥＴと抵抗体とがほぼ同時に形成されることができるため、工程を簡素化することができる。

Claims (13)

  1. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記半導体層上に配置されたソース電極と、
    前記ソース電極から離間した前記半導体層上の位置に配置されたドレイン電極と、
    前記ドレイン電極及び前記ソース電極間の前記半導体層上に配置されたゲート電極と、
    前記ゲート電極を覆うように前記半導体層及び前記ゲート電極上に配置された絶縁膜と、
    前記絶縁膜上に配置されたフィールドプレート電極と、
    前記フィールドプレート電極と前記ソース電極とを接続する抵抗体と
    を備え、
    前記抵抗体は、前記ゲート電極と前記フィールドプレート電極間の浮遊容量の高周波インピーダンスより大きな抵抗値を有することを特徴とする半導体装置。
  2. 前記ソース電極、前記ドレイン電極及び前記ゲート電極はそれぞれ平行に配列された複数本のフィンガー状の導体からなるマルチフィンガー電極であり、前記フィールドプレート電極は前記ゲート電極を構成する複数本のフィンガー状の導体のそれぞれにその幅方向の一部が重なるように配置された複数本のフィンガー状の導体により構成され、かつこれらの複数のフィンガー状の導体はそれぞれ前記抵抗体を介して前記ソース電極に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース電極、前記ドレイン電極及び前記ゲート電極はそれぞれ平行に配列された複数本のフィンガー状の導体からなるマルチフィンガー電極であり、前記フィールドプレート電極は前記ゲート電極を構成する複数本のフィンガー状の導体のそれぞれにその幅方向の一部が重なるように配置された複数本のフィンガー状の導体により構成され、前記複数本のフィールドプレート電極の一端がフィールドプレート用電極配線により共通に接続され、この電極配線は前記抵抗体を介して前記ソース電極に接続されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記フィールドプレート用電極配線は、入出力信号の波長の１／２の長さ以下の長さに分割され、各分割点には分割抵抗が挿入されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記フィールドプレート用電極配線は、前記複数本のフィールドプレート電極のうち、連続する所定本数毎に共通に設けられ、それぞれ前記抵抗体を介して前記ソース電極に接続されていることを特徴とする請求項３に記載の半導体装置。
  6. 前記抵抗体は、前記半導体層表面に配置された前記絶縁膜上に配置されることを特徴とする請求項１に記載の半導体装置。
  7. 前記抵抗体は、タングステン、モリブデン、又はタンタルのうちのいずれか１つからな
    ることを特徴とする請求項６に記載の半導体装置。
  8. 前記絶縁膜が、前記半導体層及び前記ゲート電極の上に配置された第１の絶縁層と、前記第１の絶縁層の上に配置された第２の絶縁層とを含む多層構造を有し、前記第１の絶縁層と前記第２の絶縁層との間に、前記ゲート電極の端部に配置された第２のフィールドプレートが設けられたことを特徴とする請求項１に記載の半導体装置。
  9. 基板と、
    基板上に配置された窒化物系化合物半導体層と、
    前記半導体層上に配置されたソース電極と、
    前記ソース電極から離間した前記半導体層上の位置に配置されたドレイン電極と、
    前記ドレイン電極及び前記ソース電極間の前記半導体層上に配置されたゲート電極と、
    前記ゲート電極を覆うように前記半導体層及び前記ゲート電極の上に配置された絶縁膜と、
    前記絶縁膜上に配置されたフィールドプレートと、
    前記フィールドプレートと前記ソース電極とを接続する抵抗体と
    を備え、
    前記抵抗体は、前記ゲート電極と前記フィールドプレート間の浮遊容量の高周波インピーダンスよりも大きな抵抗値を有し、前記半導体層のシート抵抗によって形成されたことを特徴とする半導体装置。
  10. 前記フィールドプレートは、
    フィンガー状の導体からなる複数本のフィールドプレート電極と、
    前記ソース電極、前記ドレイン電極及び前記ゲート電極の各フィンガー部の配列方向に延長形成され、前記複数本のフィールドプレート電極のそれぞれの一端部に共通接続された配線部材と
    をさらに備え、
    前記配線部材が、前記フィールドプレート電極のうちの連続する所定本数毎に共通して接続されたことを特徴とする請求項９に記載の半導体装置。
  11. 前記半導体層上に形成され、フィンガー状の導体からなる複数本のソースフィンガー電極と、
    前記半導体層上に形成され、フィンガー状の導体からなる複数本のドレインフィンガー電極と、
    これらのソースフィンガー電極とドレインフィンガー電極とのうちの隣接する一対のソースフィンガー電極とドレインフィンガー電極との間に配置され、フィンガー状の導体からなる複数本のゲートフィンガー電極と
    をさらに備え、
    前記抵抗体が、これらのソースフィンガー電極及びドレインフィンガー電極の延在方向に沿ってこれらのゲートフィンガー電極の近傍に設けられたフィンガー状の導体からなる複数本のフィールドプレート電極と、それぞれのソースフィンガー電極の上端部とを接続するように配置されたことを特徴とする請求項９に記載の半導体装置。
  12. 前記半導体層上に形成され、フィンガー状の導体からなる複数本のソースフィンガー電極と、
    前記半導体層上に形成され、フィンガー状の導体からなる複数本のドレインフィンガー電極と、
    これらのソースフィンガー電極とドレインフィンガー電極とのうちの隣接する一対のソースフィンガー電極とドレインフィンガー電極との間に配置され、フィンガー状の導体からなる複数本のゲートフィンガー電極と
    をさらに備え、
    前記抵抗体が、これらのソースフィンガー電極及びドレインフィンガー電極の延在方向に沿ってこれらのゲートフィンガー電極の近傍に設けられたフィンガー状の導体からなる複数本のフィールドプレート電極と、それぞれのソースフィンガー電極の下端部とを接続するように配置されたことを特徴とする請求項９に記載の半導体装置。
  13. 前記抵抗体の一端が前記ソース電極に接続され、前記抵抗体の他端は前記ゲート電極を跨ぐ配線部材を介して前記フィールドプレート電極の配線部材に接続されることを特徴とする請求項１または９に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043452B2 (en) 2019-04-15 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034282A (ja) * 2008-07-29 2010-02-12 Nec Electronics Corp 電界効果型トランジスタ
US7888171B2 (en) 2008-12-22 2011-02-15 Raytheon Company Fabricating a gallium nitride layer with diamond layers
US7989261B2 (en) 2008-12-22 2011-08-02 Raytheon Company Fabricating a gallium nitride device with a diamond layer
US7892881B2 (en) 2009-02-23 2011-02-22 Raytheon Company Fabricating a device with a diamond layer
JP2010199241A (ja) * 2009-02-24 2010-09-09 Fujitsu Ltd 半導体装置
US8754496B2 (en) * 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US8008977B2 (en) * 2009-04-14 2011-08-30 Triquint Semiconductor, Inc. Field-plated transistor including feedback resistor
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
JP2011249728A (ja) * 2010-05-31 2011-12-08 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5712516B2 (ja) * 2010-07-14 2015-05-07 住友電気工業株式会社 半導体装置
IT1401747B1 (it) * 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Fabbricazione di transistori ad alta mobilita' elettronica con elettrodo di controllo a lunghezza scalabile
IT1401748B1 (it) * 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Transistori ad alta mobilita' elettronica con elettrodo di field plate
US9780738B2 (en) 2011-08-22 2017-10-03 Renesas Electronics Corporation Semiconductor device
JP5765143B2 (ja) * 2011-08-30 2015-08-19 株式会社豊田中央研究所 高電子移動度トランジスタとその製造方法
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
US9070755B2 (en) 2012-02-17 2015-06-30 International Rectifier Corporation Transistor having elevated drain finger termination
US9379231B2 (en) * 2012-02-17 2016-06-28 Infineon Technologies Americas Corp. Transistor having increased breakdown voltage
JP2014127715A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 半導体装置
US10229978B2 (en) 2014-06-06 2019-03-12 Delta Electronics, Inc. Semiconductor device and manufacturing method thereof
DE102014113465B4 (de) * 2014-09-18 2022-01-13 Infineon Technologies Austria Ag Elektronisches Bauteil
CN104637991B (zh) * 2015-01-26 2017-08-18 电子科技大学 一种改进的场板结构氮化镓高电子迁移率晶体管
JP2017054960A (ja) 2015-09-10 2017-03-16 株式会社東芝 半導体装置
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
JP7095982B2 (ja) * 2017-12-07 2022-07-05 住友電工デバイス・イノベーション株式会社 半導体装置
JP7113221B2 (ja) * 2018-02-08 2022-08-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
US11424330B2 (en) * 2018-10-03 2022-08-23 Mitsubishi Electric Corporation Field-effect transistor
JP7094611B2 (ja) * 2020-09-18 2022-07-04 サンケン電気株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JPH06349859A (ja) * 1993-06-10 1994-12-22 Rohm Co Ltd 電界効果トランジスタ
JP2000315804A (ja) * 1999-05-06 2000-11-14 Nec Corp 電界効果トランジスタ
JP2003110197A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 窒化物半導体発光装置、窒化物半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187547A (en) * 1988-05-18 1993-02-16 Sanyo Electric Co., Ltd. Light emitting diode device and method for producing same
EP0405757A3 (en) 1989-06-27 1991-01-30 Hewlett-Packard Company High efficiency light-emitting diode
JP2780744B2 (ja) 1992-11-06 1998-07-30 信越半導体株式会社 ＧａＡｌＡｓ発光素子の製造方法
DE4305296C3 (de) * 1993-02-20 1999-07-15 Vishay Semiconductor Gmbh Verfahren zum Herstellen einer strahlungsemittierenden Diode
JP3210853B2 (ja) 1996-01-26 2001-09-25 松下電工株式会社 半導体装置
JPH10326910A (ja) 1997-05-19 1998-12-08 Song-Jae Lee 発光ダイオードとこれを適用した発光ダイオードアレイランプ
JP4836334B2 (ja) 2001-02-02 2011-12-14 富士通株式会社 化合物半導体装置及びその製造方法
GB0122122D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
DE10148227B4 (de) 2001-09-28 2015-03-05 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip, Verfahren zu dessen Herstellung und strahlungsemittierendes Bauelement
WO2004068590A1 (en) * 2003-01-29 2004-08-12 Kabushiki Kaisha Toshiba Power semiconductor device
JP2006086398A (ja) 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US9640649B2 (en) * 2004-12-30 2017-05-02 Infineon Technologies Americas Corp. III-nitride power semiconductor with a field relaxation feature
JP2006351753A (ja) 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JPH06349859A (ja) * 1993-06-10 1994-12-22 Rohm Co Ltd 電界効果トランジスタ
JP2000315804A (ja) * 1999-05-06 2000-11-14 Nec Corp 電界効果トランジスタ
JP2003110197A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 窒化物半導体発光装置、窒化物半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043452B2 (en) 2019-04-15 2021-06-22 Kabushiki Kaisha Toshiba Semiconductor device

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