JP2000315804A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2000315804A JP2000315804A JP11125695A JP12569599A JP2000315804A JP 2000315804 A JP2000315804 A JP 2000315804A JP 11125695 A JP11125695 A JP 11125695A JP 12569599 A JP12569599 A JP 12569599A JP 2000315804 A JP2000315804 A JP 2000315804A
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Abstract
(57)【要約】
【課題】 歪低減効果がより顕著に現われ、かつチップ
面積も縮小できるＦＥＴ構造を提供する。 【解決手段】 単位ＦＥＴを並列にならべた高出力用の
マルチフィンガー型ＧａＡｓ電界効果トランジスタにお
いて、ゲート・ドレイン間の保護膜上にフィールドプレ
ートとして作用するフィールドプレート電極４と、フィ
ールドプレート電極４とゲートバスバー６とを連結する
連結部とを備え、連結部に抵抗体７が直列に挿入され、
各単位ＦＥＴに対して帰還回路を設ける。フィールドプ
レート電極４は、ゲート・ドレイン間のリセス部の保護
膜上に形成される。
面積も縮小できるＦＥＴ構造を提供する。 【解決手段】 単位ＦＥＴを並列にならべた高出力用の
マルチフィンガー型ＧａＡｓ電界効果トランジスタにお
いて、ゲート・ドレイン間の保護膜上にフィールドプレ
ートとして作用するフィールドプレート電極４と、フィ
ールドプレート電極４とゲートバスバー６とを連結する
連結部とを備え、連結部に抵抗体７が直列に挿入され、
各単位ＦＥＴに対して帰還回路を設ける。フィールドプ
レート電極４は、ゲート・ドレイン間のリセス部の保護
膜上に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、歪低減効果がより顕著に現われ、かつチップ
面積も縮小できるＦＥＴ構造に関する。
し、特に、歪低減効果がより顕著に現われ、かつチップ
面積も縮小できるＦＥＴ構造に関する。
【０００２】
【従来の技術】一般に、無線通信用高出力ＧａＡｓＦＥ
Ｔに適用される。ＧａＡｓＦＥＴをディジタル移動体通
信装置の送信部などに用いる場合、相互変調歪の低減が
最重要課題となっている。この低歪化の１手法として、
ゲート・ドレイン間にＲＣの帰還回路を挿入し、出力側
に生じる歪成分を入力側にフィードバックさせることで
歪を低減する方法が知られている。
Ｔに適用される。ＧａＡｓＦＥＴをディジタル移動体通
信装置の送信部などに用いる場合、相互変調歪の低減が
最重要課題となっている。この低歪化の１手法として、
ゲート・ドレイン間にＲＣの帰還回路を挿入し、出力側
に生じる歪成分を入力側にフィードバックさせることで
歪を低減する方法が知られている。
【０００３】図１４は、上述した従来のＧａＡｓＦＥＴ
を示す平面図である。従来、図１４に示すように、ＦＥ
Ｔチップ内に抵抗およびキャパシタを形成し、ＦＥＴの
ゲート・ドレイン間に配線で接続する方法が主に用いら
れている。また、通常、この高出力ＦＥＴでは単位ＦＥ
Ｔを並列にならべたマルチフィンガーパターンが用いら
れている。単位ＦＥＴは、図の点線で示した部分であ
る。
を示す平面図である。従来、図１４に示すように、ＦＥ
Ｔチップ内に抵抗およびキャパシタを形成し、ＦＥＴの
ゲート・ドレイン間に配線で接続する方法が主に用いら
れている。また、通常、この高出力ＦＥＴでは単位ＦＥ
Ｔを並列にならべたマルチフィンガーパターンが用いら
れている。単位ＦＥＴは、図の点線で示した部分であ
る。
【０００４】
【発明が解決しようとする課題】上述した従来例では、
ＦＥＴ外部に集中定数的に帰還回路を構成しているた
め、フィンガー数の増加とともに単位ＦＥＴあたりの帰
還の効果に差が生じ、歪の低減が十分に行われないとい
う問題があった。
ＦＥＴ外部に集中定数的に帰還回路を構成しているた
め、フィンガー数の増加とともに単位ＦＥＴあたりの帰
還の効果に差が生じ、歪の低減が十分に行われないとい
う問題があった。
【０００５】また、ＦＥＴ外部に回路を構成するため、
チップ面積が増加するという問題も生じていた。
チップ面積が増加するという問題も生じていた。
【０００６】そこで、本発明の目的は、上記問題を解決
するために、各単位ＦＥＴに対して帰還回路を設けるこ
とで、歪低減効果がより顕著に現われるようにし、かつ
チップ面積も縮小できるＦＥＴ構造を提供することにあ
る。
するために、各単位ＦＥＴに対して帰還回路を設けるこ
とで、歪低減効果がより顕著に現われるようにし、かつ
チップ面積も縮小できるＦＥＴ構造を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、単位ＦＥＴを並列にならべ
た高出力用のマルチフィンガー型ＧａＡｓ電界効果トラ
ンジスタにおいて、ゲート・ドレイン間の保護膜上にフ
ィールドプレートとして作用するフィールドプレート電
極と、フィールドプレート電極とゲートバスバーとを連
結する連結部とを備え、連結部に抵抗が直列に挿入さ
れ、各単位ＦＥＴに対して帰還回路を設けたことを特徴
とする。
に、本発明の半導体装置は、単位ＦＥＴを並列にならべ
た高出力用のマルチフィンガー型ＧａＡｓ電界効果トラ
ンジスタにおいて、ゲート・ドレイン間の保護膜上にフ
ィールドプレートとして作用するフィールドプレート電
極と、フィールドプレート電極とゲートバスバーとを連
結する連結部とを備え、連結部に抵抗が直列に挿入さ
れ、各単位ＦＥＴに対して帰還回路を設けたことを特徴
とする。
【０００８】また、フィールドプレート電極は、ゲート
・ドレイン間のリセス部の保護膜上に形成されるのが好
ましい。
・ドレイン間のリセス部の保護膜上に形成されるのが好
ましい。
【０００９】さらに、フィールドプレート電極は、Ｔｉ
／Ａｕよりなるのが好ましい。
／Ａｕよりなるのが好ましい。
【００１０】またさらに、フィールドプレート電極の長
さは、約０．５〜１μｍであるのが好ましい。
さは、約０．５〜１μｍであるのが好ましい。
【００１１】また、フィールドプレート電極とゲート電
極との距離は、約０．１〜０．３μｍであるのが好まし
い。
極との距離は、約０．１〜０．３μｍであるのが好まし
い。
【００１２】さらに、フィールドプレート電極４とゲー
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されるのが好ましい。
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されるのが好ましい。
【００１３】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００１４】図１は、本発明の電界効果トランジスタ
（ＦＥＴ）の実施の形態の構造を示す平面図である。こ
のＦＥＴ構造は、通常のマルチフィンガーＦＥＴ構造の
ゲート・ドレイン間にフィールドプレートとして作用す
るフィールドプレート電極４を設け、かつフィールドプ
レート電極４がゲートバスバー６と接続される部分に薄
膜抵抗にて形成された抵抗体７が付加された構造であ
る。
（ＦＥＴ）の実施の形態の構造を示す平面図である。こ
のＦＥＴ構造は、通常のマルチフィンガーＦＥＴ構造の
ゲート・ドレイン間にフィールドプレートとして作用す
るフィールドプレート電極４を設け、かつフィールドプ
レート電極４がゲートバスバー６と接続される部分に薄
膜抵抗にて形成された抵抗体７が付加された構造であ
る。
【００１５】図２は、図１のＡ−Ａ’断面図である。本
発明の電界効果トランジスタ（ＦＥＴ）の実施の形態で
は、フィールドプレート電極４は、ゲート・ドレイン間
のリセス部９の保護膜上に形成されている。ここで保護
膜として、例えば膜厚１００ｎｍのＳｉＯ2 が用いられ
る。またゲート電極２として、例えばＷＳｉ／Ａｕが用
いられ、フィールドプレート電極４として、例えばＴｉ
／Ａｕが用いられる。ゲート長は１μｍ、フィールドプ
レート電極長は０．５〜１μｍ、フィールドプレート−
ゲート電極間距離は０．１〜０．３μｍである。
発明の電界効果トランジスタ（ＦＥＴ）の実施の形態で
は、フィールドプレート電極４は、ゲート・ドレイン間
のリセス部９の保護膜上に形成されている。ここで保護
膜として、例えば膜厚１００ｎｍのＳｉＯ2 が用いられ
る。またゲート電極２として、例えばＷＳｉ／Ａｕが用
いられ、フィールドプレート電極４として、例えばＴｉ
／Ａｕが用いられる。ゲート長は１μｍ、フィールドプ
レート電極長は０．５〜１μｍ、フィールドプレート−
ゲート電極間距離は０．１〜０．３μｍである。
【００１６】図３は、図１のＢ−Ｂ’断面図である。こ
のＢ−Ｂ’断面は抵抗体部分を示す。ここで抵抗体７と
しては、例えばＮｉＣｒを用いる。フィールドプレート
電極４とゲートバスバー部１４はスルーホールを介して
上層のエアブリッジ配線にて接続される。
のＢ−Ｂ’断面は抵抗体部分を示す。ここで抵抗体７と
しては、例えばＮｉＣｒを用いる。フィールドプレート
電極４とゲートバスバー部１４はスルーホールを介して
上層のエアブリッジ配線にて接続される。
【００１７】次に、本発明の電界効果トランジスタの製
造方法について詳細に説明する。
造方法について詳細に説明する。
【００１８】図４〜図１１は、本発明の電界効果トラン
ジスタの実施例の製造方法を示す断面図である。図４〜
図８は、図１のＡ−Ａ‘断面を示し、図９〜図１１は、
図１のＢ−Ｂ’断面を示す。
ジスタの実施例の製造方法を示す断面図である。図４〜
図８は、図１のＡ−Ａ‘断面を示し、図９〜図１１は、
図１のＢ−Ｂ’断面を示す。
【００１９】まず、図４に示すように、動作層の形成さ
れたＧａＡｓ基板１０にリセス部９を形成する。その
後、例えばホウ素あるいは酸素イオン注入により素子絶
縁領域を形成する。
れたＧａＡｓ基板１０にリセス部９を形成する。その
後、例えばホウ素あるいは酸素イオン注入により素子絶
縁領域を形成する。
【００２０】次に、図５に示すように、絶縁膜１５を全
面に形成後、ゲート電極１を形成する部分に開口部を設
け、スパッタしたＷＳｉ（１７）／Ａｕ（１６）にフォ
トレジストマスクによるドライエッチングを行いゲート
電極１を形成する。
面に形成後、ゲート電極１を形成する部分に開口部を設
け、スパッタしたＷＳｉ（１７）／Ａｕ（１６）にフォ
トレジストマスクによるドライエッチングを行いゲート
電極１を形成する。
【００２１】次に、図６に示すように、絶縁膜１５を除
去した後、表面保護膜１２となる絶縁膜として、例えば
膜厚１００ｎｍのＳｉＯ2 を全面に堆積する。その後、
ソース，ドレイン部分にフォトレジストでパターニング
をし、ＡｕＧｅ／Ｎｉ系金属の蒸着リフトオフによりオ
ーミック電極を形成する。オーミック電極は、ソースオ
ーミック電極１８，ドレインオーミック電極１９として
形成される。
去した後、表面保護膜１２となる絶縁膜として、例えば
膜厚１００ｎｍのＳｉＯ2 を全面に堆積する。その後、
ソース，ドレイン部分にフォトレジストでパターニング
をし、ＡｕＧｅ／Ｎｉ系金属の蒸着リフトオフによりオ
ーミック電極を形成する。オーミック電極は、ソースオ
ーミック電極１８，ドレインオーミック電極１９として
形成される。
【００２２】次に、図７に示すように、ゲート・ドレイ
ン間のリセス部分にフォトレジストパターンを形成し、
Ｔｉ／Ａｕの蒸着リフトオフによりフィールドプレート
電極４を形成する。
ン間のリセス部分にフォトレジストパターンを形成し、
Ｔｉ／Ａｕの蒸着リフトオフによりフィールドプレート
電極４を形成する。
【００２３】次に、図８に示すように、層間膜１３，上
層配線を設けて電界効果トランジスタの製造を完成させ
る。
層配線を設けて電界効果トランジスタの製造を完成させ
る。
【００２４】次に、図９は、上述した図７におけるＢ−
Ｂ’断面図である。この段階では抵抗体はなく、フィー
ルドプレート電極４とゲートバスバー１４との間に表面
保護膜１２があるだけである。
Ｂ’断面図である。この段階では抵抗体はなく、フィー
ルドプレート電極４とゲートバスバー１４との間に表面
保護膜１２があるだけである。
【００２５】次に、図１０に示すように、ＳｉＮ等の層
間膜１３を形成した上にＮｉＣｒ等の抵抗体７を、例え
ば蒸着法を用いて形成する。その後、スルーホールを形
成した後、金メッキを用いて上層エアブリッジ配線を形
成する。本工程にてフィールドプレート電極４と抵抗体
７およびゲートバスバー１４が接続される。
間膜１３を形成した上にＮｉＣｒ等の抵抗体７を、例え
ば蒸着法を用いて形成する。その後、スルーホールを形
成した後、金メッキを用いて上層エアブリッジ配線を形
成する。本工程にてフィールドプレート電極４と抵抗体
７およびゲートバスバー１４が接続される。
【００２６】図１１は、上述した方法によって製造され
た完成されたＦＥＴを示す断面図である。
た完成されたＦＥＴを示す断面図である。
【００２７】図１２は、本発明のＦＥＴの等価回路図で
ある。フィールドプレート電極４によって生じる容量が
ゲートドレイン間容量として働くため、ゲート・ドレイ
ン間にＲＣの直列回路が挿入された負帰還型の回路構成
となる。図１２に示すように、この等価回路では、ゲー
ト・ドレイン間にＲＣの帰還回路を挿入し、出力側に生
じる歪成分を入力側にフィードバックさせることで歪を
低減する。
ある。フィールドプレート電極４によって生じる容量が
ゲートドレイン間容量として働くため、ゲート・ドレイ
ン間にＲＣの直列回路が挿入された負帰還型の回路構成
となる。図１２に示すように、この等価回路では、ゲー
ト・ドレイン間にＲＣの帰還回路を挿入し、出力側に生
じる歪成分を入力側にフィードバックさせることで歪を
低減する。
【００２８】図１３（ａ）に、本発明によるＦＥＴの出
力と３次相互変調歪の関係を示す。抵抗の値を適当に選
ぶことで歪を低減することが可能となる。また、本発明
と比較するために、図１３（ｂ）に同様に従来例による
ＦＥＴの相互変調歪特性を示す。ここで従来例は、図１
３（ｂ）に示すように、マルチフィンガー型ＦＥＴの外
部に抵抗とキャパシタからなる帰還回路が形成されてい
る。図１３（ａ），（ｂ）より明らかなように、従来例
に比べて本発明によるＦＥＴでは歪低減の効果が顕著に
表れている。また、従来例ではＦＥＴ外部に帰還回路を
構成するため、その分だけチップ面積が増大するが、本
発明ではチップ面積を増加させることなく帰還回路を構
成することができる。
力と３次相互変調歪の関係を示す。抵抗の値を適当に選
ぶことで歪を低減することが可能となる。また、本発明
と比較するために、図１３（ｂ）に同様に従来例による
ＦＥＴの相互変調歪特性を示す。ここで従来例は、図１
３（ｂ）に示すように、マルチフィンガー型ＦＥＴの外
部に抵抗とキャパシタからなる帰還回路が形成されてい
る。図１３（ａ），（ｂ）より明らかなように、従来例
に比べて本発明によるＦＥＴでは歪低減の効果が顕著に
表れている。また、従来例ではＦＥＴ外部に帰還回路を
構成するため、その分だけチップ面積が増大するが、本
発明ではチップ面積を増加させることなく帰還回路を構
成することができる。
【００２９】
【発明の効果】上述したように、本発明のＦＥＴでは、
ＦＥＴ内部に抵抗ＲとキャパシタＣからなる帰還回路を
設けているため、チップ面積を増加させることなく、帰
還回路を構成することができるという効果を奏する。
ＦＥＴ内部に抵抗ＲとキャパシタＣからなる帰還回路を
設けているため、チップ面積を増加させることなく、帰
還回路を構成することができるという効果を奏する。
【００３０】また、フィンガー数が増加しても単位ＦＥ
Ｔあたりの帰還の効果に差が生じことがなく、歪の低減
を十分に行うことができるという効果を奏する。
Ｔあたりの帰還の効果に差が生じことがなく、歪の低減
を十分に行うことができるという効果を奏する。
【図１】本発明の電界効果トランジスタの実施の形態の
構造を示す平面図である。
構造を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】本発明の電界効果トランジスタの製造方法を示
す断面図（Ａ−Ａ’断面）である。
す断面図（Ａ−Ａ’断面）である。
【図５】本発明の電界効果トランジスタの製造方法を示
す断面図（Ａ−Ａ’断面）である。
す断面図（Ａ−Ａ’断面）である。
【図６】本発明の電界効果トランジスタの製造方法を示
す断面図（Ａ−Ａ’断面）である。
す断面図（Ａ−Ａ’断面）である。
【図７】本発明の電界効果トランジスタの製造方法を示
す断面図（Ａ−Ａ’断面）である。
す断面図（Ａ−Ａ’断面）である。
【図８】本発明の電界効果トランジスタの製造方法を示
す断面図（Ａ−Ａ’断面）である。
す断面図（Ａ−Ａ’断面）である。
【図９】本発明の電界効果トランジスタの製造方法を示
す断面図（Ｂ−Ｂ’断面）である。
す断面図（Ｂ−Ｂ’断面）である。
【図１０】本発明の電界効果トランジスタの製造方法を
示す断面図（Ｂ−Ｂ’断面）である。
示す断面図（Ｂ−Ｂ’断面）である。
【図１１】本発明の電界効果トランジスタの製造方法を
示す断面図（Ｂ−Ｂ’断面）である。
示す断面図（Ｂ−Ｂ’断面）である。
【図１２】本発明における等価回路図である。
【図１３】ＦＥＴの３次相互変調歪特性を示すグラフで
ある。（ａ）は本発明、（ｂ）は従来例を示す。
ある。（ａ）は本発明、（ｂ）は従来例を示す。
【図１４】従来例のＦＥＴの構造を示す平面図である。
１ ゲート電極 ２ ソース電極 ３ ドレイン電極 ４ フィールドプレート電極 ５ 素子絶縁領域 ６ ゲートバスバー ７ 抵抗体 ８ ｎ＋コンタクト層 ９ リセス部 １０ ＧａＡｓ基板 １１ 上層保護膜 １２ 表面保護膜 １３ 層間膜 １４ ゲートバスバー １５ 絶縁膜 １６ Ａｕ １７ ＷＳｉ １８ ソースオーミック電極 １９ ドレインオーミック電極 ２０ 上層エアブリッジ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232
Claims (6)
- 【請求項１】単位ＦＥＴを並列にならべた高出力用のマ
ルチフィンガー型ＧａＡｓ電界効果トランジスタにおい
て、 ゲート・ドレイン間の保護膜上にフィールドプレートと
して作用するフィールドプレート電極と、 前記フィールドプレート電極とゲートバスバーとを連結
する連結部と、 を備え、前記連結部に抵抗が直列に挿入され、各単位Ｆ
ＥＴに対して帰還回路を設けたことを特徴とする電界効
果トランジスタ。 - 【請求項２】前記フィールドプレート電極は、前記ゲー
ト・ドレイン間のリセス部の保護膜上に形成されたこと
を特徴とする、請求項１に記載の電界効果トランジス
タ。 - 【請求項３】前記フィールドプレート電極は、Ｔｉ／Ａ
ｕよりなることを特徴とする、請求項１または２に記載
の電界効果トランジスタ。 - 【請求項４】前記フィールドプレート電極の長さは、約
０．５〜１μｍであることを特徴とする、請求項１〜３
のいずれかに記載の電界効果トランジスタ。 - 【請求項５】前記フィールドプレート電極と前記ゲート
電極との距離は、約０．１〜０．３μｍであることを特
徴とする、請求項１〜４のいずれかに記載の電界効果ト
ランジスタ。 - 【請求項６】前記フィールドプレート電極４と前記ゲー
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されたことを特徴とする、請求項１〜
５のいずれかに記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12569599A JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12569599A JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315804A true JP2000315804A (ja) | 2000-11-14 |
| JP3271613B2 JP3271613B2 (ja) | 2002-04-02 |
Family
ID=14916429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12569599A Expired - Fee Related JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271613B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933544B2 (en) | 2003-01-29 | 2005-08-23 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2007505483A (ja) * | 2003-09-09 | 2007-03-08 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | シングルゲートまたはマルチゲートフィールドプレート製造 |
| US7304331B2 (en) | 2004-07-14 | 2007-12-04 | Kabushiki Kaisha Toshiba | Nitride semiconductor device such as transverse power FET for high frequency signal amplification or power control |
| JP2008124440A (ja) * | 2006-11-13 | 2008-05-29 | Cree Inc | 埋設フィールドプレートを有するＧａＮベースのＨＥＭＴ |
| WO2008069074A1 (ja) * | 2006-12-07 | 2008-06-12 | Kabushiki Kaisha Toshiba | 半導体装置及び半導体装置の製造方法 |
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-
1999
- 1999-05-06 JP JP12569599A patent/JP3271613B2/ja not_active Expired - Fee Related
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| JP5072862B2 (ja) * | 2006-12-07 | 2012-11-14 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JPWO2008069074A1 (ja) * | 2006-12-07 | 2010-03-18 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
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