JP3271613B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP3271613B2 JP3271613B2 JP12569599A JP12569599A JP3271613B2 JP 3271613 B2 JP3271613 B2 JP 3271613B2 JP 12569599 A JP12569599 A JP 12569599A JP 12569599 A JP12569599 A JP 12569599A JP 3271613 B2 JP3271613 B2 JP 3271613B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field
- plate electrode
- field plate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、歪低減効果がより顕著に現われ、かつチップ
面積も縮小できるFET構造に関する。
し、特に、歪低減効果がより顕著に現われ、かつチップ
面積も縮小できるFET構造に関する。
【0002】
【従来の技術】一般に、無線通信用高出力GaAsFE
Tに適用される。GaAsFETをディジタル移動体通
信装置の送信部などに用いる場合、相互変調歪の低減が
最重要課題となっている。この低歪化の1手法として、
ゲート・ドレイン間にRCの帰還回路を挿入し、出力側
に生じる歪成分を入力側にフィードバックさせることで
歪を低減する方法が知られている。
Tに適用される。GaAsFETをディジタル移動体通
信装置の送信部などに用いる場合、相互変調歪の低減が
最重要課題となっている。この低歪化の1手法として、
ゲート・ドレイン間にRCの帰還回路を挿入し、出力側
に生じる歪成分を入力側にフィードバックさせることで
歪を低減する方法が知られている。
【0003】図14は、上述した従来のGaAsFET
を示す平面図である。従来、図14に示すように、FE
Tチップ内に抵抗およびキャパシタを形成し、FETの
ゲート・ドレイン間に配線で接続する方法が主に用いら
れている。また、通常、この高出力FETでは単位FE
Tを並列にならべたマルチフィンガーパターンが用いら
れている。単位FETは、図の点線で示した部分であ
る。
を示す平面図である。従来、図14に示すように、FE
Tチップ内に抵抗およびキャパシタを形成し、FETの
ゲート・ドレイン間に配線で接続する方法が主に用いら
れている。また、通常、この高出力FETでは単位FE
Tを並列にならべたマルチフィンガーパターンが用いら
れている。単位FETは、図の点線で示した部分であ
る。
【0004】
【発明が解決しようとする課題】上述した従来例では、
FET外部に集中定数的に帰還回路を構成しているた
め、フィンガー数の増加とともに単位FETあたりの帰
還の効果に差が生じ、歪の低減が十分に行われないとい
う問題があった。
FET外部に集中定数的に帰還回路を構成しているた
め、フィンガー数の増加とともに単位FETあたりの帰
還の効果に差が生じ、歪の低減が十分に行われないとい
う問題があった。
【0005】また、FET外部に回路を構成するため、
チップ面積が増加するという問題も生じていた。
チップ面積が増加するという問題も生じていた。
【0006】そこで、本発明の目的は、上記問題を解決
するために、各単位FETに対して帰還回路を設けるこ
とで、歪低減効果がより顕著に現われるようにし、かつ
チップ面積も縮小できるFET構造を提供することにあ
る。
するために、各単位FETに対して帰還回路を設けるこ
とで、歪低減効果がより顕著に現われるようにし、かつ
チップ面積も縮小できるFET構造を提供することにあ
る。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、単位FETを並列にならべ
た高出力用のマルチフィンガー型GaAs電界効果トラ
ンジスタにおいて、ゲート・ドレイン間の保護膜上にフ
ィールドプレートとして作用するフィールドプレート電
極と、フィールドプレート電極とゲートバスバーとを連
結する連結部とを備え、連結部に抵抗が直列に挿入さ
れ、各単位FETに対して帰還回路を設けたことを特徴
とする。
に、本発明の半導体装置は、単位FETを並列にならべ
た高出力用のマルチフィンガー型GaAs電界効果トラ
ンジスタにおいて、ゲート・ドレイン間の保護膜上にフ
ィールドプレートとして作用するフィールドプレート電
極と、フィールドプレート電極とゲートバスバーとを連
結する連結部とを備え、連結部に抵抗が直列に挿入さ
れ、各単位FETに対して帰還回路を設けたことを特徴
とする。
【0008】また、フィールドプレート電極は、ゲート
・ドレイン間のリセス部の保護膜上に形成されるのが好
ましい。
・ドレイン間のリセス部の保護膜上に形成されるのが好
ましい。
【0009】さらに、フィールドプレート電極は、Ti
/Auよりなるのが好ましい。
/Auよりなるのが好ましい。
【0010】またさらに、フィールドプレート電極の長
さは、約0.5〜1μmであるのが好ましい。
さは、約0.5〜1μmであるのが好ましい。
【0011】また、フィールドプレート電極とゲート電
極との距離は、約0.1〜0.3μmであるのが好まし
い。
極との距離は、約0.1〜0.3μmであるのが好まし
い。
【0012】さらに、フィールドプレート電極4とゲー
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されるのが好ましい。
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されるのが好ましい。
【0013】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【0014】図1は、本発明の電界効果トランジスタ
(FET)の実施の形態の構造を示す平面図である。こ
のFET構造は、通常のマルチフィンガーFET構造の
ゲート・ドレイン間にフィールドプレートとして作用す
るフィールドプレート電極4を設け、かつフィールドプ
レート電極4がゲートバスバー6と接続される部分に薄
膜抵抗にて形成された抵抗体7が付加された構造であ
る。
(FET)の実施の形態の構造を示す平面図である。こ
のFET構造は、通常のマルチフィンガーFET構造の
ゲート・ドレイン間にフィールドプレートとして作用す
るフィールドプレート電極4を設け、かつフィールドプ
レート電極4がゲートバスバー6と接続される部分に薄
膜抵抗にて形成された抵抗体7が付加された構造であ
る。
【0015】図2は、図1のA−A’断面図である。本
発明の電界効果トランジスタ(FET)の実施の形態で
は、フィールドプレート電極4は、ゲート・ドレイン間
のリセス部9の保護膜上に形成されている。ここで保護
膜として、例えば膜厚100nmのSiO2 が用いられ
る。またゲート電極2として、例えばWSi/Auが用
いられ、フィールドプレート電極4として、例えばTi
/Auが用いられる。ゲート長は1μm、フィールドプ
レート電極長は0.5〜1μm、フィールドプレート−
ゲート電極間距離は0.1〜0.3μmである。
発明の電界効果トランジスタ(FET)の実施の形態で
は、フィールドプレート電極4は、ゲート・ドレイン間
のリセス部9の保護膜上に形成されている。ここで保護
膜として、例えば膜厚100nmのSiO2 が用いられ
る。またゲート電極2として、例えばWSi/Auが用
いられ、フィールドプレート電極4として、例えばTi
/Auが用いられる。ゲート長は1μm、フィールドプ
レート電極長は0.5〜1μm、フィールドプレート−
ゲート電極間距離は0.1〜0.3μmである。
【0016】図3は、図1のB−B’断面図である。こ
のB−B’断面は抵抗体部分を示す。ここで抵抗体7と
しては、例えばNiCrを用いる。フィールドプレート
電極4とゲートバスバー部14はスルーホールを介して
上層のエアブリッジ配線にて接続される。
のB−B’断面は抵抗体部分を示す。ここで抵抗体7と
しては、例えばNiCrを用いる。フィールドプレート
電極4とゲートバスバー部14はスルーホールを介して
上層のエアブリッジ配線にて接続される。
【0017】次に、本発明の電界効果トランジスタの製
造方法について詳細に説明する。
造方法について詳細に説明する。
【0018】図4〜図11は、本発明の電界効果トラン
ジスタの実施例の製造方法を示す断面図である。図4〜
図8は、図1のA−A‘断面を示し、図9〜図11は、
図1のB−B’断面を示す。
ジスタの実施例の製造方法を示す断面図である。図4〜
図8は、図1のA−A‘断面を示し、図9〜図11は、
図1のB−B’断面を示す。
【0019】まず、図4に示すように、動作層の形成さ
れたGaAs基板10にリセス部9を形成する。その
後、例えばホウ素あるいは酸素イオン注入により素子絶
縁領域を形成する。
れたGaAs基板10にリセス部9を形成する。その
後、例えばホウ素あるいは酸素イオン注入により素子絶
縁領域を形成する。
【0020】次に、図5に示すように、絶縁膜15を全
面に形成後、ゲート電極1を形成する部分に開口部を設
け、スパッタしたWSi(17)/Au(16)にフォ
トレジストマスクによるドライエッチングを行いゲート
電極1を形成する。
面に形成後、ゲート電極1を形成する部分に開口部を設
け、スパッタしたWSi(17)/Au(16)にフォ
トレジストマスクによるドライエッチングを行いゲート
電極1を形成する。
【0021】次に、図6に示すように、絶縁膜15を除
去した後、表面保護膜12となる絶縁膜として、例えば
膜厚100nmのSiO2 を全面に堆積する。その後、
ソース,ドレイン部分にフォトレジストでパターニング
をし、AuGe/Ni系金属の蒸着リフトオフによりオ
ーミック電極を形成する。オーミック電極は、ソースオ
ーミック電極18,ドレインオーミック電極19として
形成される。
去した後、表面保護膜12となる絶縁膜として、例えば
膜厚100nmのSiO2 を全面に堆積する。その後、
ソース,ドレイン部分にフォトレジストでパターニング
をし、AuGe/Ni系金属の蒸着リフトオフによりオ
ーミック電極を形成する。オーミック電極は、ソースオ
ーミック電極18,ドレインオーミック電極19として
形成される。
【0022】次に、図7に示すように、ゲート・ドレイ
ン間のリセス部分にフォトレジストパターンを形成し、
Ti/Auの蒸着リフトオフによりフィールドプレート
電極4を形成する。
ン間のリセス部分にフォトレジストパターンを形成し、
Ti/Auの蒸着リフトオフによりフィールドプレート
電極4を形成する。
【0023】次に、図8に示すように、層間膜13,上
層配線を設けて電界効果トランジスタの製造を完成させ
る。
層配線を設けて電界効果トランジスタの製造を完成させ
る。
【0024】次に、図9は、上述した図7におけるB−
B’断面図である。この段階では抵抗体はなく、フィー
ルドプレート電極4とゲートバスバー14との間に表面
保護膜12があるだけである。
B’断面図である。この段階では抵抗体はなく、フィー
ルドプレート電極4とゲートバスバー14との間に表面
保護膜12があるだけである。
【0025】次に、図10に示すように、SiN等の層
間膜13を形成した上にNiCr等の抵抗体7を、例え
ば蒸着法を用いて形成する。その後、スルーホールを形
成した後、金メッキを用いて上層エアブリッジ配線を形
成する。本工程にてフィールドプレート電極4と抵抗体
7およびゲートバスバー14が接続される。
間膜13を形成した上にNiCr等の抵抗体7を、例え
ば蒸着法を用いて形成する。その後、スルーホールを形
成した後、金メッキを用いて上層エアブリッジ配線を形
成する。本工程にてフィールドプレート電極4と抵抗体
7およびゲートバスバー14が接続される。
【0026】図11は、上述した方法によって製造され
た完成されたFETを示す断面図である。
た完成されたFETを示す断面図である。
【0027】図12は、本発明のFETの等価回路図で
ある。フィールドプレート電極4によって生じる容量が
ゲートドレイン間容量として働くため、ゲート・ドレイ
ン間にRCの直列回路が挿入された負帰還型の回路構成
となる。図12に示すように、この等価回路では、ゲー
ト・ドレイン間にRCの帰還回路を挿入し、出力側に生
じる歪成分を入力側にフィードバックさせることで歪を
低減する。
ある。フィールドプレート電極4によって生じる容量が
ゲートドレイン間容量として働くため、ゲート・ドレイ
ン間にRCの直列回路が挿入された負帰還型の回路構成
となる。図12に示すように、この等価回路では、ゲー
ト・ドレイン間にRCの帰還回路を挿入し、出力側に生
じる歪成分を入力側にフィードバックさせることで歪を
低減する。
【0028】図13(a)に、本発明によるFETの出
力と3次相互変調歪の関係を示す。抵抗の値を適当に選
ぶことで歪を低減することが可能となる。また、本発明
と比較するために、図13(b)に同様に従来例による
FETの相互変調歪特性を示す。ここで従来例は、図1
3(b)に示すように、マルチフィンガー型FETの外
部に抵抗とキャパシタからなる帰還回路が形成されてい
る。図13(a),(b)より明らかなように、従来例
に比べて本発明によるFETでは歪低減の効果が顕著に
表れている。また、従来例ではFET外部に帰還回路を
構成するため、その分だけチップ面積が増大するが、本
発明ではチップ面積を増加させることなく帰還回路を構
成することができる。
力と3次相互変調歪の関係を示す。抵抗の値を適当に選
ぶことで歪を低減することが可能となる。また、本発明
と比較するために、図13(b)に同様に従来例による
FETの相互変調歪特性を示す。ここで従来例は、図1
3(b)に示すように、マルチフィンガー型FETの外
部に抵抗とキャパシタからなる帰還回路が形成されてい
る。図13(a),(b)より明らかなように、従来例
に比べて本発明によるFETでは歪低減の効果が顕著に
表れている。また、従来例ではFET外部に帰還回路を
構成するため、その分だけチップ面積が増大するが、本
発明ではチップ面積を増加させることなく帰還回路を構
成することができる。
【0029】
【発明の効果】上述したように、本発明のFETでは、
FET内部に抵抗RとキャパシタCからなる帰還回路を
設けているため、チップ面積を増加させることなく、帰
還回路を構成することができるという効果を奏する。
FET内部に抵抗RとキャパシタCからなる帰還回路を
設けているため、チップ面積を増加させることなく、帰
還回路を構成することができるという効果を奏する。
【0030】また、フィンガー数が増加しても単位FE
Tあたりの帰還の効果に差が生じことがなく、歪の低減
を十分に行うことができるという効果を奏する。
Tあたりの帰還の効果に差が生じことがなく、歪の低減
を十分に行うことができるという効果を奏する。
【図1】本発明の電界効果トランジスタの実施の形態の
構造を示す平面図である。
構造を示す平面図である。
【図2】図1のA−A’断面図である。
【図3】図1のB−B’断面図である。
【図4】本発明の電界効果トランジスタの製造方法を示
す断面図(A−A’断面)である。
す断面図(A−A’断面)である。
【図5】本発明の電界効果トランジスタの製造方法を示
す断面図(A−A’断面)である。
す断面図(A−A’断面)である。
【図6】本発明の電界効果トランジスタの製造方法を示
す断面図(A−A’断面)である。
す断面図(A−A’断面)である。
【図7】本発明の電界効果トランジスタの製造方法を示
す断面図(A−A’断面)である。
す断面図(A−A’断面)である。
【図8】本発明の電界効果トランジスタの製造方法を示
す断面図(A−A’断面)である。
す断面図(A−A’断面)である。
【図9】本発明の電界効果トランジスタの製造方法を示
す断面図(B−B’断面)である。
す断面図(B−B’断面)である。
【図10】本発明の電界効果トランジスタの製造方法を
示す断面図(B−B’断面)である。
示す断面図(B−B’断面)である。
【図11】本発明の電界効果トランジスタの製造方法を
示す断面図(B−B’断面)である。
示す断面図(B−B’断面)である。
【図12】本発明における等価回路図である。
【図13】FETの3次相互変調歪特性を示すグラフで
ある。(a)は本発明、(b)は従来例を示す。
ある。(a)は本発明、(b)は従来例を示す。
【図14】従来例のFETの構造を示す平面図である。
1 ゲート電極 2 ソース電極 3 ドレイン電極 4 フィールドプレート電極 5 素子絶縁領域 6 ゲートバスバー 7 抵抗体 8 n+コンタクト層 9 リセス部 10 GaAs基板 11 上層保護膜 12 表面保護膜 13 層間膜 14 ゲートバスバー 15 絶縁膜 16 Au 17 WSi 18 ソースオーミック電極 19 ドレインオーミック電極 20 上層エアブリッジ配線
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/812 (56)参考文献 特開 平10−256562(JP,A) 特開 昭63−33913(JP,A) 特開 平1−223757(JP,A) 特開 平2−288409(JP,A) 特開 平6−349859(JP,A) 特開 平1−264250(JP,A) 特開 平11−54699(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/822 H01L 29/812 H01L 27/04
Claims (6)
- 【請求項1】単位FETを並列にならべた高出力用のマ
ルチフィンガー型GaAs電界効果トランジスタにおい
て、 ゲート・ドレイン間の保護膜上にフィールドプレートと
して作用するフィールドプレート電極と、 前記フィールドプレート電極とゲートバスバーとを連結
する連結部と、 を備え、前記連結部に抵抗が直列に挿入され、各単位F
ETに対して帰還回路を設けたことを特徴とする電界効
果トランジスタ。 - 【請求項2】前記フィールドプレート電極は、前記ゲー
ト・ドレイン間のリセス部の保護膜上に形成されたこと
を特徴とする、請求項1に記載の電界効果トランジス
タ。 - 【請求項3】前記フィールドプレート電極は、Ti/A
uよりなることを特徴とする、請求項1または2に記載
の電界効果トランジスタ。 - 【請求項4】前記フィールドプレート電極の長さは、約
0.5〜1μmであることを特徴とする、請求項1〜3
のいずれかに記載の電界効果トランジスタ。 - 【請求項5】前記フィールドプレート電極と前記ゲート
電極との距離は、約0.1〜0.3μmであることを特
徴とする、請求項1〜4のいずれかに記載の電界効果ト
ランジスタ。 - 【請求項6】前記フィールドプレート電極4と前記ゲー
トバスバーとは、スルーホールを介して上層のエアブリ
ッジ配線にて接続されたことを特徴とする、請求項1〜
5のいずれかに記載の電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12569599A JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12569599A JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315804A JP2000315804A (ja) | 2000-11-14 |
JP3271613B2 true JP3271613B2 (ja) | 2002-04-02 |
Family
ID=14916429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12569599A Expired - Fee Related JP3271613B2 (ja) | 1999-05-06 | 1999-05-06 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3271613B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6933544B2 (en) | 2003-01-29 | 2005-08-23 | Kabushiki Kaisha Toshiba | Power semiconductor device |
US7304331B2 (en) | 2004-07-14 | 2007-12-04 | Kabushiki Kaisha Toshiba | Nitride semiconductor device such as transverse power FET for high frequency signal amplification or power control |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005024909A2 (en) | 2003-09-09 | 2005-03-17 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
US11791385B2 (en) * | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
JP4304198B2 (ja) | 2006-09-15 | 2009-07-29 | 株式会社東芝 | 半導体装置 |
JP5105160B2 (ja) * | 2006-11-13 | 2012-12-19 | クリー インコーポレイテッド | トランジスタ |
KR101033388B1 (ko) | 2006-12-07 | 2011-05-09 | 가부시끼가이샤 도시바 | 반도체 장치 및 반도체 장치의 제조 방법 |
-
1999
- 1999-05-06 JP JP12569599A patent/JP3271613B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6933544B2 (en) | 2003-01-29 | 2005-08-23 | Kabushiki Kaisha Toshiba | Power semiconductor device |
US7304331B2 (en) | 2004-07-14 | 2007-12-04 | Kabushiki Kaisha Toshiba | Nitride semiconductor device such as transverse power FET for high frequency signal amplification or power control |
Also Published As
Publication number | Publication date |
---|---|
JP2000315804A (ja) | 2000-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
JPH1070244A (ja) | アナログ半導体装置及びその製造方法 | |
JP3271613B2 (ja) | 電界効果トランジスタ | |
JP3169124B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
KR930011800B1 (ko) | Mos형 반도체장치 | |
JP3375928B2 (ja) | 半導体装置 | |
JP2522159B2 (ja) | 半導体集積回路の製造方法 | |
GB2236617A (en) | A high frequency fet | |
US20040016940A1 (en) | Semiconductor device | |
JP2687917B2 (ja) | 半導体装置の製造方法 | |
KR930020746A (ko) | 화합물반도체 집적회로 및 그 제조방법 | |
JP3038722B2 (ja) | 接合型電界効果トランジスタ | |
JP2000101067A (ja) | 半導体装置および集積回路装置 | |
JPH01264250A (ja) | 半導体素子 | |
US6100555A (en) | Semiconductor device having a photosensitive organic film, and process for producing the same | |
JP2996034B2 (ja) | 半導体装置の製造方法 | |
JP2591420B2 (ja) | 化合物半導体装置 | |
JPH06333954A (ja) | 電界効果トランジスタ及びその製造方法 | |
JP2858491B2 (ja) | 半導体装置およびその製造方法 | |
JPH06132490A (ja) | 半導体素子およびその製造方法 | |
JP3240049B2 (ja) | 半導体レーザ駆動回路 | |
JP2891212B2 (ja) | 半導体装置の製造方法 | |
JPH10247721A (ja) | 半導体集積回路装置 | |
JP3018677B2 (ja) | 半導体装置の製造方法 | |
JP3134809B2 (ja) | 可変周波広帯域低雑音fet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |