JPH11163646A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11163646A JPH11163646A JP9326684A JP32668497A JPH11163646A JP H11163646 A JPH11163646 A JP H11163646A JP 9326684 A JP9326684 A JP 9326684A JP 32668497 A JP32668497 A JP 32668497A JP H11163646 A JPH11163646 A JP H11163646A
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Abstract
(57)【要約】
【課題】大電力用にゲート幅を大きくしても動作バイア
ス点のばらつきを抑圧し、高周波動作を安定化する。 【解決手段】単位ＦＥＴの各々が、一端をソース電極に
他端を外部接続用ソース端子にそれぞれ接続しソース抵
抗のＮ倍の抵抗値の抵抗Ｒｓ１と、抵抗Ｒｓ１に並列接
続したコンデンサＣｓ１とを備える。
ス点のばらつきを抑圧し、高周波動作を安定化する。 【解決手段】単位ＦＥＴの各々が、一端をソース電極に
他端を外部接続用ソース端子にそれぞれ接続しソース抵
抗のＮ倍の抵抗値の抵抗Ｒｓ１と、抵抗Ｒｓ１に並列接
続したコンデンサＣｓ１とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に大電力の高周波用ＦＥＴ等の半導体装置に関する。
特に大電力の高周波用ＦＥＴ等の半導体装置に関する。
【０００２】
【従来の技術】高周波電力増幅用のＧａＡｓＦＥＴで
は、一般に、セルフバイアスにより所要の正電源動作を
行う。このセルフバイアス用のバイアス回路は、ＦＥＴ
の外部で、ＦＥＴのソースと接地電位間にバイアス用の
抵抗とこの抵抗と並列に高周波バイパス用のコンデンサ
とを接続して形成する。
は、一般に、セルフバイアスにより所要の正電源動作を
行う。このセルフバイアス用のバイアス回路は、ＦＥＴ
の外部で、ＦＥＴのソースと接地電位間にバイアス用の
抵抗とこの抵抗と並列に高周波バイパス用のコンデンサ
とを接続して形成する。
【０００３】しかし、大電力化にともないＦＥＴのゲー
ト幅が大きくなると、これら抵抗及びコンデンサの接続
用の配線及びソースに起因する寄生インピーダンスが無
視出来なくなり、高周波領域でＦＥＴの動作が不安定と
なり発振等の不具合を生じる。
ト幅が大きくなると、これら抵抗及びコンデンサの接続
用の配線及びソースに起因する寄生インピーダンスが無
視出来なくなり、高周波領域でＦＥＴの動作が不安定と
なり発振等の不具合を生じる。
【０００４】電力増幅用ＦＥＴに、久保大次郎著，高周
波回路の設計，ＣＱ出版株式会社，昭和４９年，第３
８，３９頁記載のセルフバイアス基本回路を適用した一
般的な従来のこの種の半導体装置であるＦＥＴを周辺回
路と共に回路図で示す図７（Ａ）を参照すると、この従
来の半導体装置であるＦＥＴ１００は、ドレインＤとゲ
ートＧとソースＳとを有し、ソースＳと接地との間に接
続した抵抗Ｒｓと、抵抗Ｒｓと並列接続したコンデンサ
Ｃｓとでセルフバイアス回路を構成し、さらに、動作安
定用に一端をゲートＧに接続した高周波成分阻止用のコ
イルＬｇと一端をコイルＬｇの他端に他端を接地にそれ
ぞれ接続した抵抗Ｒｇと、一端を電源Ｖｄｄに他端をド
レインＤにそれぞれ接続接続した高周波成分阻止用のコ
イルＬｄとを備える。
波回路の設計，ＣＱ出版株式会社，昭和４９年，第３
８，３９頁記載のセルフバイアス基本回路を適用した一
般的な従来のこの種の半導体装置であるＦＥＴを周辺回
路と共に回路図で示す図７（Ａ）を参照すると、この従
来の半導体装置であるＦＥＴ１００は、ドレインＤとゲ
ートＧとソースＳとを有し、ソースＳと接地との間に接
続した抵抗Ｒｓと、抵抗Ｒｓと並列接続したコンデンサ
Ｃｓとでセルフバイアス回路を構成し、さらに、動作安
定用に一端をゲートＧに接続した高周波成分阻止用のコ
イルＬｇと一端をコイルＬｇの他端に他端を接地にそれ
ぞれ接続した抵抗Ｒｇと、一端を電源Ｖｄｄに他端をド
レインＤにそれぞれ接続接続した高周波成分阻止用のコ
イルＬｄとを備える。
【０００５】次に、図７（Ａ）を参照して、従来の半導
体装置の動作について説明すると、ソース抵抗ＲｓとＦ
ＥＴ１００に流れる電流ＩＱにより、ゲートソース間電
圧ＶＧＳが、ＶＧＳ＝−Ｒｓ・ＩＱで与えられる。した
がって、抵抗Ｒｓの値を適当に選ぶことによりＦＥＴ１
００のバイアス点を設定出来る。
体装置の動作について説明すると、ソース抵抗ＲｓとＦ
ＥＴ１００に流れる電流ＩＱにより、ゲートソース間電
圧ＶＧＳが、ＶＧＳ＝−Ｒｓ・ＩＱで与えられる。した
がって、抵抗Ｒｓの値を適当に選ぶことによりＦＥＴ１
００のバイアス点を設定出来る。
【０００６】例えば、ＦＥＴのゲート電圧Ｖｇ−ドレイ
ン電流Ｉｄ特性の一例をグラフで示す図７（Ｂ）の特性
のＦＥＴをドレイン電流Ｉｄ＝５ｍＡの点を動作点とす
るようバイアス点を設定するためには、抵抗Ｒｓは約６
０Ωと計算できる。
ン電流Ｉｄ特性の一例をグラフで示す図７（Ｂ）の特性
のＦＥＴをドレイン電流Ｉｄ＝５ｍＡの点を動作点とす
るようバイアス点を設定するためには、抵抗Ｒｓは約６
０Ωと計算できる。
【０００７】ゲートＧには高周波成分の回り込み等によ
るバイアス点の変動を抑圧するためにゲート抵抗Ｒｇと
高周波チョーク（阻止）用コイルＬｇとを備える。同様
に、ドレインＤにはドレインチョーク用コイルＬｄを備
える。
るバイアス点の変動を抑圧するためにゲート抵抗Ｒｇと
高周波チョーク（阻止）用コイルＬｇとを備える。同様
に、ドレインＤにはドレインチョーク用コイルＬｄを備
える。
【０００８】バイパス用のソースコンデンサＣｓは高周
波的にソース端子を接地して抵抗ＲｓによるＦＥＴの高
周波特性の劣化を回避している。
波的にソース端子を接地して抵抗ＲｓによるＦＥＴの高
周波特性の劣化を回避している。
【０００９】しかし、大電力化に対応して大電流が扱え
るようにＦＥＴ１００のゲート幅を大きくすると、ＦＥ
Ｔの適正バイアス点は電流値と無関係にほぼ一定である
ので、バイアス点設定用のソース抵抗Ｒｓの値は小さく
する必要があり、配線抵抗等の影響により抵抗値のばら
つきが大きくなる。この結果、動作バイアス点のコント
ロールが困難になり、かつ動作バイアス点のばらつきが
大きくなる。
るようにＦＥＴ１００のゲート幅を大きくすると、ＦＥ
Ｔの適正バイアス点は電流値と無関係にほぼ一定である
ので、バイアス点設定用のソース抵抗Ｒｓの値は小さく
する必要があり、配線抵抗等の影響により抵抗値のばら
つきが大きくなる。この結果、動作バイアス点のコント
ロールが困難になり、かつ動作バイアス点のばらつきが
大きくなる。
【００１０】また、大電力用ＦＥＴは、一般に、複数個
の単位ＦＥＴの並列接続により構成するが、ゲート幅が
大きくなると、これら各単位ＦＥＴのソース端子から高
周波バイパス用のコンデンサＣｓまでの配線長が異なる
ため、これら配線等による寄生インピーダンスの差が無
視出来なくなり各単位ＦＥＴ動作のバランスが困難とな
ることから、高周波動作が不安定となり、発振等の不具
合が生じる。
の単位ＦＥＴの並列接続により構成するが、ゲート幅が
大きくなると、これら各単位ＦＥＴのソース端子から高
周波バイパス用のコンデンサＣｓまでの配線長が異なる
ため、これら配線等による寄生インピーダンスの差が無
視出来なくなり各単位ＦＥＴ動作のバランスが困難とな
ることから、高周波動作が不安定となり、発振等の不具
合が生じる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
装置は、ゲート幅を大きくすると、バイアス点設定用の
ソース抵抗の値は小さくする必要があり、配線抵抗等の
影響により抵抗値のばらつきが大きくなるため、動作バ
イアス点のコントロールが困難になり、かつ動作バイア
ス点のばらつきが大きくなるという欠点があった。
装置は、ゲート幅を大きくすると、バイアス点設定用の
ソース抵抗の値は小さくする必要があり、配線抵抗等の
影響により抵抗値のばらつきが大きくなるため、動作バ
イアス点のコントロールが困難になり、かつ動作バイア
ス点のばらつきが大きくなるという欠点があった。
【００１２】また、ゲート幅が大きくなると、ＦＥＴを
構成する各単位ＦＥＴのソース端子から高周波バイパス
用のコンデンサまでの配線長が異なるため、これら配線
等による寄生インピーダンスの差に起因して各単位ＦＥ
Ｔ動作のバランスが困難となることから、高周波動作が
不安定となり、発振等の不具合が生じるという欠点があ
った。
構成する各単位ＦＥＴのソース端子から高周波バイパス
用のコンデンサまでの配線長が異なるため、これら配線
等による寄生インピーダンスの差に起因して各単位ＦＥ
Ｔ動作のバランスが困難となることから、高周波動作が
不安定となり、発振等の不具合が生じるという欠点があ
った。
【００１３】本発明の目的は、大電力用にゲート幅を大
きくしても動作バイアス点のばらつきを抑圧し、高周波
動作を安定化した半導体装置を提供することにある。
きくしても動作バイアス点のばらつきを抑圧し、高周波
動作を安定化した半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
ゲート電極及びドレイン電極の各々を並列接続したＮ
（整数）個の単位ＦＥＴからなりソース電極に接続した
ソース抵抗によりセルフバイアス用のバイアス電位が設
定される高周波大電力用のＦＥＴにおいて、前記単位Ｆ
ＥＴの各々が、一端をソース電極に他端を外部接続用ソ
ース端子にそれぞれ接続した前記ソース抵抗のＮ倍の抵
抗値の抵抗素子と、前記抵抗素子に並列接続した容量素
子とを備えて構成されている。
ゲート電極及びドレイン電極の各々を並列接続したＮ
（整数）個の単位ＦＥＴからなりソース電極に接続した
ソース抵抗によりセルフバイアス用のバイアス電位が設
定される高周波大電力用のＦＥＴにおいて、前記単位Ｆ
ＥＴの各々が、一端をソース電極に他端を外部接続用ソ
ース端子にそれぞれ接続した前記ソース抵抗のＮ倍の抵
抗値の抵抗素子と、前記抵抗素子に並列接続した容量素
子とを備えて構成されている。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
の半導体装置であるＦＥＴの等価回路を回路図で示す図
１を参照すると、この図に示す本実施の形態の半導体装
置は、ゲート及びドレインを並列接続した４個の単位Ｆ
ＥＴ１０，２０，３０，４０と、単位ＦＥＴ１０，２
０，３０，４０の各ゲートｇを並列接続して成るゲート
端子Ｇに一端を接続した高周波成分阻止用のコイルＬＧ
と一端をコイルＬＧの他端に他端を接地にそれぞれ接続
した抵抗ＲＧとを備える。
の半導体装置であるＦＥＴの等価回路を回路図で示す図
１を参照すると、この図に示す本実施の形態の半導体装
置は、ゲート及びドレインを並列接続した４個の単位Ｆ
ＥＴ１０，２０，３０，４０と、単位ＦＥＴ１０，２
０，３０，４０の各ゲートｇを並列接続して成るゲート
端子Ｇに一端を接続した高周波成分阻止用のコイルＬＧ
と一端をコイルＬＧの他端に他端を接地にそれぞれ接続
した抵抗ＲＧとを備える。
【００１６】単位ＦＥＴ１０は、セルフバイアス回路を
構成するためソースｓと接地との間に接続した抵抗Ｒｓ
１と、抵抗Ｒｓ１と並列接続したコンデンサＣｓ１とを
備える。
構成するためソースｓと接地との間に接続した抵抗Ｒｓ
１と、抵抗Ｒｓ１と並列接続したコンデンサＣｓ１とを
備える。
【００１７】単位ＦＥＴ１０の構造を模式的に断面図で
示す図２を参照すると、半導体基板１上の活性領域２に
形成し以下の順番で配列した、ドレイン電極層４と、ゲ
ート電極３と、２つのソース電極層５，６とを有する。
示す図２を参照すると、半導体基板１上の活性領域２に
形成し以下の順番で配列した、ドレイン電極層４と、ゲ
ート電極３と、２つのソース電極層５，６とを有する。
【００１８】ドレイン電極層４とソース電極６の各々の
上部には、オーミックメタル７を形成する。
上部には、オーミックメタル７を形成する。
【００１９】また、ソース電極層５の上部には、このソ
ース電極層５側から順に下部電極８と、キャパシタ（コ
ンデンサ）用の誘電体層９と、上部電極１１とを形成す
る。これら下部電極８と誘電体層９と上部電極１１と
は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔ
ａｌ）構造のコンデンサＣｓ１対応のコンデンサ素子１
５を形成する。
ース電極層５側から順に下部電極８と、キャパシタ（コ
ンデンサ）用の誘電体層９と、上部電極１１とを形成す
る。これら下部電極８と誘電体層９と上部電極１１と
は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔ
ａｌ）構造のコンデンサＣｓ１対応のコンデンサ素子１
５を形成する。
【００２０】ゲート電極３の上部にはゲート配線部１８
を形成する。
を形成する。
【００２１】さらに、ソース電極層５，６の間には、活
性領域２により抵抗Ｒｓ１対応の抵抗素子１６を形成す
る。
性領域２により抵抗Ｒｓ１対応の抵抗素子１６を形成す
る。
【００２２】また、素子間分離や、抵抗素子１６のトリ
ミング等の必要に応じて形成した絶縁イオン注入層１２
を有する。
ミング等の必要に応じて形成した絶縁イオン注入層１２
を有する。
【００２３】上記各素子全体を覆うように形成した誘電
体層１４を有し、この誘電体層１４の必要箇所にスルー
ホール１７を形成し、各素子の電極を最上層部に引き出
す配線メタル１３を有する。
体層１４を有し、この誘電体層１４の必要箇所にスルー
ホール１７を形成し、各素子の電極を最上層部に引き出
す配線メタル１３を有する。
【００２４】次に、図１及び図２を参照して本実施の形
態の動作について説明すると、ソース電極層５は、ＭＩ
Ｍ構造のコンデンサ素子すなわちコンデンサＣｓ１によ
り、高周波信号に対しては接地電位であり、ドレイン電
極層４がドレインｄ、ゲート電極３がゲートｇ、及びソ
ース電極層５がソースｓとしてそれぞれ作用する単位Ｆ
ＥＴ１０として動作する。このとき、ソース電極層５，
６は高周波的に短絡状態である。
態の動作について説明すると、ソース電極層５は、ＭＩ
Ｍ構造のコンデンサ素子すなわちコンデンサＣｓ１によ
り、高周波信号に対しては接地電位であり、ドレイン電
極層４がドレインｄ、ゲート電極３がゲートｇ、及びソ
ース電極層５がソースｓとしてそれぞれ作用する単位Ｆ
ＥＴ１０として動作する。このとき、ソース電極層５，
６は高周波的に短絡状態である。
【００２５】一方、直流的には、ソース電極層５，６間
に抵抗素子１６すなわち抵抗Ｒｓ１が挿入されており、
ＦＥＴ１０をセルフバイアス動作させる。
に抵抗素子１６すなわち抵抗Ｒｓ１が挿入されており、
ＦＥＴ１０をセルフバイアス動作させる。
【００２６】図１を再度参照すると、本実施の形態の半
導体装置は、単位ＦＥＴ１０と同一構造の単位ＦＥＴ２
０，３０，４０をさらに並列接続して構成する。したが
って、個々のソース抵抗Ｒｓ１の値は各単位ＦＥＴのセ
ルフバイアス対応の値でよく、高出力化に伴う電流値の
増加に対応して極端に小さくする必要がない。
導体装置は、単位ＦＥＴ１０と同一構造の単位ＦＥＴ２
０，３０，４０をさらに並列接続して構成する。したが
って、個々のソース抵抗Ｒｓ１の値は各単位ＦＥＴのセ
ルフバイアス対応の値でよく、高出力化に伴う電流値の
増加に対応して極端に小さくする必要がない。
【００２７】次に、本実施の形態の半導体装置であるＦ
ＥＴの具体的な構造を図２と共通の構成要素には共通の
参照文字／数字を付して同様に平面図及びＡ−Ａ断面図
で模式的に示す図３（Ａ），（Ｂ）を参照すると、この
図に示す本実施の形態の半導体装置の半導体基板１はノ
ンドープＧａＡｓ（ｉ−ＧａＡｓ）基板であり、活性領
域２は、幅ＷＡが１００μｍ、厚さ約１０００ （オン
グストローム）、ドーピング量２×１０17 ／ｃｍ3 程
度のＳｉドープＧａＡｓ（ｎ−ＧａＡｓ）層で形成す
る。
ＥＴの具体的な構造を図２と共通の構成要素には共通の
参照文字／数字を付して同様に平面図及びＡ−Ａ断面図
で模式的に示す図３（Ａ），（Ｂ）を参照すると、この
図に示す本実施の形態の半導体装置の半導体基板１はノ
ンドープＧａＡｓ（ｉ−ＧａＡｓ）基板であり、活性領
域２は、幅ＷＡが１００μｍ、厚さ約１０００ （オン
グストローム）、ドーピング量２×１０17 ／ｃｍ3 程
度のＳｉドープＧａＡｓ（ｎ−ＧａＡｓ）層で形成す
る。
【００２８】ドレイン電極層４とゲート電極３と２つの
ソース電極層５，６は、厚さ約１０００ 、ドーピング
量３．５×１０18 ／ｃｍ3 程度のＳｉドープＧａＡｓ
（ｎ+−ＧａＡｓ）層で形成する。
ソース電極層５，６は、厚さ約１０００ 、ドーピング
量３．５×１０18 ／ｃｍ3 程度のＳｉドープＧａＡｓ
（ｎ+−ＧａＡｓ）層で形成する。
【００２９】ドレイン電極層４とソース電極層６の各々
の上部に形成したオーミックメタル７Ａ，７はＮｉ−Ａ
ｕＧｅ等の合金でそれぞれ形成する。
の上部に形成したオーミックメタル７Ａ，７はＮｉ−Ａ
ｕＧｅ等の合金でそれぞれ形成する。
【００３０】また、ソース電極層６の上部の下部電極
８,１１はＰｔ等により、コンデンサ用の誘電体層９は
厚さ２０００ のチタン酸ストロンチウム（ＳＴＯ）等
でそれぞれ形成する。
８,１１はＰｔ等により、コンデンサ用の誘電体層９は
厚さ２０００ のチタン酸ストロンチウム（ＳＴＯ）等
でそれぞれ形成する。
【００３１】全体を覆う誘電体層１４はＳｉＯ2 （酸化
シリコン）等の誘電体で形成し、各電極はそれぞれスル
ーホール１７を介して配線メタル１３により最上層に引
き出され配線を形成する。
シリコン）等の誘電体で形成し、各電極はそれぞれスル
ーホール１７を介して配線メタル１３により最上層に引
き出され配線を形成する。
【００３２】前述のように、下部電極８と誘電体層９と
上部電極１１とは、ＭＩＭ構造のコンデンサ素子１５を
形成する。ＳＴＯの比誘電率は約１５０であるので、幅
ＷＣ，長さＬＣをそれぞれ９２μｍ，３μｍに設定すれ
ば、活性層幅ＷＡが１００μｍの単位ゲート当たり約２
ＰＦのコンデンサＣｓ１を形成できる。
上部電極１１とは、ＭＩＭ構造のコンデンサ素子１５を
形成する。ＳＴＯの比誘電率は約１５０であるので、幅
ＷＣ，長さＬＣをそれぞれ９２μｍ，３μｍに設定すれ
ば、活性層幅ＷＡが１００μｍの単位ゲート当たり約２
ＰＦのコンデンサＣｓ１を形成できる。
【００３３】また、ソース電極層５，６の間には、活性
領域２により抵抗素子１６を形成する。抵抗値は活性領
域２のドーピング量や厚さによって決定され、この例で
はシート抵抗値は約７８０Ω／□程度である。したがっ
て抵抗素子の幅ＷＲ，長さＬＲをそれぞれ９６μｍ，
７．５μｍに設定すれば、単位ゲート当たり約６０Ωの
ソース抵抗Ｒｓ１を形成できる。
領域２により抵抗素子１６を形成する。抵抗値は活性領
域２のドーピング量や厚さによって決定され、この例で
はシート抵抗値は約７８０Ω／□程度である。したがっ
て抵抗素子の幅ＷＲ，長さＬＲをそれぞれ９６μｍ，
７．５μｍに設定すれば、単位ゲート当たり約６０Ωの
ソース抵抗Ｒｓ１を形成できる。
【００３４】したがって、高周波に対しドレイン電極層
４がドレインｄ、ゲート電極３がゲートｇ、及びソース
電極層５がソースｓとしてそれぞれ作用する単位ゲート
幅１００μｍの単位ＦＥＴを構成する。このような複数
の単位ＦＥＴ（単位セル）を、配線メタル１３により並
列接続して、１つの大電力用ＦＥＴを構成する。
４がドレインｄ、ゲート電極３がゲートｇ、及びソース
電極層５がソースｓとしてそれぞれ作用する単位ゲート
幅１００μｍの単位ＦＥＴを構成する。このような複数
の単位ＦＥＴ（単位セル）を、配線メタル１３により並
列接続して、１つの大電力用ＦＥＴを構成する。
【００３５】直流的には、各単位ＦＥＴのソース電極層
５，６間に抵抗素子１６を挿入した構成であり、この抵
抗素子１６がソース抵抗Ｒｓ１として作用し、ＦＥＴを
セルフバイアス動作させる。
５，６間に抵抗素子１６を挿入した構成であり、この抵
抗素子１６がソース抵抗Ｒｓ１として作用し、ＦＥＴを
セルフバイアス動作させる。
【００３６】本実施例の半導体装置の製造工程を工程図
で示す図４を参照すると、まず、半導体基板１上に、Ｍ
ＯＣＶＤ法等により、活性領域２及び高濃度層６０をエ
ピタキシャル成長させて形成する（Ａ）。
で示す図４を参照すると、まず、半導体基板１上に、Ｍ
ＯＣＶＤ法等により、活性領域２及び高濃度層６０をエ
ピタキシャル成長させて形成する（Ａ）。
【００３７】次に、公知のリソグラフィ技術及びエッチ
ング技術により、マスク６１を用いて高濃度層６０をパ
ターニングし、ドレイン電極層４及びソース電極層５，
６の各々を形成する（Ｂ）。
ング技術により、マスク６１を用いて高濃度層６０をパ
ターニングし、ドレイン電極層４及びソース電極層５，
６の各々を形成する（Ｂ）。
【００３８】次に、減圧ＣＶＤ法等を用いて、ＳｉＯ2
膜６２を形成し、その後、不要部分の分離のためのマス
ク６３を形成し、ボロンイオン（Ｂ+ ）を注入して、絶
縁イオン注入層１２を形成する（Ｃ）。
膜６２を形成し、その後、不要部分の分離のためのマス
ク６３を形成し、ボロンイオン（Ｂ+ ）を注入して、絶
縁イオン注入層１２を形成する（Ｃ）。
【００３９】次に、リソグラフィ技術及びエッチング技
術により、ゲート電極３の形成部分のＳｉＯ2 膜６２に
所定の開口を設け、ＷＳｉ及びＡｕをスパッタリング等
でゲート電極３及びゲート配線部１８を形成する
（Ｄ）。
術により、ゲート電極３の形成部分のＳｉＯ2 膜６２に
所定の開口を設け、ＷＳｉ及びＡｕをスパッタリング等
でゲート電極３及びゲート配線部１８を形成する
（Ｄ）。
【００４０】次に、ドレイン電極層４及びソース電極層
６の各々の形成部分のＳｉＯ2 膜６２に所定の開口を設
け、蒸着技術によりＮｉ−ＡｕＧｅ等のオーミックメタ
ル７，７Ａをを形成する（Ｅ）。
６の各々の形成部分のＳｉＯ2 膜６２に所定の開口を設
け、蒸着技術によりＮｉ−ＡｕＧｅ等のオーミックメタ
ル７，７Ａをを形成する（Ｅ）。
【００４１】次に、ソース電極層５の形成部分のＳｉＯ
2 膜６２に所定の開口を設け、スパッタリング技術でＰ
ｔの下部電極８，ＳＴＯのコンデンサ用誘電体９及びＰ
ｔの上部電極１１を形成する（Ｆ）。
2 膜６２に所定の開口を設け、スパッタリング技術でＰ
ｔの下部電極８，ＳＴＯのコンデンサ用誘電体９及びＰ
ｔの上部電極１１を形成する（Ｆ）。
【００４２】次に、プラズマＣＶＤ法等で、全体をＳｉ
Ｏ2 膜６５を形成し、平坦化する（Ｇ）。このときＳｉ
Ｏ2 膜６２もＳｉＯ2 膜６５に含まれる。
Ｏ2 膜６５を形成し、平坦化する（Ｇ）。このときＳｉ
Ｏ2 膜６２もＳｉＯ2 膜６５に含まれる。
【００４３】最後にエッチング技術により、所要のスル
ーホールを形成し、めっき法等により配線メタル１３，
１３Ａ、１３Ｂを形成し、配線形成する（Ｈ）。
ーホールを形成し、めっき法等により配線メタル１３，
１３Ａ、１３Ｂを形成し、配線形成する（Ｈ）。
【００４４】次に、本発明の第２の実施の形態の半導体
装置の構造を図２と共通の構成要素には共通の参照文字
／数字を付して同様に断面図で示す図５を参照すると、
この図に示す本実施の形態の前述の第１の実施の形態と
の相違点は、活性領域２の代わりにイオン注入で形成し
た活性領域２Ａと、ドレイン電極層４とソース電極層
５，６の各々の下部に同様にイオン注入で形成したドレ
インコンタクト層７４とソースコンタクト層７５，７６
とを有することである。
装置の構造を図２と共通の構成要素には共通の参照文字
／数字を付して同様に断面図で示す図５を参照すると、
この図に示す本実施の形態の前述の第１の実施の形態と
の相違点は、活性領域２の代わりにイオン注入で形成し
た活性領域２Ａと、ドレイン電極層４とソース電極層
５，６の各々の下部に同様にイオン注入で形成したドレ
インコンタクト層７４とソースコンタクト層７５，７６
とを有することである。
【００４５】本実施の形態の半導体装置の製造工程につ
いて説明すると、まず、ノンドープＧａＡｓ基板である
半導体基板１上に、公知のイオン注入技術を用いてＳｉ
イオンを、例えばドース量３×１０13 ／ｃｍ2 、注入
エネルギー５０ｋｅＶで注入して活性領域２Ａを形成す
る。次に、同様のイオン注入技術でＳｉイオンをドース
量２×１０13 ／ｃｍ2 、注入エネルギー１００ｋｅＶ
でドレインコンタクト層７４とソースコンタクト層７
５，７６とを形成する。それ以外の構造及び製造工程は
第１の実施の形態と同一である。
いて説明すると、まず、ノンドープＧａＡｓ基板である
半導体基板１上に、公知のイオン注入技術を用いてＳｉ
イオンを、例えばドース量３×１０13 ／ｃｍ2 、注入
エネルギー５０ｋｅＶで注入して活性領域２Ａを形成す
る。次に、同様のイオン注入技術でＳｉイオンをドース
量２×１０13 ／ｃｍ2 、注入エネルギー１００ｋｅＶ
でドレインコンタクト層７４とソースコンタクト層７
５，７６とを形成する。それ以外の構造及び製造工程は
第１の実施の形態と同一である。
【００４６】次に、本発明の第３の実施の形態の半導体
装置の構造を図３と共通の構成要素には共通の参照文字
／数字を付して模式的に平面図で示す図６（Ａ），
（Ｂ）を参照すると、この図に示す本実施の形態の前述
の第１の実施の形態との相違点は、抵抗素子１６の抵抗
値を調整するための絶縁注入層８０を有することであ
る。
装置の構造を図３と共通の構成要素には共通の参照文字
／数字を付して模式的に平面図で示す図６（Ａ），
（Ｂ）を参照すると、この図に示す本実施の形態の前述
の第１の実施の形態との相違点は、抵抗素子１６の抵抗
値を調整するための絶縁注入層８０を有することであ
る。
【００４７】この絶縁注入層８０は、図４に示した製造
工程の絶縁イオン注入層１２の形成工程（Ｃ）で形成す
る。
工程の絶縁イオン注入層１２の形成工程（Ｃ）で形成す
る。
【００４８】
【発明の効果】以上説明したように、本発明の半導体装
置は、単位ＦＥＴの各々が、ソース抵抗のＮ倍の抵抗値
の抵抗素子と、この抵抗素子に並列接続した容量素子と
を備え、セルフバイアス回路を構成するソース抵抗を単
位ＦＥＴ毎に分散配置したため大電力化に対応してゲー
ト幅を増大しても各単位ソース抵抗値を小さくする必要
がないので、セルフバイアスのバイアス点のばらつきを
低減出来るという効果がある。
置は、単位ＦＥＴの各々が、ソース抵抗のＮ倍の抵抗値
の抵抗素子と、この抵抗素子に並列接続した容量素子と
を備え、セルフバイアス回路を構成するソース抵抗を単
位ＦＥＴ毎に分散配置したため大電力化に対応してゲー
ト幅を増大しても各単位ソース抵抗値を小さくする必要
がないので、セルフバイアスのバイアス点のばらつきを
低減出来るという効果がある。
【００４９】また、セルフバイアス回路を構成する高周
波バイパス用のソースコンデンサをＦＥＴの単位ＦＥＴ
毎に分散配置したため、各単位ＦＥＴのソースからソー
スコンデンサまでの距離が一定となるので、ゲート幅を
増大しても各単位ＦＥＴ相互間の動作バランスが改善さ
れ、発振等の不安定動作を抑圧出来るという効果があ
る。
波バイパス用のソースコンデンサをＦＥＴの単位ＦＥＴ
毎に分散配置したため、各単位ＦＥＴのソースからソー
スコンデンサまでの距離が一定となるので、ゲート幅を
増大しても各単位ＦＥＴ相互間の動作バランスが改善さ
れ、発振等の不安定動作を抑圧出来るという効果があ
る。
【図１】本発明の半導体装置の第１の実施の形態を示す
回路図である。
回路図である。
【図２】本実施の形態の半導体装置の構造を模式的に示
す断面図である。
す断面図である。
【図３】本実施の形態の半導体装置の具体的な構造を模
式的に示す平面図及び断面図である。
式的に示す平面図及び断面図である。
【図４】本実施の形態の半導体装置の製造工程を示す工
程図である。
程図である。
【図５】本発明の第２の実施の形態の半導体装置の構造
を模式的に示す断面図である。
を模式的に示す断面図である。
【図６】本発明の第３の実施の形態の半導体装置の構造
を模式的に示す平面図である。
を模式的に示す平面図である。
【図７】従来の半導体装置の一例を示す回路図及びその
特性の一例を示す特性図である。
特性の一例を示す特性図である。
１ 半導体基板 ２，２Ａ 活性領域 ３ ゲート電極 ４ ドレイン電極層 ５，６ ソース電極層 ７，７Ａ オーミックメタル ８ 下部電極 ９，１４ 誘電体層 １０，２０，３０ 単位ＦＥＴ １１ 上部電極 １２ 絶縁イオン注入層 １３ 配線メタル １５ コンデンサ素子 １６ 抵抗素子 １７ スルーホール １８ ゲート配線部 ６０ 高濃度層 ６１，６３ マスク ６２，６５ ＳｉＯ2 膜 ７４ ドレインコンタクト層 ７５，７６ ソースコンタクト層 ８０ 絶縁注入層 Ｃｓ コンデンサ Ｌｇ，Ｌｄ コイル Ｒｇ，Ｒｓ，Ｒｓ１ 抵抗
Claims (4)
- 【請求項１】 ゲート電極及びドレイン電極の各々を並
列接続したＮ（整数）個の単位ＦＥＴからなりソース電
極に接続したソース抵抗によりセルフバイアス用のバイ
アス電位が設定される高周波大電力用のＦＥＴにおい
て、 前記単位ＦＥＴの各々が、一端をソース電極に他端を外
部接続用ソース端子にそれぞれ接続した前記ソース抵抗
のＮ倍の抵抗値の抵抗素子と、 前記抵抗素子に並列接続した容量素子とを備えることを
特徴とする半導体装置。 - 【請求項２】 単位ＦＥＴが、半導体基板上に形成した
活性領域に順次に配列して形成したドレイン電極層とゲ
ート電極と第１，第２のソース電極層と、 前記ゲート電極上に形成したゲート配線用メタルと前記
ドレイン電極層上に形成したドレイン配線用メタルと、 前記第１のソース電極層上に形成した容量素子構成用の
容量素子用誘電体層とその上に形成した上部電極層と、 前記第１，第２のソース電極層間の前記活性領域に形成
したソース抵抗用の抵抗素子と、 前記第２のソース電極層と前記上部電極層とを接続する
ソース配線用メタルとを備えることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記活性領域が、イオン注入法で形成さ
れ、前記ドレイン電極層と前記第１，第２のソース電極
層の各々の下部にイオン注入法で形成したドレインコン
タクト層と第１，第２のソースコンタクト層とをそれぞ
れ有することを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記抵抗素子の抵抗値を調整するための
絶縁注入層を備えることを特徴とする請求項２記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326684A JPH11163646A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326684A JPH11163646A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163646A true JPH11163646A (ja) | 1999-06-18 |
Family
ID=18190511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326684A Pending JPH11163646A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507970A (ja) * | 2003-09-30 | 2007-03-29 | リー ジョング リュル | 増幅回路における入出力信号保護回路 |
| JP2008108840A (ja) * | 2006-10-24 | 2008-05-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
-
1997
- 1997-11-27 JP JP9326684A patent/JPH11163646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507970A (ja) * | 2003-09-30 | 2007-03-29 | リー ジョング リュル | 増幅回路における入出力信号保護回路 |
| JP2008108840A (ja) * | 2006-10-24 | 2008-05-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000919 |