JPH0514156A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0514156A JPH0514156A JP16472891A JP16472891A JPH0514156A JP H0514156 A JPH0514156 A JP H0514156A JP 16472891 A JP16472891 A JP 16472891A JP 16472891 A JP16472891 A JP 16472891A JP H0514156 A JPH0514156 A JP H0514156A
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- capacitor
- resistor
- surge voltage
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Abstract
(57)【要約】
【目的】スイッチング素子のスイッチング動作により負
荷に電源電圧を供給する場合に、スイッチング動作に伴
いスイッチング素子の構造に起因して生じるインダクタ
ンス分によって発生するサージ電圧を防止する。 【構成】１つの半導体基板上において、抵抗４とコンデ
ンサ３の直列回路をスイッチング素子２と並列に接続す
る。その抵抗４とコンデンサ３の直列回路によって前記
サージ電圧を吸収する。
荷に電源電圧を供給する場合に、スイッチング動作に伴
いスイッチング素子の構造に起因して生じるインダクタ
ンス分によって発生するサージ電圧を防止する。 【構成】１つの半導体基板上において、抵抗４とコンデ
ンサ３の直列回路をスイッチング素子２と並列に接続す
る。その抵抗４とコンデンサ３の直列回路によって前記
サージ電圧を吸収する。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング素子等の半
導体集積回路装置に関するものである。
導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、駆動信号に基づいてスイッチング
素子Ｔのスイッチング動作させ負荷Ｚに直流電源Ｅより
電源電圧Ｖを供給する場合に、スイッチング動作に伴い
配線中のインダクタンス分Ｌによって生じるサージ電圧
を吸収してその発生を防止するために、図９に示すＣＲ
Ｄスナバ回路３０または図１０に示すＣＲスナバ回路３
１が用いられている。
素子Ｔのスイッチング動作させ負荷Ｚに直流電源Ｅより
電源電圧Ｖを供給する場合に、スイッチング動作に伴い
配線中のインダクタンス分Ｌによって生じるサージ電圧
を吸収してその発生を防止するために、図９に示すＣＲ
Ｄスナバ回路３０または図１０に示すＣＲスナバ回路３
１が用いられている。
【０００３】すなわち、スイッチング素子Ｔの実装回路
においてはその配線中にインダクタンス分Ｌが生じる。
そして、スイッチング素子Ｔのスイッチング動作に伴
い、その非導通時にインダクタンス分Ｌに誘起された電
気エネルギーは導通時に大きなサージ電圧となって負荷
Ｚに流れる。その時にスイッチング素子Ｔにより負荷Ｚ
に印加される電圧Ｖｆには図１１に示すようなサージ電
圧による大きなオーバーシュート４０とリンギング４１
が生じている。このサージ電圧が負荷Ｚに印加されると
負荷Ｚが破壊されたり、損傷を受けることによって誤動
作したりすることになるため、それを防止するために上
記ＣＲＤスナバ回路３０またはＣＲスナバ回路３１が設
けられている。
においてはその配線中にインダクタンス分Ｌが生じる。
そして、スイッチング素子Ｔのスイッチング動作に伴
い、その非導通時にインダクタンス分Ｌに誘起された電
気エネルギーは導通時に大きなサージ電圧となって負荷
Ｚに流れる。その時にスイッチング素子Ｔにより負荷Ｚ
に印加される電圧Ｖｆには図１１に示すようなサージ電
圧による大きなオーバーシュート４０とリンギング４１
が生じている。このサージ電圧が負荷Ｚに印加されると
負荷Ｚが破壊されたり、損傷を受けることによって誤動
作したりすることになるため、それを防止するために上
記ＣＲＤスナバ回路３０またはＣＲスナバ回路３１が設
けられている。
【０００４】ＣＲＤスナバ回路３０はスイッチング素子
Ｔに対して外付けで並列にコンデンサＣと抵抗Ｒを接続
し抵抗Ｒに並列にダイオードＤを接続している。例え
ば、数十Ａの電流容量のスイッチング素子Ｔにおいて
は、コンデンサＣの容量は数十μＦで抵抗Ｒは１０Ω前
後である。また、ＣＲスナバ回路３１はスイッチング素
子Ｔに対して外付けで並列にコンデンサＣと抵抗Ｒを接
続している。例えば、数十Ａの電流容量のスイッチング
素子Ｔにおいては、コンデンサＣの容量は０．１〜数十
μＦ以下で抵抗Ｒは１〜数百Ω以下である。
Ｔに対して外付けで並列にコンデンサＣと抵抗Ｒを接続
し抵抗Ｒに並列にダイオードＤを接続している。例え
ば、数十Ａの電流容量のスイッチング素子Ｔにおいて
は、コンデンサＣの容量は数十μＦで抵抗Ｒは１０Ω前
後である。また、ＣＲスナバ回路３１はスイッチング素
子Ｔに対して外付けで並列にコンデンサＣと抵抗Ｒを接
続している。例えば、数十Ａの電流容量のスイッチング
素子Ｔにおいては、コンデンサＣの容量は０．１〜数十
μＦ以下で抵抗Ｒは１〜数百Ω以下である。
【０００５】そのＣＲＤスナバ回路３０およびＣＲスナ
バ回路３１の抵抗ＲとコンデンサＣは、配線中のインダ
クタンス分Ｌと共にＬＣＲの直列共振回路を形成する。
そして、スイッチング素子Ｔの導通時に発生するサージ
電圧をそのＬＣＲ直列共振回路の共振によって吸収し、
負荷Ｚにサージ電圧が印加されるのを防止している。
バ回路３１の抵抗ＲとコンデンサＣは、配線中のインダ
クタンス分Ｌと共にＬＣＲの直列共振回路を形成する。
そして、スイッチング素子Ｔの導通時に発生するサージ
電圧をそのＬＣＲ直列共振回路の共振によって吸収し、
負荷Ｚにサージ電圧が印加されるのを防止している。
【０００６】但し、配線中のインダクタンス分Ｌの値は
実測できないため、その両スナバ回路３０，３１の共振
周波数の設定はコンデンサＣの値を調整することによっ
て行っている。また、その共振特性の設定は抵抗Ｒの値
を調整することによって行っている。
実測できないため、その両スナバ回路３０，３１の共振
周波数の設定はコンデンサＣの値を調整することによっ
て行っている。また、その共振特性の設定は抵抗Ｒの値
を調整することによって行っている。
【０００７】
【発明が解決しようとする課題】しかしながら、ＣＲＤ
スナバ回路３０またはＣＲスナバ回路３１を設けた時の
スイッチング素子Ｔにより負荷Ｚに印加される電圧Ｖｆ
には、図１２に示すように、大きなオーバーシュートに
ついてはＬＣＲ直列共振回路によって吸収されてなくな
っている。しかし、小さなオーバーシュート４２とリン
ギング４３が残っていることが多い。
スナバ回路３０またはＣＲスナバ回路３１を設けた時の
スイッチング素子Ｔにより負荷Ｚに印加される電圧Ｖｆ
には、図１２に示すように、大きなオーバーシュートに
ついてはＬＣＲ直列共振回路によって吸収されてなくな
っている。しかし、小さなオーバーシュート４２とリン
ギング４３が残っていることが多い。
【０００８】この小さなオーバーシュート４２とリンギ
ング４３は、半導体基板およびボンディングワイヤーの
取り回し、マウンティング等のスイッチング素子Ｔの構
造によって生じるサージ電圧であると思われる。このス
イッチング素子Ｔの構造に起因するサージ電圧について
は、外付けの前記ＣＲＤスナバ回路３０またはＣＲスナ
バ回路３１によってその発生を防止することが極めて難
しい。
ング４３は、半導体基板およびボンディングワイヤーの
取り回し、マウンティング等のスイッチング素子Ｔの構
造によって生じるサージ電圧であると思われる。このス
イッチング素子Ｔの構造に起因するサージ電圧について
は、外付けの前記ＣＲＤスナバ回路３０またはＣＲスナ
バ回路３１によってその発生を防止することが極めて難
しい。
【０００９】すなわち、配線中のインダクタンス分Ｌに
よって生じるサージ電圧の周波数とスイッチング素子Ｔ
の構造に起因するサージ電圧の周波数（通常１ＭHz以
上）は一致するとは限らず、多くの場合異なっている。
そのため、配線中のインダクタンス分Ｌによって生じる
サージ電圧を最も効果的に除去するように、ＣＲＤスナ
バ回路３０またはＣＲスナバ回路３１のコンデンサＣの
値を設定して急峻な減衰特性を作ったとしても、スイッ
チング素子Ｔ自体に起因するサージ電圧は除去できずに
残ってしまう。また、スイッチング素子Ｔの構造に起因
するサージ電圧を最も効果的に除去するようにコンデン
サＣの値を設定して急峻な減衰特性を作ったとしても、
配線中のインダクタンス分Ｌによって生じるサージ電圧
は除去できずに残ってしまう。
よって生じるサージ電圧の周波数とスイッチング素子Ｔ
の構造に起因するサージ電圧の周波数（通常１ＭHz以
上）は一致するとは限らず、多くの場合異なっている。
そのため、配線中のインダクタンス分Ｌによって生じる
サージ電圧を最も効果的に除去するように、ＣＲＤスナ
バ回路３０またはＣＲスナバ回路３１のコンデンサＣの
値を設定して急峻な減衰特性を作ったとしても、スイッ
チング素子Ｔ自体に起因するサージ電圧は除去できずに
残ってしまう。また、スイッチング素子Ｔの構造に起因
するサージ電圧を最も効果的に除去するようにコンデン
サＣの値を設定して急峻な減衰特性を作ったとしても、
配線中のインダクタンス分Ｌによって生じるサージ電圧
は除去できずに残ってしまう。
【００１０】そこで、ＣＲＤスナバ回路３０またはＣＲ
スナバ回路３１の減衰特性を緩やかにして、配線中のイ
ンダクタンス分Ｌによって生じるサージ電圧の周波数と
スイッチング素子Ｔの構造に起因するサージ電圧の周波
数の両方が減衰特性内に含まれるように抵抗Ｒの値を設
定すると、スイッチング素子Ｔの構造に起因するサージ
電圧は除去できても、配線中のインダクタンス分Ｌによ
って生じるサージ電圧は大きいため、緩やかな減衰特性
ではそのオーバーシュートが充分除去できずに残ってし
まう。
スナバ回路３１の減衰特性を緩やかにして、配線中のイ
ンダクタンス分Ｌによって生じるサージ電圧の周波数と
スイッチング素子Ｔの構造に起因するサージ電圧の周波
数の両方が減衰特性内に含まれるように抵抗Ｒの値を設
定すると、スイッチング素子Ｔの構造に起因するサージ
電圧は除去できても、配線中のインダクタンス分Ｌによ
って生じるサージ電圧は大きいため、緩やかな減衰特性
ではそのオーバーシュートが充分除去できずに残ってし
まう。
【００１１】そのため、従来は抵抗ＲとコンデンサＣの
両方の値を最適に設定することによって、配線中のイン
ダクタンス分Ｌによって生じるサージ電圧とスイッチン
グ素子Ｔの構造に起因するサージ電圧とを共に吸収する
外付けのＣＲＤスナバ回路３０またはＣＲスナバ回路３
１を具体化していた。
両方の値を最適に設定することによって、配線中のイン
ダクタンス分Ｌによって生じるサージ電圧とスイッチン
グ素子Ｔの構造に起因するサージ電圧とを共に吸収する
外付けのＣＲＤスナバ回路３０またはＣＲスナバ回路３
１を具体化していた。
【００１２】すなわち、配線中のインダクタンス分Ｌの
値が実測できないために最適な共振周波数および減衰特
性を得るための抵抗ＲおよびコンデンサＣの値は計算に
よって求めることができない。そこで、実際にＣＲＤス
ナバ回路３０またはＣＲスナバ回路３１を組み、スイッ
チング素子Ｔの応答特性を実測しながら抵抗Ｒおよびコ
ンデンサＣの値を共に調整してカット・アンド・トライ
によって最適な値を求める方法で回路設計を行わなけれ
ばならない。そのためには膨大な数の実験を重ねる必要
があり高コストとなる。
値が実測できないために最適な共振周波数および減衰特
性を得るための抵抗ＲおよびコンデンサＣの値は計算に
よって求めることができない。そこで、実際にＣＲＤス
ナバ回路３０またはＣＲスナバ回路３１を組み、スイッ
チング素子Ｔの応答特性を実測しながら抵抗Ｒおよびコ
ンデンサＣの値を共に調整してカット・アンド・トライ
によって最適な値を求める方法で回路設計を行わなけれ
ばならない。そのためには膨大な数の実験を重ねる必要
があり高コストとなる。
【００１３】また、配線中のインダクタンス分Ｌによっ
て生じるサージ電圧の周波数と、スイッチング素子Ｔの
構造に起因する固有の振動の周波数が大きく離れている
場合には減衰特性を極めて緩やかにしなければならな
い。すると、前記したように配線中のインダクタンス分
Ｌによって生じるサージ電圧による大きなオーバーシュ
ートが充分除去できずに残ってしまう。
て生じるサージ電圧の周波数と、スイッチング素子Ｔの
構造に起因する固有の振動の周波数が大きく離れている
場合には減衰特性を極めて緩やかにしなければならな
い。すると、前記したように配線中のインダクタンス分
Ｌによって生じるサージ電圧による大きなオーバーシュ
ートが充分除去できずに残ってしまう。
【００１４】さらに、スイッチング素子のメーカーにと
っては実装回路を特定できないために、ユーザーに対し
てＣＲＤスナバ回路３０またはＣＲスナバ回路３１の抵
抗ＲおよびコンデンサＣの値を具体的に提示することが
できず、上記した膨大な数の実験の負担は全てユーザー
に課せられることになるため、その負担の軽減が望まれ
ていた。
っては実装回路を特定できないために、ユーザーに対し
てＣＲＤスナバ回路３０またはＣＲスナバ回路３１の抵
抗ＲおよびコンデンサＣの値を具体的に提示することが
できず、上記した膨大な数の実験の負担は全てユーザー
に課せられることになるため、その負担の軽減が望まれ
ていた。
【００１５】加えて、前記したようにコンデンサＣの容
量が大きいことから、ＣＲＤスナバ回路３０またはＣＲ
スナバ回路３１のいずれの回路についても１つの半導体
基板上に形成することは困難であった。
量が大きいことから、ＣＲＤスナバ回路３０またはＣＲ
スナバ回路３１のいずれの回路についても１つの半導体
基板上に形成することは困難であった。
【００１６】本発明は上記問題点を解決するためになさ
れたものであって、スイッチング動作に際してスイッチ
ング素子自体に起因するサージ電圧の発生を防止するス
イッチング素子を提供することにある。
れたものであって、スイッチング動作に際してスイッチ
ング素子自体に起因するサージ電圧の発生を防止するス
イッチング素子を提供することにある。
【００１７】
【課題を解決するための手段】本発明は上記問題点を解
決するため、スイッチング素子のスイッチング動作に伴
って前記スイッチング素子の構造に起因して生じるサー
ジ電圧のオーバーシュートおよびリンギングの発生を防
止するために、抵抗とコンデンサの直列回路と前記スイ
ッチング素子とを並列に接続した回路を１つの半導体基
板上に形成したことを特徴とする半導体集積回路装置。
決するため、スイッチング素子のスイッチング動作に伴
って前記スイッチング素子の構造に起因して生じるサー
ジ電圧のオーバーシュートおよびリンギングの発生を防
止するために、抵抗とコンデンサの直列回路と前記スイ
ッチング素子とを並列に接続した回路を１つの半導体基
板上に形成したことを特徴とする半導体集積回路装置。
【００１８】
【作用】スイッチング素子のスイッチング動作により負
荷に電源電圧を供給する場合に、スイッチング動作に伴
いスイッチング素子の構造に起因して生じるインダクタ
ンス分によって発生するサージ電圧を防止するために、
抵抗とコンデンサの直列回路をスイッチング素子と並列
に接続する。その抵抗とコンデンサの直列回路によって
前記サージ電圧を吸収する。
荷に電源電圧を供給する場合に、スイッチング動作に伴
いスイッチング素子の構造に起因して生じるインダクタ
ンス分によって発生するサージ電圧を防止するために、
抵抗とコンデンサの直列回路をスイッチング素子と並列
に接続する。その抵抗とコンデンサの直列回路によって
前記サージ電圧を吸収する。
【００１９】
【実施例】以下、本発明を具体化した一実施例を図１〜
図６に従って説明する。図１に示すように、スイッチン
グ素子１は１つの半導体基板で形成されており、その内
部にはスイッチング素子としてのバイポーラトランジス
タ２，コンデンサ３および抵抗４の各素子が形成されて
いる。
図６に従って説明する。図１に示すように、スイッチン
グ素子１は１つの半導体基板で形成されており、その内
部にはスイッチング素子としてのバイポーラトランジス
タ２，コンデンサ３および抵抗４の各素子が形成されて
いる。
【００２０】ｐ型基板５の上にｎ型のエピタキシャル層
６が形成され、ｐ型基板５とエピタキシャル層６の間に
は各素子に対応する位置に島状のｎ+ 型の埋め込み層７
が形成され、各素子の間はｐ+ 型の分離層８によって接
合分離されている。
６が形成され、ｐ型基板５とエピタキシャル層６の間に
は各素子に対応する位置に島状のｎ+ 型の埋め込み層７
が形成され、各素子の間はｐ+ 型の分離層８によって接
合分離されている。
【００２１】そして、バイポーラトランジスタ２におい
ては、ｎ型のエピタキシャル層６の表面にｎ+ 型のコレ
クタ領域９とｎ+ 型のエミッタ領域１０およびｐ+ 型の
ベース領域１１が形成されて、エミッタ領域１０はその
表面以外をベース領域１１で内包され、コレクタ領域９
は埋め込み層７に接合されている。それらの表面はＳｉ
Ｏ2 からなるフィールド酸化膜１２で覆われるととも
に、エミッタ，コレクタ，ベースの各領域９〜１１は同
フィールド酸化膜１２に形成されたコンタクトホール１
２ａにおいてエミッタ，コレクタ，ベースの各電極１３
〜１５に接続されている。
ては、ｎ型のエピタキシャル層６の表面にｎ+ 型のコレ
クタ領域９とｎ+ 型のエミッタ領域１０およびｐ+ 型の
ベース領域１１が形成されて、エミッタ領域１０はその
表面以外をベース領域１１で内包され、コレクタ領域９
は埋め込み層７に接合されている。それらの表面はＳｉ
Ｏ2 からなるフィールド酸化膜１２で覆われるととも
に、エミッタ，コレクタ，ベースの各領域９〜１１は同
フィールド酸化膜１２に形成されたコンタクトホール１
２ａにおいてエミッタ，コレクタ，ベースの各電極１３
〜１５に接続されている。
【００２２】また、抵抗４においては、エピタキシャル
層６の表面にｐ+型の抵抗領域１６が形成されその表面
はフィールド酸化膜１２で覆われるとともに、同抵抗領
域１６は同フィールド酸化膜１２に形成された２つのコ
ンタクトホール１１ａにおいてそれぞれ２つの抵抗電極
１７，１８に接続されている。
層６の表面にｐ+型の抵抗領域１６が形成されその表面
はフィールド酸化膜１２で覆われるとともに、同抵抗領
域１６は同フィールド酸化膜１２に形成された２つのコ
ンタクトホール１１ａにおいてそれぞれ２つの抵抗電極
１７，１８に接続されている。
【００２３】また、コンデンサ３においては、エピタキ
シャル層６の表面に形成したｐ+ 型領域を一方の極板１
９とし、その表面をフィールド酸化膜１２で覆うととも
に、その極板１９は同フィールド酸化膜１２に形成され
たコンタクトホール１２ａにおいて一方のコンデンサ電
極２０に接続されている。また、フィールド酸化膜１２
を挟んでｐ+ 型の一方の極板１９と対向するように、フ
ィールド酸化膜１２の表面に他方の極板であるコンデン
サ電極２１が形成されている。
シャル層６の表面に形成したｐ+ 型領域を一方の極板１
９とし、その表面をフィールド酸化膜１２で覆うととも
に、その極板１９は同フィールド酸化膜１２に形成され
たコンタクトホール１２ａにおいて一方のコンデンサ電
極２０に接続されている。また、フィールド酸化膜１２
を挟んでｐ+ 型の一方の極板１９と対向するように、フ
ィールド酸化膜１２の表面に他方の極板であるコンデン
サ電極２１が形成されている。
【００２４】そして、電極１８と電極２０をアルミ配線
することによりコンデンサ３と抵抗４は直列に接続さ
れ、電極１４と電極２１をアルミ配線することによりバ
イポーラトランジスタ２のコレクタはコンデンサ３に接
続され、電極１３と電極１７をアルミ配線することによ
りバイポーラトランジスタ２のエミッタは抵抗４に接続
されている。
することによりコンデンサ３と抵抗４は直列に接続さ
れ、電極１４と電極２１をアルミ配線することによりバ
イポーラトランジスタ２のコレクタはコンデンサ３に接
続され、電極１３と電極１７をアルミ配線することによ
りバイポーラトランジスタ２のエミッタは抵抗４に接続
されている。
【００２５】上記のように構成されたスイッチング素子
１の製造は公知の方法を組み合わせることによって可能
であるためその詳細な説明については省略する。また、
各素子であるバイポーラトランジスタ２，コンデンサ
３，抵抗４のそれぞれの動作についても公知のものであ
るためその詳細な説明については省略する。
１の製造は公知の方法を組み合わせることによって可能
であるためその詳細な説明については省略する。また、
各素子であるバイポーラトランジスタ２，コンデンサ
３，抵抗４のそれぞれの動作についても公知のものであ
るためその詳細な説明については省略する。
【００２６】次に、駆動信号に基づいたスイッチング素
子１のスイッチング動作により負荷Ｚに直流電源Ｅの電
源電圧Ｖを供給する場合にスイッチング素子１の構造に
起因するサージ電圧の発生を防止する作用について図
２，３に従って説明する。
子１のスイッチング動作により負荷Ｚに直流電源Ｅの電
源電圧Ｖを供給する場合にスイッチング素子１の構造に
起因するサージ電圧の発生を防止する作用について図
２，３に従って説明する。
【００２７】尚、サージ電圧発生の作用については従来
技術で説明したのでここではその説明を省く。抵抗Ｒと
コンデンサＣを直列に接続したＣＲスナバ回路３１はス
イッチング素子１と並列に接続され、実装回路における
配線中のインダクタンス分Ｌと共にＬＣＲ直列共振回路
を形成する。そして、スイッチング素子１の導通時に発
生するサージ電圧をそのＬＣＲ直列共振回路の共振によ
って吸収し、負荷Ｚにサージ電圧が印加されるのを防止
している。
技術で説明したのでここではその説明を省く。抵抗Ｒと
コンデンサＣを直列に接続したＣＲスナバ回路３１はス
イッチング素子１と並列に接続され、実装回路における
配線中のインダクタンス分Ｌと共にＬＣＲ直列共振回路
を形成する。そして、スイッチング素子１の導通時に発
生するサージ電圧をそのＬＣＲ直列共振回路の共振によ
って吸収し、負荷Ｚにサージ電圧が印加されるのを防止
している。
【００２８】抵抗４およびコンデンサ３は、半導体基板
およびボンディングワイヤーの取り回し、マウンティン
グ等のスイッチング素子１の構造によって生じるサージ
電圧を吸収し、負荷Ｚにサージ電圧が印加されるのを防
止している。すなわち、抵抗４およびコンデンサ３によ
ってＣＲスナバ回路３１と同様の回路構成によるＣＲス
ナバ回路を形成している。但し、スイッチング素子１の
構造によって生じるサージ電圧は小さいため、それを除
去するためのＬＣＲ共振回路の減衰特性も緩やかなもの
でよい。
およびボンディングワイヤーの取り回し、マウンティン
グ等のスイッチング素子１の構造によって生じるサージ
電圧を吸収し、負荷Ｚにサージ電圧が印加されるのを防
止している。すなわち、抵抗４およびコンデンサ３によ
ってＣＲスナバ回路３１と同様の回路構成によるＣＲス
ナバ回路を形成している。但し、スイッチング素子１の
構造によって生じるサージ電圧は小さいため、それを除
去するためのＬＣＲ共振回路の減衰特性も緩やかなもの
でよい。
【００２９】そのため、例えば、４０Ａの電流容量のバ
イポーラトランジスタ２の場合、抵抗４の値は１２±１
Ωでコンデンサ３の値は５００ｐＦ〜０．０１μＦ程度
となる。このようにコンデンサ３の容量が小さいことに
より、上記構造によって１つの半導体基板上に形成する
ことができ、それによってスイッチング素子の外形寸法
が大きくなるということもない。
イポーラトランジスタ２の場合、抵抗４の値は１２±１
Ωでコンデンサ３の値は５００ｐＦ〜０．０１μＦ程度
となる。このようにコンデンサ３の容量が小さいことに
より、上記構造によって１つの半導体基板上に形成する
ことができ、それによってスイッチング素子の外形寸法
が大きくなるということもない。
【００３０】このように、配線中のインダクタンス分Ｌ
によるサージ電圧の防止にはＣＲスナバ回路３１を設
け、スイッチング素子１の構造に起因するサージ電圧の
防止にはバイポーラトランジスタ２と共に１つの半導体
基板上に形成した抵抗４およびコンデンサ３によるＣＲ
スナバ回路を設けたことにより、両サージ電圧の周波数
が離れていてもそれぞれに最適な減衰特性のＬＣＲ直列
共振回路が実現できることから、スイッチング素子１に
よって負荷Ｚに印加される電圧Ｖｆには、図３に示すよ
うに一切のオーバーシュートおよびリンギングが含まれ
なくなる。
によるサージ電圧の防止にはＣＲスナバ回路３１を設
け、スイッチング素子１の構造に起因するサージ電圧の
防止にはバイポーラトランジスタ２と共に１つの半導体
基板上に形成した抵抗４およびコンデンサ３によるＣＲ
スナバ回路を設けたことにより、両サージ電圧の周波数
が離れていてもそれぞれに最適な減衰特性のＬＣＲ直列
共振回路が実現できることから、スイッチング素子１に
よって負荷Ｚに印加される電圧Ｖｆには、図３に示すよ
うに一切のオーバーシュートおよびリンギングが含まれ
なくなる。
【００３１】また、ユーザーはＣＲスナバ回路３１の設
計のみを行うだけでよく、その設計に際して、スイッチ
ング素子１の構造に起因するサージ電圧の防止を考えな
くてもよいことから回路設計のための実験の手数が大幅
に省かれるため実験に要するコストが低くなる。
計のみを行うだけでよく、その設計に際して、スイッチ
ング素子１の構造に起因するサージ電圧の防止を考えな
くてもよいことから回路設計のための実験の手数が大幅
に省かれるため実験に要するコストが低くなる。
【００３２】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、ＭＯＳ−ＦＥＴ等のスイッチング素
子に応用してもよい。また、抵抗４およびコンデンサ３
によって構成されるＣＲスナバ回路は、抵抗４と並列に
ダイオードを接続するＣＲＤスナバ回路であってもよ
い。
ではなく、例えば、ＭＯＳ−ＦＥＴ等のスイッチング素
子に応用してもよい。また、抵抗４およびコンデンサ３
によって構成されるＣＲスナバ回路は、抵抗４と並列に
ダイオードを接続するＣＲＤスナバ回路であってもよ
い。
【００３３】また、抵抗４とコンデンサ３の接続は逆に
してもよい。つまり、コンデンサ３をバイポーラトラン
ジスタ２のエミッタに、抵抗４をバイポーラトランジス
タ２のコレクタに接続してもよい。
してもよい。つまり、コンデンサ３をバイポーラトラン
ジスタ２のエミッタに、抵抗４をバイポーラトランジス
タ２のコレクタに接続してもよい。
【００３４】また、抵抗４とコンデンサ３は、半導体基
板上に複数個形成したものを接続することにより、所定
の抵抗値、容量および耐圧を得てもよい。さらに、抵抗
４およびコンデンサ３は図４に示すような構造としても
よい。すなわち、前記エピタキシャル層６の表面にＳｉ
Ｏ2 からなるフィールド酸化膜１２を形成し、そのフィ
ールド酸化膜１２の表面にポリシリコン膜５０を形成し
て再びフィールド酸化膜１２で覆う。すなわち、ポリシ
リコン膜５０をフィールド酸化膜１２によって挟設す
る。そして、一方の電極５１を同フィールド酸化膜１２
に形成されたコンタクトホール１２ａにおいて同ポリシ
リコン膜５０と接続する。また、フィールド酸化膜１２
を挟んでポリシリコン膜５０と対向するように、フィー
ルド酸化膜１２の表面に電極５２を形成する。さらに、
電極５２をバイポーラトランジスタ２のエミッタに、電
極５１をコレクタに接続する。これにより、電極５２と
対向するポリシリコン膜５０とでコンデンサ３を形成
し、コンデンサ３を形成した残りのポリシリコン膜５０
が抵抗４を形成して、抵抗４とコンデンサ３の直列回路
を構成する。
板上に複数個形成したものを接続することにより、所定
の抵抗値、容量および耐圧を得てもよい。さらに、抵抗
４およびコンデンサ３は図４に示すような構造としても
よい。すなわち、前記エピタキシャル層６の表面にＳｉ
Ｏ2 からなるフィールド酸化膜１２を形成し、そのフィ
ールド酸化膜１２の表面にポリシリコン膜５０を形成し
て再びフィールド酸化膜１２で覆う。すなわち、ポリシ
リコン膜５０をフィールド酸化膜１２によって挟設す
る。そして、一方の電極５１を同フィールド酸化膜１２
に形成されたコンタクトホール１２ａにおいて同ポリシ
リコン膜５０と接続する。また、フィールド酸化膜１２
を挟んでポリシリコン膜５０と対向するように、フィー
ルド酸化膜１２の表面に電極５２を形成する。さらに、
電極５２をバイポーラトランジスタ２のエミッタに、電
極５１をコレクタに接続する。これにより、電極５２と
対向するポリシリコン膜５０とでコンデンサ３を形成
し、コンデンサ３を形成した残りのポリシリコン膜５０
が抵抗４を形成して、抵抗４とコンデンサ３の直列回路
を構成する。
【００３５】また、コンデンサ３は図５に示すように、
半導体基板上でバイポーラトランジスタ２および抵抗４
の周囲を取り巻くように配置することにより、その容量
を拡大してもよい。
半導体基板上でバイポーラトランジスタ２および抵抗４
の周囲を取り巻くように配置することにより、その容量
を拡大してもよい。
【００３６】さらに、コンデンサ３は図６に示すよう
に、エピタキシャル層６の表面に反応性イオンエッチン
グ，選択酸化法等によりトレンチを形成し、そのトレン
チに凹状のＰ+ 型による一方の極板１９を形成し、その
内側に均等な厚さのＳｉＯ2 からなるフィールド酸化膜
１２を挟設して他方の極板であるポリシリコン５３を埋
設し、それらの表面はフィールド酸化膜１２で覆うとと
もに、２つ極板１９，５３を同フィールド酸化膜１２に
形成されたコンタクトホール１２ａにおいてそれぞれコ
ンデンサ電極２０，２１に接続するようにして構成し、
その容量を拡大してもよい。
に、エピタキシャル層６の表面に反応性イオンエッチン
グ，選択酸化法等によりトレンチを形成し、そのトレン
チに凹状のＰ+ 型による一方の極板１９を形成し、その
内側に均等な厚さのＳｉＯ2 からなるフィールド酸化膜
１２を挟設して他方の極板であるポリシリコン５３を埋
設し、それらの表面はフィールド酸化膜１２で覆うとと
もに、２つ極板１９，５３を同フィールド酸化膜１２に
形成されたコンタクトホール１２ａにおいてそれぞれコ
ンデンサ電極２０，２１に接続するようにして構成し、
その容量を拡大してもよい。
【００３７】また、本発明をｎチャネルＳＩＴ（静電誘
導型トランジスタ）を用いて具体化してもよい。この場
合、 図７に示すように、ドレイン領域６０を構成する
ｎ+ 型基板の上にｎ型のエピタキシャル層６１が形成さ
れ、エピタキシャル層６１の表面にｎ+ 型のソース領域
６２およびｐ+ 型のゲート領域６３がｐ型のチャネル領
域６４を挟んで形成されている。そして、それらの表面
はＳｉＯ2 からなるフィールド酸化膜６５で覆われると
共に、ゲート領域６３はフィールド酸化膜６５に形成さ
れたコンタクトホール６５ａにおいてゲート電極６６と
接続されている。さらに、ドレイン領域６０はドレイン
電極（図示略）に接続され、ソース領域６２はフィール
ド酸化膜６５に形成されたコンタクトホール６５ａにお
いてポリシリコン膜６７と接続されている。そして、ポ
リシリコン膜６７はフィールド酸化膜６５の表面を覆
い、ソース電極（図示略）に接続されている。また、ゲ
ート領域６３の外周のエピタキシャル層６１にはｐ+ 型
のフィールド・リミッティング・リング（ＦＬＲ）６８
が形成されている。
導型トランジスタ）を用いて具体化してもよい。この場
合、 図７に示すように、ドレイン領域６０を構成する
ｎ+ 型基板の上にｎ型のエピタキシャル層６１が形成さ
れ、エピタキシャル層６１の表面にｎ+ 型のソース領域
６２およびｐ+ 型のゲート領域６３がｐ型のチャネル領
域６４を挟んで形成されている。そして、それらの表面
はＳｉＯ2 からなるフィールド酸化膜６５で覆われると
共に、ゲート領域６３はフィールド酸化膜６５に形成さ
れたコンタクトホール６５ａにおいてゲート電極６６と
接続されている。さらに、ドレイン領域６０はドレイン
電極（図示略）に接続され、ソース領域６２はフィール
ド酸化膜６５に形成されたコンタクトホール６５ａにお
いてポリシリコン膜６７と接続されている。そして、ポ
リシリコン膜６７はフィールド酸化膜６５の表面を覆
い、ソース電極（図示略）に接続されている。また、ゲ
ート領域６３の外周のエピタキシャル層６１にはｐ+ 型
のフィールド・リミッティング・リング（ＦＬＲ）６８
が形成されている。
【００３８】そして、ポリシリコン膜６７は抵抗４ａを
形成すると共に、フィールド酸化膜６５を挟んで対向す
るエピタキシャル層６１を一方の極板とするコンデンサ
３の他方の極板となっている。尚、コンデンサ３の容量
はその極板面積によって規定されると共に、その両極板
であるポリシリコン膜６７と対向するエピタキシャル層
６１に挟まれたフィールド酸化膜６５の厚さによっても
規定される。さらにコンデンサ３の直下のエピタキシャ
ル層６１は抵抗４ｂを形成している。
形成すると共に、フィールド酸化膜６５を挟んで対向す
るエピタキシャル層６１を一方の極板とするコンデンサ
３の他方の極板となっている。尚、コンデンサ３の容量
はその極板面積によって規定されると共に、その両極板
であるポリシリコン膜６７と対向するエピタキシャル層
６１に挟まれたフィールド酸化膜６５の厚さによっても
規定される。さらにコンデンサ３の直下のエピタキシャ
ル層６１は抵抗４ｂを形成している。
【００３９】従って、このスイッチング素子６９は、前
記実施例と同様に、抵抗４ａとコンデンサ３および抵抗
４ｂの直列回路をｎチャネルＳＩＴ７０と並列に接続し
た構成となる。そして、前記実施例と同様の効果を得る
ことができる。
記実施例と同様に、抵抗４ａとコンデンサ３および抵抗
４ｂの直列回路をｎチャネルＳＩＴ７０と並列に接続し
た構成となる。そして、前記実施例と同様の効果を得る
ことができる。
【００４０】尚、コンデンサ３の耐圧は、その両極板で
あるポリシリコン膜６７と対向するエピタキシャル層６
１に挟まれたフィールド酸化膜６５の厚さによって規定
されるが、より高い耐圧を必要とする場合は、図８に示
すように、コンデンサ３の一方の極板であるポリシリコ
ン膜６７の直下にｐ+ 型の誘電体領域７１を設けてもよ
い。
あるポリシリコン膜６７と対向するエピタキシャル層６
１に挟まれたフィールド酸化膜６５の厚さによって規定
されるが、より高い耐圧を必要とする場合は、図８に示
すように、コンデンサ３の一方の極板であるポリシリコ
ン膜６７の直下にｐ+ 型の誘電体領域７１を設けてもよ
い。
【００４１】
【発明の効果】以上詳述したように本発明によれば、ス
イッチング動作に際してスイッチング素子の構造に起因
するサージ電圧の発生を防止できるという優れた効果が
ある。
イッチング動作に際してスイッチング素子の構造に起因
するサージ電圧の発生を防止できるという優れた効果が
ある。
【図１】本発明を具体化した半導体集積回路装置の一実
施例の断面図である。
施例の断面図である。
【図２】一実施例の半導体集積回路装置の使用状態を示
す回路図である。
す回路図である。
【図３】一実施例の半導体集積回路装置の応答特性を示
す特性図である。
す特性図である。
【図４】別の実施例の半導体集積回路装置の断面図であ
る。
る。
【図５】別の実施例の半導体集積回路装置の上面図であ
る。
る。
【図６】別の実施例の半導体集積回路装置の断面図であ
る。
る。
【図７】別の実施例の半導体集積回路装置の断面図であ
る。
る。
【図８】別の実施例の半導体集積回路装置の断面図であ
る。
る。
【図９】従来の半導体集積回路装置の使用状態を示す回
路図である。
路図である。
【図１０】従来の半導体集積回路装置の使用状態を示す
回路図である。
回路図である。
【図１１】従来の半導体集積回路装置の応答特性を示す
特性図である。
特性図である。
【図１２】従来の半導体集積回路装置の応答特性を示す
特性図である。
特性図である。
２…スイッチング素子としてのバイポーラトランジス
タ、３…コンデンサ、４…抵抗
タ、３…コンデンサ、４…抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ 8427−4Ｍ 27/06 23/522 23/556 23/60 23/62
Claims (1)
- 【特許請求の範囲】 【請求項１】 スイッチング素子のスイッチング動作に
伴って前記スイッチング素子の構造に起因して生じるサ
ージ電圧のオーバーシュートおよびリンギングの発生を
防止するために、 抵抗とコンデンサの直列回路と前記スイッチング素子と
を並列に接続した回路を１つの半導体基板上に形成した
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472891A JPH0514156A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472891A JPH0514156A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514156A true JPH0514156A (ja) | 1993-01-22 |
Family
ID=15798775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16472891A Pending JPH0514156A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514156A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336533A (ja) * | 2003-05-09 | 2004-11-25 | Toyota Industries Corp | 電圧駆動素子の駆動回路 |
| JP2010199206A (ja) * | 2009-02-24 | 2010-09-09 | Nissan Motor Co Ltd | 半導体装置 |
| JP2010205831A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2010205845A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置及び電力変換装置 |
| JP2014523649A (ja) * | 2011-07-05 | 2014-09-11 | 日本テキサス・インスツルメンツ株式会社 | モノリシックに集積されたアクティブスナバ |
| JP2020036460A (ja) * | 2018-08-30 | 2020-03-05 | 新電元工業株式会社 | 半導体装置及び電源装置 |
| KR20200085884A (ko) | 2017-12-25 | 2020-07-15 | 가부시키가이샤 아이에이치아이 | 핫 프레스 장치 |
| US11335769B2 (en) | 2020-09-11 | 2022-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1991
- 1991-07-04 JP JP16472891A patent/JPH0514156A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336533A (ja) * | 2003-05-09 | 2004-11-25 | Toyota Industries Corp | 電圧駆動素子の駆動回路 |
| JP2010199206A (ja) * | 2009-02-24 | 2010-09-09 | Nissan Motor Co Ltd | 半導体装置 |
| JP2010205831A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2010205845A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置及び電力変換装置 |
| JP2014523649A (ja) * | 2011-07-05 | 2014-09-11 | 日本テキサス・インスツルメンツ株式会社 | モノリシックに集積されたアクティブスナバ |
| KR20200085884A (ko) | 2017-12-25 | 2020-07-15 | 가부시키가이샤 아이에이치아이 | 핫 프레스 장치 |
| JP2020036460A (ja) * | 2018-08-30 | 2020-03-05 | 新電元工業株式会社 | 半導体装置及び電源装置 |
| US11335769B2 (en) | 2020-09-11 | 2022-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
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