JP3229751B2 - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶ディスプレ
イの画素スイッチングに用いられる薄膜半導体素子に関
し、従来のダイオードリング素子に比べて特に成膜回数
をそれほど増やさずに小型にでき、しきい値制御が容易
で、さまざまなＩ−Ｖ特性を設定できるようにした薄膜
半導体素子に関するものである。
イの画素スイッチングに用いられる薄膜半導体素子に関
し、従来のダイオードリング素子に比べて特に成膜回数
をそれほど増やさずに小型にでき、しきい値制御が容易
で、さまざまなＩ−Ｖ特性を設定できるようにした薄膜
半導体素子に関するものである。
【０００２】
【従来の技術】従来、例えば液晶ディスプレイは、液晶
等の劣化防止のために一般に交流で駆動されており、例
えば図１３に示すように互いに導通する電流の方向が異
なる２つのダイオード１０１・１０２を並べた、いわゆ
るダイオードリング構造のスイッチング素子（以下、ダ
イオードリング素子という。）が用いられている。
等の劣化防止のために一般に交流で駆動されており、例
えば図１３に示すように互いに導通する電流の方向が異
なる２つのダイオード１０１・１０２を並べた、いわゆ
るダイオードリング構造のスイッチング素子（以下、ダ
イオードリング素子という。）が用いられている。
【０００３】各ダイオード１０１・１０２は、例えばア
モルファスシリコン層からなるｐ型半導体層１０１ｐ・
１０２ｐ、ｉ型半導体層１０１ｉ・１０２ｉとｎ型半導
体層１０１ｎ・１０２ｎとがそれぞれ順次積層され、更
にその両面に、例えばＳｉＯ2 からなる絶縁層１０５で
互いに絶縁されるアルミニウム薄膜からなる電極１０３
・１０４を形成したＰＩＮダイオードの構造を備え、互
いに極性が反対になるように並列に接続される。なお、
電極１０３・１０４とｎまたはｐ型半導体層１０１ｐ・
１０２ｐ・１０１ｎ・１０２ｎとの間にはこれら電極と
半導体層とのコンタクトを良好にするためのクロム（Ｃ
ｒ）からなる金属層１０１ｃ・１０２ｃが設けられてい
る。
モルファスシリコン層からなるｐ型半導体層１０１ｐ・
１０２ｐ、ｉ型半導体層１０１ｉ・１０２ｉとｎ型半導
体層１０１ｎ・１０２ｎとがそれぞれ順次積層され、更
にその両面に、例えばＳｉＯ2 からなる絶縁層１０５で
互いに絶縁されるアルミニウム薄膜からなる電極１０３
・１０４を形成したＰＩＮダイオードの構造を備え、互
いに極性が反対になるように並列に接続される。なお、
電極１０３・１０４とｎまたはｐ型半導体層１０１ｐ・
１０２ｐ・１０１ｎ・１０２ｎとの間にはこれら電極と
半導体層とのコンタクトを良好にするためのクロム（Ｃ
ｒ）からなる金属層１０１ｃ・１０２ｃが設けられてい
る。
【０００４】
【発明が解決しようとする課題】この２つのダイオード
１０１・１０２を図１３に示すように基板１０６上に並
べて形成する場合には、素子が占有する面積が増大し、
順に積層する場合には積層回数が多くなり工程が複雑に
なるという問題点があった。
１０１・１０２を図１３に示すように基板１０６上に並
べて形成する場合には、素子が占有する面積が増大し、
順に積層する場合には積層回数が多くなり工程が複雑に
なるという問題点があった。
【０００５】本発明は、上記の事情を考慮してなされた
ものであり、従来のダイオードリング素子に比べて小型
にでき、しきい値制御が容易で、さまざまなＩ−Ｖ特性
を設定できるようにした薄膜半導体素子を提供すること
を目的とするものである。
ものであり、従来のダイオードリング素子に比べて小型
にでき、しきい値制御が容易で、さまざまなＩ−Ｖ特性
を設定できるようにした薄膜半導体素子を提供すること
を目的とするものである。
【０００６】
【課題を解決するための手段】本発明に係る薄膜半導体
素子は、上記目的を達成するために、第１ゲート電極、
このゲート電極を被って形成された第１ゲート絶縁膜、
このゲート絶縁膜上に第１ゲート電極に対向して設けら
れた半導体薄膜、この半導体薄膜の下面側に形成される
第１チャネルに電気的に連なる第１導電型の半導体領域
及び第２導電型の半導体領域、上記半導体薄膜の表面側
に形成される第２チャネルに電気的に連なる第２導電型
の半導体領域及び第１導電型の半導体領域、第２チャネ
ル表面を被う第２ゲート絶縁膜及び第２ゲート絶縁膜上
に形成された第２ゲート電極を備え、上記半導体薄膜の
下面側の第１導電型の半導体領域と第２導電型の半導体
領域は第１チャネルを挟んで対向し、上記半導体薄膜の
上面側の第１導電型の半導体領域と第２導電型の半導体
領域は第２チャネルを挟んで対向し、且つ上記半導体薄
膜の下面側にある第１導電型の半導体領域及び第２導電
型の半導体領域が上記半導体薄膜を介して上面側の第２
導電型の半導体領域及び第１導電型の半導体領域と夫々
対向していることしていることを特徴とする。また、本
発明に係る薄膜半導体素子は、第１ゲート電極、このゲ
ート電極を被って形成された第１ゲート絶縁膜、このゲ
ート絶縁膜上に第１ゲート電極に対向して設けられた半
導体薄膜、この半導体薄膜の下面側に形成される第１チ
ャネルに電気的に連なる第１導電型の半導体領域及び第
２導電型の半導体領域、上記半導体薄膜の表面側に形成
される第２チャネルに電気的に連なる第２導電型の半導
体領域及び第１導電型の半導体領域、第２チャネル表面
を被う第２ゲート絶縁膜及び第２ゲート絶縁膜上に形成
された第２ゲート電極を備え、上記半導体薄膜の下面側
の第１チャネルの一方の側に第１導電型の半導体領域と
第２導電型の半導体領域が並べて形成され、上記半導体
薄膜の上面側の第２チャネルの他方の側に第１導電型の
半導体領域と第２導電型の半導体領域が並べて形成され
ていることを特徴とする。
素子は、上記目的を達成するために、第１ゲート電極、
このゲート電極を被って形成された第１ゲート絶縁膜、
このゲート絶縁膜上に第１ゲート電極に対向して設けら
れた半導体薄膜、この半導体薄膜の下面側に形成される
第１チャネルに電気的に連なる第１導電型の半導体領域
及び第２導電型の半導体領域、上記半導体薄膜の表面側
に形成される第２チャネルに電気的に連なる第２導電型
の半導体領域及び第１導電型の半導体領域、第２チャネ
ル表面を被う第２ゲート絶縁膜及び第２ゲート絶縁膜上
に形成された第２ゲート電極を備え、上記半導体薄膜の
下面側の第１導電型の半導体領域と第２導電型の半導体
領域は第１チャネルを挟んで対向し、上記半導体薄膜の
上面側の第１導電型の半導体領域と第２導電型の半導体
領域は第２チャネルを挟んで対向し、且つ上記半導体薄
膜の下面側にある第１導電型の半導体領域及び第２導電
型の半導体領域が上記半導体薄膜を介して上面側の第２
導電型の半導体領域及び第１導電型の半導体領域と夫々
対向していることしていることを特徴とする。また、本
発明に係る薄膜半導体素子は、第１ゲート電極、このゲ
ート電極を被って形成された第１ゲート絶縁膜、このゲ
ート絶縁膜上に第１ゲート電極に対向して設けられた半
導体薄膜、この半導体薄膜の下面側に形成される第１チ
ャネルに電気的に連なる第１導電型の半導体領域及び第
２導電型の半導体領域、上記半導体薄膜の表面側に形成
される第２チャネルに電気的に連なる第２導電型の半導
体領域及び第１導電型の半導体領域、第２チャネル表面
を被う第２ゲート絶縁膜及び第２ゲート絶縁膜上に形成
された第２ゲート電極を備え、上記半導体薄膜の下面側
の第１チャネルの一方の側に第１導電型の半導体領域と
第２導電型の半導体領域が並べて形成され、上記半導体
薄膜の上面側の第２チャネルの他方の側に第１導電型の
半導体領域と第２導電型の半導体領域が並べて形成され
ていることを特徴とする。
【０００７】
【作用】本発明の薄膜半導体素子は、例えば基板上に第
１ゲート電極と第１ゲート絶縁膜とを順に積層した後、
ｎ型及びｐ型半導体領域を積層し、更にｉ型の半導体薄
膜を積層して、この半導体薄膜の表面にｐ型及びｎ型半
導体領域を形成し、この後、第２ゲート絶縁膜を形成し
てからこの第２ゲート絶縁膜に半導体薄膜の上部に設け
られた半導体領域に達するコンタクトホールを形成する
と共にこの第２ゲート絶縁膜及び半導体薄膜に半導体薄
膜の下部に設けられた半導体領域に達するコンタクトホ
ールを形成し、更にこの後に、第２ゲート電極及び各半
導体領域の取出電極を形成するという手順で形成するこ
とができる。
１ゲート電極と第１ゲート絶縁膜とを順に積層した後、
ｎ型及びｐ型半導体領域を積層し、更にｉ型の半導体薄
膜を積層して、この半導体薄膜の表面にｐ型及びｎ型半
導体領域を形成し、この後、第２ゲート絶縁膜を形成し
てからこの第２ゲート絶縁膜に半導体薄膜の上部に設け
られた半導体領域に達するコンタクトホールを形成する
と共にこの第２ゲート絶縁膜及び半導体薄膜に半導体薄
膜の下部に設けられた半導体領域に達するコンタクトホ
ールを形成し、更にこの後に、第２ゲート電極及び各半
導体領域の取出電極を形成するという手順で形成するこ
とができる。
【０００８】しかも、この薄膜半導体素子は、ダイオー
ドのｐ側、ｎ側の両コンタクト層を電界効果によるチャ
ネル層で構成し、この両チャネルそれぞれに接してｐ型
半導体領域、ｎ型半導体領域が配置された構造になるの
で、１つのダイオードと同等の平面積上に形成されてい
るにもかかわらず、ゲート電極にかかる電圧を制御する
ことにより、この素子をダイオードとして動作させ、ま
た整流方向も制御させることができ、従来のダイオード
リング素子と同様の機能を発揮するのである。
ドのｐ側、ｎ側の両コンタクト層を電界効果によるチャ
ネル層で構成し、この両チャネルそれぞれに接してｐ型
半導体領域、ｎ型半導体領域が配置された構造になるの
で、１つのダイオードと同等の平面積上に形成されてい
るにもかかわらず、ゲート電極にかかる電圧を制御する
ことにより、この素子をダイオードとして動作させ、ま
た整流方向も制御させることができ、従来のダイオード
リング素子と同様の機能を発揮するのである。
【０００９】その上、各ゲート電極に印加する電圧を制
御することにより、正又は負の立ち上がり電圧、即ち、
しきい値を容易に制御することができ、さまざまなＩ−
Ｖ特性を設定できる。
御することにより、正又は負の立ち上がり電圧、即ち、
しきい値を容易に制御することができ、さまざまなＩ−
Ｖ特性を設定できる。
【００１０】
【実施例】本発明の実施例を図面に基づいて具体的に説
明すれば、以下の通りである。
明すれば、以下の通りである。
【００１１】図１の斜視図に示す本発明の一実施例に係
る薄膜半導体素子は、Ｃｒ等からなる第１ゲート電極１
と、このゲート電極１を被って形成されたＳｉＯ2 等か
らなる第１ゲート絶縁膜２と、このゲート絶縁膜２上に
第１ゲート電極１に対向して設けられたアモルファスシ
リコン等からなる非晶質半導体薄膜３と、この半導体薄
膜３の上面に上記第１ゲート電極１及び第１ゲート絶縁
膜２に対向して順に積層されたＳｉＯ2 等からなる第２
ゲート絶縁膜８とＣｒ等からなる第２ゲート電極９とを
備える。
る薄膜半導体素子は、Ｃｒ等からなる第１ゲート電極１
と、このゲート電極１を被って形成されたＳｉＯ2 等か
らなる第１ゲート絶縁膜２と、このゲート絶縁膜２上に
第１ゲート電極１に対向して設けられたアモルファスシ
リコン等からなる非晶質半導体薄膜３と、この半導体薄
膜３の上面に上記第１ゲート電極１及び第１ゲート絶縁
膜２に対向して順に積層されたＳｉＯ2 等からなる第２
ゲート絶縁膜８とＣｒ等からなる第２ゲート電極９とを
備える。
【００１２】上記半導体薄膜３の下面側には、上記第１
ゲート電極１及び第１ゲート絶縁膜２の形成領域外に後
述する第１チャネル１０に電気的に連なる第１導電型の
半導体領域４及び第２導電型の半導体領域５が形成され
る。
ゲート電極１及び第１ゲート絶縁膜２の形成領域外に後
述する第１チャネル１０に電気的に連なる第１導電型の
半導体領域４及び第２導電型の半導体領域５が形成され
る。
【００１３】又、上記半導体薄膜３の上面側には、第２
ゲート電極９及び第２ゲート絶縁膜８の形成領域外に後
述する第２チャネル１１に電気的に連なる第２導電型の
半導体領域６及び第１導電型の半導体領域７が形成され
ている。
ゲート電極９及び第２ゲート絶縁膜８の形成領域外に後
述する第２チャネル１１に電気的に連なる第２導電型の
半導体領域６及び第１導電型の半導体領域７が形成され
ている。
【００１４】第１チャネル１０に電気的に連なる半導体
領域４・５は、これらのうちの一方がｎ型、他方がｐ型
であればよく、この実施例では第１導電型の半導体領域
４がｎ型半導体層、第２導電型の半導体領域５がｐ型半
導体層にしてある。
領域４・５は、これらのうちの一方がｎ型、他方がｐ型
であればよく、この実施例では第１導電型の半導体領域
４がｎ型半導体層、第２導電型の半導体領域５がｐ型半
導体層にしてある。
【００１５】又、第２チャネル１１に電気的に連なる上
記半導体領域６・７は、同様に、この実施例では半導体
領域６がｐ型半導体層、第４半導体領域５がｎ型半導体
層にしてある。
記半導体領域６・７は、同様に、この実施例では半導体
領域６がｐ型半導体層、第４半導体領域５がｎ型半導体
層にしてある。
【００１６】この実施例に係る薄膜半導体素子を絶縁性
基板の上に形成する手順は、特に限定されないが、例え
ば図２ないし図６に順に示す手順が採用される。
基板の上に形成する手順は、特に限定されないが、例え
ば図２ないし図６に順に示す手順が採用される。
【００１７】まず、図２に示すように、基板Ｂの上に例
えばクローム（Ｃｒ）からなる第１ゲート電極１を所定
のパターンに形成し、第１ゲート絶縁膜２を例えば酸化
シリコン（Ｓｉ０2 ）で形成する。
えばクローム（Ｃｒ）からなる第１ゲート電極１を所定
のパターンに形成し、第１ゲート絶縁膜２を例えば酸化
シリコン（Ｓｉ０2 ）で形成する。
【００１８】この後、図３に示すように、ｎ型アモルフ
ァスシリコンの半導体領域４と、ｐ型アモルファスシリ
コンの半導体領域５とを例えばプラズマＣＶＤ法により
形成し、更に、図４に示すように、例えばプラズマＣＶ
Ｄ法によりｉ型アモルファスシリコンからなる半導体膜
３を積層してから、ｐ型アモルファスシリコンの半導体
領域６と、ｎ型アモルファスシリコンの半導体領域７と
を例えばプラズマＣＶＤ法により形成する。
ァスシリコンの半導体領域４と、ｐ型アモルファスシリ
コンの半導体領域５とを例えばプラズマＣＶＤ法により
形成し、更に、図４に示すように、例えばプラズマＣＶ
Ｄ法によりｉ型アモルファスシリコンからなる半導体膜
３を積層してから、ｐ型アモルファスシリコンの半導体
領域６と、ｎ型アモルファスシリコンの半導体領域７と
を例えばプラズマＣＶＤ法により形成する。
【００１９】更にこの後、図５に示すように、上記半導
体膜３、半導体領域６・７の上に例えば酸化シリコン
（Ｓｉ０2 ）からなる第２ゲート絶縁層８を積層してか
ら、このゲート絶縁層８から各半導体領域４〜７に達す
るコンタクトホールＨを形成し、最後に図６に示すよう
に、第２ゲート電極９と各半導体領域４〜７の取出電極
１２・１３を形成する。
体膜３、半導体領域６・７の上に例えば酸化シリコン
（Ｓｉ０2 ）からなる第２ゲート絶縁層８を積層してか
ら、このゲート絶縁層８から各半導体領域４〜７に達す
るコンタクトホールＨを形成し、最後に図６に示すよう
に、第２ゲート電極９と各半導体領域４〜７の取出電極
１２・１３を形成する。
【００２０】又、必要に応じてコンタクトホールＨを形
成する工程で、素子形成領域外でゲート絶縁層８から第
１ゲート電極１に達するコンタクトホールを形成し、こ
の後の電極を形成する工程で、第１ゲート電極１と半導
体領域６・７の取出電極１２とを接続する導体パターン
を形成すると共に、第２ゲート電極９と半導体領域４・
５の取出電極１３とを接続する導体パターンが形成され
る。
成する工程で、素子形成領域外でゲート絶縁層８から第
１ゲート電極１に達するコンタクトホールを形成し、こ
の後の電極を形成する工程で、第１ゲート電極１と半導
体領域６・７の取出電極１２とを接続する導体パターン
を形成すると共に、第２ゲート電極９と半導体領域４・
５の取出電極１３とを接続する導体パターンが形成され
る。
【００２１】このようにして、従来の１つのダイオード
と同程度の小さい平面積を有しながら、２つのダイオー
ドの平面積を必要とするダイオードリングと同機能を持
つ薄膜半導体素子を得ることができる。
と同程度の小さい平面積を有しながら、２つのダイオー
ドの平面積を必要とするダイオードリングと同機能を持
つ薄膜半導体素子を得ることができる。
【００２２】この薄膜半導体素子の第１ゲート電極１及
び取出電極１２を接地し、第２ゲート電極９及び取出電
極１３に正の電圧を印加する場合には、この薄膜半導体
素子は図７の等価回路で表すことができ、図９に示すよ
うに、ある電圧ＶF 以上で電流が流れ始める。すなわ
ち、この場合、電界効果により半導体薄膜３の第１ゲー
ト電極１側にｎ型の第１チャネル１０が、第２ゲート電
極９側にｐ型の第２チャネル１１が誘起され、半導体層
３の両ゲート電極１・９で挟まれた領域を介して電流が
流れるのである。
び取出電極１２を接地し、第２ゲート電極９及び取出電
極１３に正の電圧を印加する場合には、この薄膜半導体
素子は図７の等価回路で表すことができ、図９に示すよ
うに、ある電圧ＶF 以上で電流が流れ始める。すなわ
ち、この場合、電界効果により半導体薄膜３の第１ゲー
ト電極１側にｎ型の第１チャネル１０が、第２ゲート電
極９側にｐ型の第２チャネル１１が誘起され、半導体層
３の両ゲート電極１・９で挟まれた領域を介して電流が
流れるのである。
【００２３】又、この薄膜半導体素子の例えば第１ゲー
ト電極１及び取出電極１２を接地し、第２ゲート電極９
及び取出電極１３に負の電圧を印加する場合には、この
薄膜半導体素子は図８の等価回路で表すことができ、図
９に示すようにある電圧ＶB以下で電流が流れ始める
が、この場合には、半導体薄膜３の第１ゲート電極１側
にｐ型の第１チャネル１０が、第２ゲート電極９側にｎ
型の第２チャネル１１が誘起され、半導体層３の両ゲー
ト電極１・９で挟まれた領域を介して電流が流れるので
ある。
ト電極１及び取出電極１２を接地し、第２ゲート電極９
及び取出電極１３に負の電圧を印加する場合には、この
薄膜半導体素子は図８の等価回路で表すことができ、図
９に示すようにある電圧ＶB以下で電流が流れ始める
が、この場合には、半導体薄膜３の第１ゲート電極１側
にｐ型の第１チャネル１０が、第２ゲート電極９側にｎ
型の第２チャネル１１が誘起され、半導体層３の両ゲー
ト電極１・９で挟まれた領域を介して電流が流れるので
ある。
【００２４】ここで、これら正方向又は逆方向の電流が
立ち上がる電圧ＶF ・ＶB は第２ゲート電極９に印加さ
れる電圧の増減に対応して増減するので、第２ゲート電
極９に印加される電圧を制御することにより、正方向又
は逆方向の電流が立ち上がる電圧ＶF ・ＶB を容易に制
御できる。
立ち上がる電圧ＶF ・ＶB は第２ゲート電極９に印加さ
れる電圧の増減に対応して増減するので、第２ゲート電
極９に印加される電圧を制御することにより、正方向又
は逆方向の電流が立ち上がる電圧ＶF ・ＶB を容易に制
御できる。
【００２５】逆に第１ゲート電極１の電圧を制御するこ
とにより、正方向又は逆方向の電流が立ち上がる電圧Ｖ
F ・ＶB を制御することが可能であり、又、各ゲート電
極１・９を電気的に独立に制御し、異なった特性のスイ
ッチング素子特性、例えばレベルシフトダイオードのよ
うに順方向の立ち上がり電圧と逆方向の立ち上がり電圧
との絶対値が異なる特性を得ることもできる。
とにより、正方向又は逆方向の電流が立ち上がる電圧Ｖ
F ・ＶB を制御することが可能であり、又、各ゲート電
極１・９を電気的に独立に制御し、異なった特性のスイ
ッチング素子特性、例えばレベルシフトダイオードのよ
うに順方向の立ち上がり電圧と逆方向の立ち上がり電圧
との絶対値が異なる特性を得ることもできる。
【００２６】上記の実施例では各チャネル１０・１１に
電気的に連なる２つの導電型の半導体領域４・５又は６
・７が互いに各チャネル１０又は１１を挟んで対向する
位置に形成している。即ち、上記半導体膜３の下面側の
半導体領域４と半導体領域５は第１チャネル１０を挟ん
で対向し、半導体膜３の上面側の半導体領域７と半導体
領域６は第２チャネル１１を挟んで対向する。そして、
半導体領域４と半導体領域６、半導体領域５と半導体領
域７とは互いに半導体膜３を介して対向している。この
構成以外に、例えば図１０に示すように、各チャネル１
０・１１に電気的に連なる２つの導電性半導体領域４・
５又は６・７を各チャネル１０・１１の片側に並べて形
成しても同様の効果を得ることができる。即ち、第１チ
ャネル１０の一方の側に電気的に連なる２つの導電性半
導体領域４・５を第２チャネル１１の他方の側に電気的
に連なる２つの導電性半導体領域６・７を並べて形成し
ても同様の効果を得ることができる。
電気的に連なる２つの導電型の半導体領域４・５又は６
・７が互いに各チャネル１０又は１１を挟んで対向する
位置に形成している。即ち、上記半導体膜３の下面側の
半導体領域４と半導体領域５は第１チャネル１０を挟ん
で対向し、半導体膜３の上面側の半導体領域７と半導体
領域６は第２チャネル１１を挟んで対向する。そして、
半導体領域４と半導体領域６、半導体領域５と半導体領
域７とは互いに半導体膜３を介して対向している。この
構成以外に、例えば図１０に示すように、各チャネル１
０・１１に電気的に連なる２つの導電性半導体領域４・
５又は６・７を各チャネル１０・１１の片側に並べて形
成しても同様の効果を得ることができる。即ち、第１チ
ャネル１０の一方の側に電気的に連なる２つの導電性半
導体領域４・５を第２チャネル１１の他方の側に電気的
に連なる２つの導電性半導体領域６・７を並べて形成し
ても同様の効果を得ることができる。
【００２７】図１１に示す本発明の他の実施例は、第１
ゲート電極１に電気的に接続される取出電極１３を第１
及び第２半導体領域４・５の下側に積層したものであ
り、この場合には、素子近傍にコンタクトホールをあけ
て電極を接する必要がなく、コンタクト不良による歩留
まりの低下を防止できると共に、エッチング工程中にエ
ッチング条件を変更するという煩わしさがなくなる。
ゲート電極１に電気的に接続される取出電極１３を第１
及び第２半導体領域４・５の下側に積層したものであ
り、この場合には、素子近傍にコンタクトホールをあけ
て電極を接する必要がなく、コンタクト不良による歩留
まりの低下を防止できると共に、エッチング工程中にエ
ッチング条件を変更するという煩わしさがなくなる。
【００２８】第１２図に示す本発明の又他の実施例で
は、取出電極１２・１３の電極材料の一方をＣｒ、他方
をＴｉとし、Ｔｉからなる取出電極１２・１３を半導体
層３と直接に接触させてｐ型またはｎ型半導体領域５・
７の代わりにショットキ接合を形成させている。この実
施例では、上記各実施例よりも更に簡略な製造工程で上
記各実施例と同等の特性のものを得ることができ、しか
も、超高速スイッチングが可能になる。
は、取出電極１２・１３の電極材料の一方をＣｒ、他方
をＴｉとし、Ｔｉからなる取出電極１２・１３を半導体
層３と直接に接触させてｐ型またはｎ型半導体領域５・
７の代わりにショットキ接合を形成させている。この実
施例では、上記各実施例よりも更に簡略な製造工程で上
記各実施例と同等の特性のものを得ることができ、しか
も、超高速スイッチングが可能になる。
【００２９】なお、上記の各実施例では第１または第２
導電型の半導体領域４〜７が不純物をドーピングした積
層膜で形成されているが、積層膜によらずにイオン注入
法、イオンドーピング法、レーザードーピング法などを
用いて半導体領域４〜７を形成してもよい。
導電型の半導体領域４〜７が不純物をドーピングした積
層膜で形成されているが、積層膜によらずにイオン注入
法、イオンドーピング法、レーザードーピング法などを
用いて半導体領域４〜７を形成してもよい。
【００３０】又、各半導体膜は非晶質シリコンに限らず
多結晶シリコン、単結晶シリコンなど他の結晶性の異な
るシリコンを用いることができ、更に、半導体素材とし
ては例えばガリウム砒素（ＧａＡｓ）などシリコン以外
の半導体を用いてもよいのである。
多結晶シリコン、単結晶シリコンなど他の結晶性の異な
るシリコンを用いることができ、更に、半導体素材とし
ては例えばガリウム砒素（ＧａＡｓ）などシリコン以外
の半導体を用いてもよいのである。
【００３１】
【発明の効果】本発明は、以上に説明したように構成し
ているので、従来のダイオードリング素子よりも平面積
が小さく、ダイオードリング素子と同様の特性を有する
薄膜半導体素子を得ることができる。
ているので、従来のダイオードリング素子よりも平面積
が小さく、ダイオードリング素子と同様の特性を有する
薄膜半導体素子を得ることができる。
【００３２】又、各ゲート電極に印加する電圧を制御す
ることにより正又は負の立ち上がり電圧、即ち、しきい
値を容易に制御することができ、しきい値制御が容易
で、さまざまなＩ−Ｖ特性を簡単に設定できる。
ることにより正又は負の立ち上がり電圧、即ち、しきい
値を容易に制御することができ、しきい値制御が容易
で、さまざまなＩ−Ｖ特性を簡単に設定できる。
【図１】本発明の一実施例の構成を模式的に示す斜視図
である。
である。
【図２】本発明の一実施例の第１ゲート電極及び第１ゲ
ート絶縁膜形成工程の説明図である。
ート絶縁膜形成工程の説明図である。
【図３】本発明の一実施例の第１及び第２導電性半導体
領域形成工程の説明図である。
領域形成工程の説明図である。
【図４】本発明の一実施例の半導体膜、第３及び第４導
電性半導体領域形成工程の説明図である。
電性半導体領域形成工程の説明図である。
【図５】本発明の一実施例の第２ゲート絶縁層形成工程
の説明図である。
の説明図である。
【図６】本発明の一実施例の第２ゲート電極及び取出電
極形成工程の説明図である。
極形成工程の説明図である。
【図７】正電圧印加時の本発明の一実施例の等価回路図
である。
である。
【図８】負電圧印加時の本発明の一実施例の等価回路図
である。
である。
【図９】本発明の一実施例のＩ−Ｖ特性図である。
【図１０】本発明の一実施例の変形例の構成を模式的に
示す斜視図である。
示す斜視図である。
【図１１】本発明の他の実施例の構成を模式的に示す断
面図である。
面図である。
【図１２】本発明の又他の実施例を模式的に示す断面図
である。
である。
【図１３】従来のダイオードリング素子の構成を模式的
に示す断面図である。
に示す断面図である。
１ 第１ゲート電極 ２ 第１ゲート絶縁膜 ３ 半導体薄膜 ４ ｎ型半導体領域 ５ ｐ型半導体領域 ６ ｐ型半導体領域 ７ ｎ型半導体領域 ８ 第２ゲート絶縁膜 ９ 第２ゲート電極 １０ 第１チャネル １１ 第２チャネル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 29/06 H01L 29/66 H01L 29/861 H01L 29/866 H01L 29/94
Claims (3)
- 【請求項１】 第１ゲート電極、このゲート電極を被っ
て形成された第１ゲート絶縁膜、このゲート絶縁膜上に
第１ゲート電極に対向して設けられた半導体薄膜、この
半導体薄膜の下面側に形成される第１チャネルに電気的
に連なる第１導電型の半導体領域及び第２導電型の半導
体領域、上記半導体薄膜の表面側に形成される第２チャ
ネルに電気的に連なる第２導電型の半導体領域及び第１
導電型の半導体領域、第２チャネル表面を被う第２ゲー
ト絶縁膜及び第２ゲート絶縁膜上に形成された第２ゲー
ト電極を備え、上記半導体薄膜の下面側の第１導電型の
半導体領域と第２導電型の半導体領域は第１チャネルを
挟んで対向し、上記半導体薄膜の上面側の第１導電型の
半導体領域と第２導電型の半導体領域は第２チャネルを
挟んで対向し、且つ上記半導体薄膜の下面側にある第１
導電型の半導体領域及び第２導電型の半導体領域が上記
半導体薄膜を介して上面側の第２導電型の半導体領域及
び第１導電型の半導体領域と夫々対向していることを特
徴とする薄膜半導体素子。 - 【請求項２】 第１ゲート電極、このゲート電極を被っ
て形成された第１ゲート絶縁膜、このゲート絶縁膜上に
第１ゲート電極に対向して設けられた半導体薄膜、この
半導体薄膜の下面側に形成される第１チャネルに電気的
に連なる第１導電型の半導体領域及び第２導電型の半導
体領域、上記半導体薄膜の表面側に形成される第２チャ
ネルに電気的に連なる第２導電型の半導体領域及び第１
導電型の半導体領域、第２チャネル表面を被う第２ゲー
ト絶縁膜及び第２ゲート絶縁膜上に形成された第２ゲー
ト電極を備え、上記半導体薄膜の下面側の第１チャネル
の一方の側に第１導電型の半導体領域と第２導電型の半
導体領域が並べて形成され、上記半導体薄膜の上面側の
第２チャネルの他方の側に第１導電型の半導体領域と第
２導電型の半導体領域が並べて形成されていることを特
徴とする薄膜半導体素子。 - 【請求項３】 上記第１導電型の半導体領域及び第２導
電型の半導体領域の一方又は両方に代えてショットキ接
合を形成したことを特徴とする請求項１又は２に記載の
薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817594A JP3229751B2 (ja) | 1994-05-31 | 1994-05-31 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817594A JP3229751B2 (ja) | 1994-05-31 | 1994-05-31 | 薄膜半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326757A JPH07326757A (ja) | 1995-12-12 |
| JP3229751B2 true JP3229751B2 (ja) | 2001-11-19 |
Family
ID=14729991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11817594A Expired - Fee Related JP3229751B2 (ja) | 1994-05-31 | 1994-05-31 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229751B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5115943B2 (ja) * | 2005-08-18 | 2013-01-09 | 学校法人明星学苑 | 半導体装置及びその製造方法 |
| JP5392870B2 (ja) * | 2012-03-26 | 2014-01-22 | 学校法人明星学苑 | 半導体装置の製造方法 |
-
1994
- 1994-05-31 JP JP11817594A patent/JP3229751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07326757A (ja) | 1995-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |