JP2014523649A - モノリシックに集積されたアクティブスナバ - Google Patents
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Abstract
集積されたスナバを備えた拡張されたドレインＭＯＳトランジスタ（１０６）を含む半導体デバイス（１００）が、ＭＯＳトランジスタのドレインドリフト領域（１０８）を形成すること、拡張されたドレイン（１０８）の上にキャパシタ誘電体層（１２２）及びキャパシタプレート（１２４）を含むスナバキャパシタを形成すること、及びＭＯＳトランジスタのゲート（１１４）の上にスナバレジスタ（１３６）を形成することであって、そのため、レジスタがキャパシタプレートとＭＯＳトランジスタのソース（１１８）との間に直列に接続されるようにすることによって、形成される。
Description
本願は、拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを含む半導体デバイスに関連する。
半導体デバイスは、入力ＤＣ電圧を受信し、入力電圧より低い出力ＤＣ電圧を生成するバックコンバータ回路など、所望とされない電圧エクスカーションを生成する回路の一部であり得るか又はそのような回路を含み得る。半導体デバイスは、拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを含み得、拡張されたドレインＭＯＳトランジスタでは、回路のオペレーションの間、オン状態及びオフ状態間のＭＯＳトランジスタのスイッチングがドレインノードにおいて望ましくない電圧振動を生成し得、この電圧振動は、通常、リンギングと呼ばれる。リンギングを減少させるスナバを半導体デバイスに付加することが望ましい場合がある。所望の性能を備えて、半導体デバイスの製造コスト及び複雑さを著しく増大させることなく、半導体デバイスにスナバを集積することが問題となり得る。
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを含む半導体デバイスが、ＭＯＳトランジスタの拡張されたドレインにドレインドリフト領域を形成するプロセス、及び拡張されたドレインの上にキャパシタ誘電体層及びキャパシタプレートを含むスナバキャパシタを形成するプロセスにより、集積されたスナバを備えて形成され得る。スナバレジスタが、ＭＯＳトランジスタのゲートの上に形成され、キャパシタプレートとＭＯＳトランジスタのソースとの間に直列に接続される。スナバレジスタ及びスナバキャパシタは、ＭＯＳトランジスタのための集積されたスナバを形成する。レジスタは、半導体デバイスの他の要素と同時に形成され得る。
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを含む半導体デバイスが、ＭＯＳトランジスタに集積された集積スナバを備えて形成され得る。半導体デバイスは、ＭＯＳトランジスタの拡張されたドレインにドレインドリフト領域を形成する工程を含むプロセスにより形成され得る。拡張されたドレインの上にキャパシタ誘電体層及びキャパシタプレートを形成することにより、ドレインドリフト領域の上にスナバキャパシタが形成される。スナバレジスタが、ＭＯＳトランジスタのゲートの上に形成され、キャパシタプレートとＭＯＳトランジスタのソースとの間に直列に接続される。スナバレジスタ及びスナバキャパシタは、ＭＯＳトランジスタのための集積されたスナバを形成する。レジスタは半導体デバイスの他の要素と同時に形成され得る。レジスタはキャパシタプレートと同時に形成され得る。
半導体デバイスは、集積されたスナバを備えた拡張されたドレインＭＯＳトランジスタを含むディスクリートパワーデバイスであり得る。代替として、半導体デバイスは、集積されたスナバを備えた拡張されたドレインＭＯＳトランジスタに加えて、検知回路及び／又は制御回路などの他の回路を含む集積回路であり得る。
反復を避けるため、Ｎチャネルの拡張されたドレインＭＯＳトランジスタの形成を説明する。しかし、ドーパント及び導電型の極性の適切な変更で、Ｐチャネルの拡張されたドレインＭＯＳトランジスタの形成にも同じ説明が適用されることが分かるだろう。
図１Ａ〜図１Ｃは、例示の実施例に従って、スナバを備えた拡張されたドレインＭＯＳトランジスタを含む半導体デバイスの製造における段階を図示する。
図１Ａを参照すると、半導体デバイス１００が半導体基板１０２の中及び上に形成され、半導体基板１０２は、単結晶シリコンウエハ、シリコンオンインシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を備えたハイブリッド配向技術（ＨＯＴ）ウエハ、又は半導体デバイス１００の製造に適切な他の材料であり得る。基板１０２の頂部表面における半導体材料はＰ型である。基板１０２の頂部表面においてフィールド酸化物１０４が形成され得る。フィールド酸化物１０４は、２５０〜６００ナノメートルの厚みの二酸化シリコンを含み得、シャロートレンチアイソレーション（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）プロセスにより形成され得る。ＳＴＩプロセスにおいて、二酸化シリコンは、高密度プラズマ（ＨＤＰ）又は高アスペクト比プロセス（ＨＡＲＰ）により堆積され得る。
半導体デバイス１００は、拡張されたドレインＭＯＳトランジスタ１０６を含む。ＭＯＳトランジスタ１０６は、基板１０２の頂部表面まで延びるＮ型ドレインドリフト領域１０８を有する。ドレインドリフト領域１０８は、例えば、リン及びヒ素、及び場合によってアンチモンなどの、Ｎ型ドーパントの第１のセットを、１．１０１１〜１．１０１３原子／ｃｍ２のドーズ量で、フォトレジストパターンなどのドリフト領域注入マスクにより露出されたエリアにイオン注入することにより形成され得る。Ｎ型ドーパントの第１のセットの少なくとも一部を活性化する後続のアニールプロセスにより、ドレインドリフト領域１０８が形成される。ドレインドリフト領域１０８は、基板１０２において３５０〜１０００ナノメートルの深さまで延び得る。ドレインドリフト領域１０８は、図示しないＰチャネルＭＯＳトランジスタのためのＮ型ウェルなどの半導体デバイス１００の他の構成要素と同時に形成され得る。
ＭＯＳトランジスタ１０６は、ドレインドリフト領域１０８に接する、基板１０２内のＰ型ボディ領域１１０を更に含む。ボディ領域１１０は、例えば、ボロン及び場合によってはガリウム及び／又はインジウムなどのＰ型ドーパントのセットを、１・１０１１〜１・１０１４原子／ｃｍ２のドーズ量で、フォトレジストパターンなどのボディ領域注入マスクにより露出されたエリアにイオン注入することにより形成され得る。Ｐ型ドーパントの少なくとも一部を活性化する後続のアニールプロセスにより、ボディ領域１１０が形成される。ボディ領域１１０は、基板１０２において３００〜１０００ナノメートルの深さまで延び得る。ボディ領域１１０は、図示しないＮチャネルＭＯＳトランジスタに対するＰ型ウェルなどの半導体デバイス１００の他の構成要素と同時に形成され得る。Ｐ型ドーパントを活性化するためのアニールプロセスは、ドレインドリフト領域１０８におけるＮ型ドーパントの第１のセットを活性化するためのアニールプロセスと同時に実行されてもよい。
ＭＯＳトランジスタ１０６のゲート誘電体層１１２が、ボディ領域１１０の一部及びドレインドリフト領域１０８の一部に重なって、基板１０２の上に形成される。ゲート誘電体層１１２は、二酸化シリコン、シリコンオキシナイトライド、アルミニウム酸化物、アルミニウムオキシナイトライド、ハフニウム酸化物、ハフニウムシリケート、ハフニウムシリコンオキシナイトライド、ジルコニウム酸化物、ジルコニウムシリケート、ジルコニウムシリコンオキシナイトライド、前述の材料の組み合わせ、又は他の絶縁性材料、の１つ又は複数の層であり得る。ゲート誘電体層１１２は、５０℃〜８００℃の温度の窒素含有プラズマ又は窒素含有雰囲気ガスへの露出の結果、窒素を含み得る。ゲート誘電体層１１２は、例えば、熱酸化、酸化物層のプラズマ窒化、及び／又は原子層堆積（ＡＬＤ）による誘電体材料堆積など、種々のゲート誘電体形成プロセスのうちの任意のものにより形成され得る。ゲート誘電体層１１２は、例えば、１０〜８０ナノメートルの厚みであり得る。
ＭＯＳトランジスタ１０６のゲート１１４が、ボディ領域１１０の一部及びドレインドリフト領域１０８の一部に重なって、ゲート誘電体層１１２上に形成される。ゲート１１４は、例えば、通常、ポリシリコンと呼ばれる多結晶シリコン、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、及び／又はニッケルシリサイドなどの金属シリサイド、及び／又は、アルミニウム、タングステン、及び／又は窒化チタンなどの金属、の１つ又は複数の層を含み得る。
任意選択のゲート側壁１１６がゲート１１４の横方向表面上に形成され得、この形成は、例えば、ゲート１１４の頂部及び横方向表面及び基板１０２の頂部表面の上のシリコンナイトライド及び／又は二酸化シリコンの１つ又は複数のコンフォーマル層を堆積することにより、及びその後、反応性イオンエッチング（ＲＩＥ）などの異方性エッチング法によりゲート１１４の頂部表面及び基板１０２の頂部表面からコンフォーマル層材料を除去することより成され、ゲート側壁１１６が形成されるようにゲート１１４の横方向表面上にコンフォーマル層材料が残される。
ＭＯＳトランジスタ１０６は、Ｎ型ソース領域１１８及び場合によっては任意選択のＮ型ドレインコンタクト領域１２０を更に含む。ソース領域１１８は、ゲート１１４に隣接してドレインドリフト領域１０８とは反対で基板１０２に形成される。ドレインコンタクト領域１２０は、ドレインドリフト領域１０８に接してゲート１１４とは反対で基板１０２に形成される。ソース領域１１８及びドレインコンタクト領域１２０は、例えば、リン及びヒ素及び場合によってはアンチモンなどのＮ型ドーパントの第２のセットを、３・１０１４〜１・１０１６原子／ｃｍ２の総ドーズ量で、フォトレジストパターンなどのソース／ドレイン注入マスクにより露出されたエリアにイオン注入することにより形成され得る。後続のソース／ドレインアニールプロセスが、Ｎ型ドーパントの第２のセットの一部を活性化して、ソース領域１１８及びドレインコンタクト領域１２０を形成する。ソース領域１１８及びドレインコンタクト領域１２０は、基板１０２の頂部表面から１００〜５００ナノメートルの深さまで延び得る。ソース領域１１８及びドレインコンタクト領域１２０は、図示しない他のＮチャネルＭＯＳトランジスタに対するソース／ドレイン領域などの半導体デバイス１００の他の構成要素と同時に形成され得る。チタンシリサイド、コバルトシリサイド、又はニッケルシリサイドなど、図示しない層又は金属シリサイドが、ソース領域１１８及びドレインコンタクト領域１２０上に形成され得る。
フィールド酸化物１０４の要素が、ドレインコンタクト領域１２０を、ドレインコンタクト領域１２０の残りの部分から横方向に分離するようにドレインドリフト領域１０８に配置され得、ドレインコンタクト領域１２０は、フィールド酸化物１０４の下に延びる。
図１Ｂを参照すると、スナバキャパシタ誘電体層１２２が、ゲート１１４に隣接してドレインドリフト領域１０８の上に形成される。スナバキャパシタ誘電体層１２２は、存在する場合はドレインドリフト領域１０８に配置されるフィールド酸化物要素１０４に任意で重なり得る。スナバキャパシタ誘電体層１２２は、例えば、二酸化シリコン、シリコンオキシナイトライド、アルミニウム酸化物、アルミニウムオキシナイトライド、ハフニウム酸化物、ハフニウムシリケート、ハフニウムシリコンオキシナイトライド、ジルコニウム酸化物、ジルコニウムシリケート、ジルコニウムシリコンオキシナイトライド、前述の材料の組み合わせ、又は他の絶縁性材料の、１つ又は複数の層を含み得る。スナバキャパシタ誘電体層１２２は、例えば、１０〜２００ナノメートルの厚みであり得る。スナバキャパシタ誘電体層１２２は、例えば、熱酸化、酸化物層のプラズマ窒化、及び／又はＡＬＤによる誘電体材料堆積など、種々のゲート誘電体形成プロセスのうちの任意のものにより形成され得る。
スナバキャパシタプレート１２４が、ドレインドリフト領域１０８から電気的に絶縁されるようにスナバキャパシタ誘電体層１２２の上に形成される。スナバキャパシタプレート１２４は、ポリシリコン、タングステン、アルミニウム、チタン、タンタル、チタンタングステン、金属シリサイド、窒化チタン、窒化タンタル、及び／又はタングステンナイトライドの１つ又は複数の層など、任意の電気的に導電性の材料で形成され得る。スナバキャパシタプレート１２４は、例えば、ゲート１１４の横方向境界に対して垂直の方向に１〜１０ミクロン幅であり得る。スナバキャパシタプレート１２４は、図示しないディカップリングキャパシタプレートなど、半導体デバイス１００における他の構成要素と同時に形成され得る。スナバキャパシタプレート１２４、スナバキャパシタ誘電体層１２２、及びドレインドリフト領域１０８は、スナバキャパシタ１２６を形成する。
半導体デバイス１００の既存の頂部表面の上にプレ金属誘電体（ＰＭＤ）層が形成される。ＰＭＤ層は、例えば、ＰＭＤライナー、ＰＭＤメイン層、及び任意選択のＰＭＤキャップ層を含む、誘電体層スタックであり得る。ＰＭＤライナーは、半導体デバイス１００の既存の頂部表面上にプラズマ化学気相成長（ＰＥＣＶＤ）により堆積される、１０〜１００ナノメートルの厚みのシリコンナイトライド又は二酸化シリコンであり得る。ＰＭＤメイン層は、ＨＡＲＰプロセスによって形成される二酸化シリコンの層であり得、その後、ＰＭＤライナーの頂部表面上にＰＥＣＶＤプロセスにより堆積される１００〜１０００ナノメートルの厚みの二酸化シリコン、リン珪酸ガラス（ＰＳＧ）、又はほうリン珪酸ガラス（ＢＰＳＧ）の層が続き、化学的機械的研磨（ＣＭＰ）プロセスにより平坦化されることもある。任意選択のＰＭＤキャップ層は、ＰＭＤメイン層の頂部表面上に形成される、シリコンナイトライド、シリコンカーバイドナイトライド、又はシリコンカーバイドなどの１０〜１００ナノメートルの硬い材料であり得る。ＰＭＤ層は、ＭＯＳトランジスタ１０６の他の要素をよりはっきりと示すため図１Ｃには示していない。
図１Ｃを参照すると、１つ又は複数のスナバキャパシタコンタクト１２８が、スナバキャパシタプレート１２４と電気的コンタクトを成すようにＰＭＤ層を介して形成される。１つ又は複数のスナバソースコンタクト１３０が、ソース領域１１８と電気的コンタクトを成すようにＰＭＤ層に形成される。スナバキャパシタコンタクト１２８及びスナバソースコンタクト１３０は同時に形成され得る。
１つ又は複数のトランジスタドレインコンタクト１３２が、ドレインドリフト領域１０８と電気的コンタクトを成すようにＰＭＤ層を介して、存在する場合はドレインコンタクト領域１２０を介して、形成される。１つ又は複数のトランジスタソースコンタクト１３４が、ソース領域１１８と電気的コンタクトを成すようにＰＭＤ層を介して形成される。トランジスタドレインコンタクト１３２及びトランジスタソースコンタクト１３４は同時に形成され得、スナバキャパシタコンタクト１２８及びスナバソースコンタクト１３０と同時に形成され得る。
トランジスタドレインコンタクト１３２、トランジスタソースコンタクト１３４、スナバキャパシタコンタクト１２８、及びスナバソースコンタクト１３０は、以下のように形成され得る。例えば、図示しないコンタクトフォトレジストパターンでＰＭＤの頂部表面上のコンタクトエリアを画定すること、スナバキャパシタプレート１２４、ソース領域１１８、及びドレインコンタクト領域１２０を露出させるため、ＲＩＥなどのエッチング手法を用いてＰＭＤ層材料を取り除くことによりコンタクトエリアにおけるコンタクトホールをエッチングすること、及びコンタクトホールをチタン及び窒化チタンなどのコンタクトライナー及びタングステンなどのコンタクト充填金属で充填することにより形成され得、その後、エッチング及び／又はＣＭＰ手法を用いてＰＭＤ層の頂部表面からのコンタクト充填金属及びコンタクトライナーの除去が続く。
スナバレジスタリンク１３６が、スナバキャパシタコンタクト１２８及びスナバソースコンタクト１３０と電気的コンタクトを成すようにＰＭＤ層の上に形成される。トランジスタドレインコンタクト１３２と電気的コンタクトを成すようにＰＭＤ層の上にドレイン相互接続１３８が形成され、トランジスタソースコンタクト１３４と電気的コンタクトを成すようにＰＭＤ層の上にソース相互接続１４０が形成される。本実施例において、ドレイン相互接続１３８、ソース相互接続１４０、及びスナバレジスタリンク１３６は同時に形成され、半導体デバイス１００に、図示しない他の相互接続と同時に形成され得る。
ドレイン相互接続１３８、ソース相互接続１４０、及びスナバレジスタリンク１３６は、アルミニウムメタライゼーションプロセスを用いて形成され得、このプロセスは、ＰＭＤ層の上の５〜１５ナノメートルの厚みのチタンタングステン又は窒化チタンなどの障壁金属の層を形成すること、障壁金属の層の上の１００〜１５００ナノメートルの厚みの、９６パーセントのアルミニウム、２パーセントのシリコン、及び２パーセント銅の合金などのアルミニウム相互接続金属の層を形成すること、及びアルミニウム相互接続金属の層の上の５〜１５ナノメートルの厚みの、チタンタングステン又は窒化チタンなどのキャップ金属の層を形成することを含む。フォトレジストパターンなどのメタライゼーションエッチマスクが、不要な金属を取り除くためのエリアにおいてキャップ金属の層を露出させるようにキャップ金属の層の上に形成される。メタライゼーションエッチプロセスが実行される。例えば、露出されたエリアにおけるキャップ金属を取り除くためフッ素を含むＲＩＥ工程、エッチされたアルミニウム相互接続金属の横方向表面をパッシベートするようにアルミニウム相互接続金属をフッ素でエッチングするため塩素を含む後続のＲＩＥ工程、その後続く、相互接続要素を残すように障壁金属をエッチングするためフッ素を含む別のＲＩＥ工程などである。
代替として、ドレイン相互接続１３８、ソース相互接続１４０、及びスナバレジスタリンク１３６は、銅ダマシン相互接続プロセスを用いて形成され得、このプロセスは、ＰＭＤ層の上に二酸化シリコン又は低ｋ誘電体などのレベル間誘電体（ＩＬＤ）層を形成すること、及び銅ダマシンを相互接続のために画定されたエリアにおいて、通常１００〜２５０ナノメートルの深さＩＬＤ層においてトレンチをエッチングすることを含む。トレンチは、ドレイン相互接続１３８、ソース相互接続１４０、及びスナバレジスタリンク１３６の頂部表面を露出させる。タンタル窒化物などのライナー金属の層が、通常、物理気相成長、原子層堆積、又は化学気相成長により、トレンチの底部及び側部上に形成される。銅のシード層が、通常はスパッタリングにより、ライナー金属上に形成される。トレンチはその後、通常は電気めっきにより、銅で充填される。銅及びライナー金属は、ＣＭＰ及びエッチングプロセスによりＩＬＤ層の頂部表面から取り除かれ、ＩＬＤ層において銅ダマシン相互接続を残す。
本実施例において、スナバキャパシタコンタクト１２８、スナバレジスタリンク１３６、及びスナバソースコンタクト１３０は、スナバレジスタ１４２を形成し、スナバレジスタ１４２は、スナバキャパシタプレート１２４とソース領域１１８との間に直列に接続される。１つ又は複数のレジスタアパーチャ１４４が、スナバレジスタ１４２の電気抵抗を増大するためスナバレジスタリンク１３６に形成され得る。スナバキャパシタコンタクト１２８の総量及び／又はスナバソースコンタクト１３０の総量が、スナバレジスタ１４２の電気抵抗の所望の値を提供するように選択され得る。スナバレジスタ１４２の電気抵抗は、例えば０.５オーム〜２０オームであり得る。スナバレジスタ１４２及びスナバキャパシタ１２６は集積されたスナバ１４６を形成する。
図２Ａ〜図２Ｃは、半導体デバイスの製造段階を図示し、改変された例示の実施例に従った、スナバを備えた拡張されたドレインＭＯＳトランジスタを含む。
図２Ａを参照すると、半導体デバイス２００が、図１Ａを参照して説明されるように半導体基板２０２の中及び上に形成される。図示しないフィールド酸化物が、図１Ａを参照して説明されるように、基板２０２の頂部表面において任意で形成され得る。ＭＯＳトランジスタ２０４は、基板２０２の頂部表面まで延びる、図１Ａを参照して説明されるような、Ｎ型ドレインドリフト領域２０６を有する。ＭＯＳトランジスタ２０４は更に、図１Ａを参照して説明されるように、ドレインドリフト領域２０６に接する基板２０２内にＰ型ボディ領域２０８を含む。図１Ａを参照して説明されるように、ゲート誘電体層２１０、ゲート２１２、及び任意選択のＭＯＳトランジスタ２０４のゲート側壁２１４が、ボディ領域２０８の一部及びドレインドリフト領域２０６の一部に重なって基板２０２の上に形成される。ＭＯＳトランジスタ２０４は更に、図１Ａを参照して説明されるように、Ｎ型ソース領域２１６及び場合によっては任意選択のＮ型ドレインコンタクト領域２１８を含む。
半導体デバイス２００の既存の頂部表面の上にスナバキャパシタ誘電体層２２０が形成される。スナバキャパシタ誘電体層２２０は、図１Ｂを参照して説明する材料で形成され得る。本実施例において、スナバキャパシタ誘電体層２２０は、ドレインドリフト領域２０６より上でゲート２１２及びソース領域２１６の上に延びる。
図２Ｂを参照すると、スナバレジスタ／キャパシタレイヤ２２２が、ドレインドリフト領域２０６より上でゲート２１２及びソース領域２１６の上に延びて、スナバキャパシタ誘電体層２２０上に形成される。スナバレジスタ／キャパシタレイヤ２２２は、半導体デバイス２００において、図示しない他の構成要素から電気的に絶縁されるようにパターニングされる。スナバレジスタ／キャパシタレイヤ２２２は、ポリシリコンなどの電気的に導電性の材料、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又はニッケルシリサイドなどの金属シリサイド、アルミニウム、タングステン、チタン、タンタルなどの金属、又はチタンタングステン、窒化チタン、窒化タンタル、ニッケルクロム、シリコンクロムなどの金属合金、又はサーメット、セラミック金属材料などの薄膜レジスタ材料、の１つ又は複数の層を含み得る。
ドレインドリフト領域２０６の上のスナバレジスタ／キャパシタレイヤ２２２の一部が、スナバキャパシタプレート２２４を形成する。スナバキャパシタプレート２２４、スナバキャパシタ誘電体層２２０、及びドレインドリフト領域２０６は、スナバキャパシタ２２６を形成する。
ゲート２１２及びソース領域２１６の上のスナバレジスタ／キャパシタレイヤ２２２の一部が、スナバレジスタ２２８を形成する。スナバレジスタ／キャパシタレイヤ２２２の厚みは、スナバレジスタ２２８の電気抵抗の所望の値を提供するように選択され得る。スナバレジスタ２２８の電気抵抗を増大するようにスナバレジスタ／キャパシタレイヤ２２２に１つ又は複数のレジスタアパーチャ２３０が形成され得る。スナバレジスタ２２８の電気抵抗は、例えば０．５〜２０オームであり得る。
図示しないＰＭＤ層が、図１Ｃを参照して説明されるように、半導体デバイス２００の既存の頂部表面の上に形成される。ＭＯＳトランジスタ２０４の他の要素をよりはっきりと示すため、ＰＭＤ層は図２Ｃには示していない。
図２Ｃを参照すると、１つ又は複数のトランジスタドレインコンタクト２３２が、ドレインドリフト領域２０６と電気的コンタクトを成すようにＰＭＤ層を介して、存在する場合はドレインコンタクト領域２１８を介して、形成される。１つ又は複数のトランジスタソースコンタクト２３４が、ソース領域２１６及びスナバレジスタ２２８と電気的コンタクトを成すようにＰＭＤ層を介して形成される。トランジスタドレインコンタクト２３２及びトランジスタソースコンタクト２３４は、図１Ｃを参照して説明されるように形成され得る。
スナバレジスタ２２８及びスナバキャパシタ２２６は、集積されたスナバ２３６を形成する。
図３Ａ〜図３Ｃは、別の改変された例示の実施例に従って、拡張されたドレインＭＯＳトランジスタを含むスナバを備えた半導体デバイスの製造段階を図示する。
図３Ａを参照すると、半導体デバイス３００が薄い半導体基板３０２の中及び上に形成される。基板３０２は、単結晶シリコン又はシリコンゲルマニウムなどの半導体合金であり得る。本実施例において、基板３０２は５〜１００ミクロンの厚みである。ＭＯＳトランジスタ３０４は、Ｎ型ドレインドリフト領域３０６を含み、これは、基板３０２の頂部表面から基板３０２の底部表面まで又は底部表面の付近まで延びる。ＭＯＳトランジスタ３０４は任意で、基板３０２の底部表面において及びドレインドリフト領域３０６に接して、ｎ型ドレインコンタクト領域３０８を含み得る。ドレインコンタクト領域３０８は、基板３０２の底部表面をＮ型ドーパントでイオン注入すること、及びその後、注入されたドーパントの少なくとも一部を活性化するためアニールプロセスを実行することにより形成され得る。ＭＯＳトランジスタ３０４は更に、基板３０２の底部表面上に、基板３０２の底部表面と電気的接続を成して、ドレインコンタクト金属層３１０を含む。
ＭＯＳトランジスタ３０４は、基板３０２の頂部表面において、ドレインドリフト領域３０６に接して基板３０２内にＰ型ボディ領域３１２を含む。ゲート誘電体層３１４及びＭＯＳトランジスタ３０４のゲート３１６が、基板３０２の頂部表面においてボディ領域３１２の一部及びドレインドリフト領域３０６の一部に重なって基板３０２の上に形成される。ＭＯＳトランジスタ３０４は更に、ドレインドリフト領域３０６とは反対でゲート３１６に隣接して、及びボディ領域３１２によりドレインドリフト領域３０６から隔離されて、基板３０２に形成されるＮ型ソース領域３１８を含む。
図３Ｂを参照すると、半導体デバイス３００の既存の頂部表面の上にスナバキャパシタ誘電体層３２０が形成される。スナバキャパシタ誘電体層３２０は、図１Ｂを参照して説明する材料で形成され得る。本実施例において、スナバキャパシタ誘電体層３２０は、ドレインドリフト領域３０６より上でゲート３１６及びソース領域３１８の上に延びる。
ソーストレンチ３２２が、ソース領域３１８及びゲート３１６を介して、且つ、ボディ領域３１２に隣接するが横方向に分離されて、基板３０２に形成される。
図３Ｃを参照すると、スナバレジスタ／キャパシタ層３２４が、ドレインドリフト領域３０６より上でゲート３１６及びソース領域３１８の上に、且つ、ソース領域３１８及びボディ領域３１２と電気的コンタクトを成すようにソーストレンチ３２２内に延びて、スナバキャパシタ誘電体層３２０上に形成される。スナバレジスタ／キャパシタ層３２４は、半導体デバイス３００において、図示しない他の構成要素から電気的に絶縁されるようにパターニングされる。スナバレジスタ／キャパシタ層３２４は、図２Ｃを参照して説明する材料で形成され得る。
ドレインドリフト領域３０６の上のスナバレジスタ／キャパシタ層３２４の一部が、スナバキャパシタプレート３２６を形成する。スナバキャパシタプレート３２６、スナバキャパシタ誘電体層３２０、及びドレインドリフト領域３０６は、スナバキャパシタ３２８を形成する。
ゲート３１６の上のスナバレジスタ／キャパシタ層３２４の一部が、スナバレジスタ３３０を形成する。スナバレジスタ／キャパシタ層３２４の厚みは、スナバレジスタ３３０の電気抵抗の所望の値を提供するように選択され得る。１つ又は複数のレジスタアパーチャ３３２が、スナバレジスタ３３０の電気抵抗を増大するようにスナバレジスタ／キャパシタ層３２４に形成され得る。スナバレジスタ３３０の電気抵抗は、例えば０.５〜２０オームであり得る。スナバレジスタ３３０及びスナバキャパシタ３２８は、集積されたスナバ３３４を形成する。
図４Ａ及び図４Ｂは、別の改変された例示の実施例に従った、スナバを備えた拡張されたドレインＭＯＳトランジスタを含む半導体デバイスの製造段階を図示する。
図４Ａを参照すると、半導体デバイス４００が、図１Ａを参照して説明されるように半導体基板４０２の中及び上に形成される。フィールド酸化物４０４が、例えば、半導体デバイス４００において、図示しない他の構成要素からＭＯＳトランジスタ４０６を横方向に隔離するため、図１Ａを参照して説明されるように、基板４０２の頂部表面において形成され得る。ＭＯＳトランジスタ４０６は、基板４０２の頂部表面まで延びる、図１Ａを参照して説明されるような、Ｎ型ドレインドリフト領域４０８を有する。ＭＯＳトランジスタ４０６は更に、図１Ａを参照して説明されるように、ドレインドリフト領域４０８に接して基板４０２内にＰ型ボディ領域４１０を含む。ゲート誘電体層４１２、ゲート４１４、及びＭＯＳトランジスタ４０６の任意選択のゲート側壁４１６が、図１Ａを参照して説明されるように、ボディ領域４１０の一部及びドレインドリフト領域４０８の一部に重なって基板４０２の上に形成される。ＭＯＳトランジスタ４０６は更に、図１Ａを参照して説明されるように、ｎ型ソース領域４１８、及び場合によっては任意選択のＮ型ドレインコンタクト領域４２０、を含む。ドレインコンタクト領域４２０は、図４Ａに示すように、フィールド酸化物４０４の付加的な要素により横方向に隔離され得る。
スナバキャパシタ誘電体層４２２が、図１Ｂを参照して説明されるように、ゲート４１４に隣接してドレインドリフト領域４０８の上に形成される。スナバキャパシタ誘電体層４２２は、存在する場合はドレインドリフト領域４０８に配置されるフィールド酸化物要素４０４に任意で重なり得る。スナバキャパシタプレート４２４が、図１Ｂを参照して説明されるように、ドレインドリフト領域４０８から電気的に絶縁されるように、スナバキャパシタ誘電体層４２２の上に形成される。スナバキャパシタプレート４２４、スナバキャパシタ誘電体層４２２、及びドレインドリフト領域４０８は、スナバキャパシタ４２６を形成する。
図示しないが、ＰＭＤ層が、図１Ｃを参照して説明されるように、半導体デバイス４００の既存の頂部表面の上に形成される。ＰＭＤ層は、ＭＯＳトランジスタ４０６の他の要素をよりはっきりと示すため、図４Ｂには示していない。１つ又は複数のスナバキャパシタコンタクト４２８、例えば、図４Ａに示したような連続的スナバキャパシタコンタクト４２８が、図１Ｃを参照して説明されるように、スナバキャパシタプレート４２４と電気的コンタクトを成すようにＰＭＤ層を介して形成される。１つ又は複数のトランジスタドレインコンタクト４３０、例えば、連続的トランジスタドレインコンタクト４３０が、存在する場合はドレインコンタクト領域４２０を介して、ドレインドリフト領域４０８と電気的コンタクトを成すようにＰＭＤ層を介して形成される。１つ又は複数のトランジスタソースコンタクト４３２、例えば、連続的トランジスタソースコンタクト４３２が、ソース領域４１８と電気的コンタクトを成すようにＰＭＤ層を介して形成される。トランジスタドレインコンタクト４３０、トランジスタソースコンタクト４３２、及びスナバキャパシタコンタクト４２８は、連続的コンタクトのためのコンタクトトレンチを用いて、図１Ｃを参照して説明されるように形成され得る。
スナバレジスタ４３４が、スナバキャパシタコンタクト４２８及びトランジスタソースコンタクト４３２と電気的コンタクトを成すようにＰＭＤ層の上に形成される。スナバレジスタ４３４は、半導体デバイス４００において、図示しない他の構成要素から電気的に絶縁されるようにパターニングされる。トランジスタソースコンタクト４３２を図示するためスナバレジスタ４３４の一部が図４Ａにおいて取り除かれている。スナバレジスタ４３４は、ポリシリコン、などの電気的に導電性の材料、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又はニッケルシリサイドなどの金属シリサイド、アルミニウム、タングステン、チタン、タンタルなどの金属、又はチタンタングステン、窒化チタン、窒化タンタル、ニッケルクロム、シリコンクロムなどの金属合金、又はサーメットなどの薄膜レジスタ材料、の１つ又は複数の層を含み得る。１つ又は複数のレジスタアパーチャ４３６が、スナバレジスタ４３４の電気抵抗を増大するようにスナバレジスタ４３４において形成され得る。スナバレジスタ４３４の電気抵抗は、例えば０．５〜２０オームであり得る。スナバレジスタ４３４及びスナバキャパシタ４２６は、集積されたスナバ４３８を形成する。
図４Ｂを参照すると、ドレイン相互接続４４０が、トランジスタドレインコンタクト４３０と電気的コンタクトを成すようにＰＭＤ層の上に形成される。ソース相互接続４４２が、スナバレジスタ４３４を介してトランジスタソースコンタクト４３２と電気的コンタクトを成すようにスナバレジスタ４３４上に形成される。ドレイン相互接続４４０及びソース相互接続４４２は、図１Ｃを参照して説明されるように、アルミニウムメタライゼーションプロセス又は銅ダマシンメタライゼーションプロセスにより形成され得る。
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
Claims (10)
- 半導体デバイスであって、
半導体基板、
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタ、及び
集積されたスナバ、
を含み、
前記拡張されたドレインＭＯＳトランジスタが、
前記基板に配置され、第１の導電型を有するドレインドリフト領域と、
前記基板の頂部表面において前記ドレインドリフト領域に接するように、前記基板に配置されるボディ領域であって、前記第１の導電型とは反対の第２の導電型を有する、前記ボディ領域と、
前記基板の上に配置されるゲートであって、前記ドレインドリフト領域の一部及び前記ボディ領域の一部に重なる、前記ゲートと、
前記ゲートに隣接し、且つ、前記ドレインドリフト領域とは反対で、前記基板に配置されるソース領域であって、前記第１の導電型を有する、前記ソース領域と、
を含み、
前記集積されたスナバが、
スナバキャパシタであって、前記ドレインドリフト領域、前記ドレインドリフト領域の上に配置されるスナバ誘電体層、及び前記誘電体層の上に配置されるスナバキャパシタプレートを含む、前記スナバキャパシタと、
前記ゲートの上に配置されるスナバレジスタであって、前記ソース領域に電気的に結合され、前記スナバキャパシタプレートに電気的に結合される、前記スナバレジスタと、
を含む、半導体デバイス。 - 請求項１に記載のデバイスであって、
前記スナバ誘電体層が１０〜２００ナノメートルの厚みであり、
前記スナバレジスタが、
プレメタル誘電体（ＰＭＤ）層に配置される少なくとも一つのスナバキャパシタコンタクトであって、前記スナバキャパシタプレート上に配置され、且つ、前記スナバキャパシタプレートに電気的に接続される、前記スナバキャパシタコンタクト、
前記ＰＭＤ層に配置される少なくとも一つのスナバソースコンタクトであって、前記ソース領域上に配置され、且つ、前記ソース領域に電気的に接続される、前記スナバソースコンタクト、及び
前記ＰＭＤ層の上に配置されるスナバレジスタリンクであって、前記スナバキャパシタコンタクトへの及び前記スナバソースコンタクトへの電気的コンタクトを成す、前記スナバレジスタリンク、
を含む、半導体デバイス。 - 請求項１に記載のデバイスであって、前記スナバレジスタが、前記スナバレジスタを介して配置される少なくとも一つのレジスタアパーチャを含む、半導体デバイス。
- 請求項１に記載のデバイスであって、
前記スナバキャパシタ誘電体層が１０〜２００ナノメートルの厚みであり、
前記スナバキャパシタ誘電体層が更に前記ゲートの上に配置され、
前記スナバキャパシタプレートが、前記ドレインドリフト領域の上に配置されるスナバレジスタ／キャパシタ層の一部であり、前記スナバレジスタ／キャパシタ層が前記スナバキャパシタ誘電体層の上に配置され、そのため、前記スナバレジスタ／キャパシタ層が、前記ドレインドリフト領域より上で、前記ゲートの上及び前記ソース領域の上に延び、
前記スナバレジスタが、前記ゲート及び前記ソース領域の上に配置される前記スナバレジスタ／キャパシタ層の一部であり、
前記スナバレジスタ／キャパシタ層が、少なくとも１つのトランジスタソースコンタクトを介して前記ソース領域に電気的に結合される、
半導体デバイス。 - 請求項４に記載のデバイスであって、前記スナバレジスタ／キャパシタ層が、前記スナバレジスタ／キャパシタ層を介して配置される少なくとも一つのレジスタアパーチャを含む、半導体デバイス。
- 請求項１に記載のデバイスであって、
前記ドレインドリフト領域が、前記基板の前記頂部表面から前記基板の約５〜１００ミクロンの深さまで延び、
前記ＭＯＳトランジスタが、前記基板の前記底部表面において配置されるドレインコンタクト領域を含み、前記ドレインコンタクト領域が前記第１の導電型を有するように、前記ドレインコンタクト領域が前記ドレインドリフト領域に接し、
前記スナバキャパシタ誘電体層が１０〜２００ナノメートルの厚みであり、
前記スナバキャパシタ誘電体層が更に前記ゲートの上に配置され、
前記基板が、前記ソース領域を介して前記ボディ領域内に、及び前記ゲートに隣接して前記ゲートから横方向に分離されて、配置されるソーストレンチを含み、
前記スナバキャパシタプレートが、前記ドレインドリフト領域の上に配置されるスナバレジスタ／キャパシタ層の一部であり、前記スナバレジスタ／キャパシタ層が、前記スナバキャパシタ誘電体層の上に配置され、そのため、前記スナバレジスタ／キャパシタ層が、前記ドレインドリフト領域より上で、前記ゲートの上、前記ソース領域の上、及び前記ソーストレンチに延びて、前記ソース領域及び前記ボディ領域と電気的コンタクトを成すようになっており、
前記スナバレジスタが前記ゲート及び前記ソース領域の上に配置される前記スナバレジスタ／キャパシタ層の一部である、
半導体デバイス。 - 請求項６に記載のデバイスであって、前記スナバレジスタ／キャパシタ層が、前記スナバレジスタ／キャパシタ層を介して配置される少なくとも一つのレジスタアパーチャを含む、半導体デバイス。
- 請求項１に記載のデバイスであって、
前記スナバキャパシタ誘電体層が１０〜２００ナノメートルの厚みであり、
前記スナバレジスタが、プレメタル誘電体（ＰＭＤ）層の上に配置され、
前記スナバレジスタが、ポリシリコン、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、アルミニウム、タングステン、チタン、タンタル、チタンタングステン、窒化チタン、窒化タンタル、ニッケルクロム、シリコンクロム、及びサーメットから成るグループから選択される少なくとも一つの層を含む材料であり、
前記スナバレジスタが、少なくとも１つスナバキャパシタコンタクトを介して前記スナバキャパシタプレートに電気的に接続され、前記スナバキャパシタコンタクトが前記スナバキャパシタプレート上の前記ＰＭＤ層に配置され、
前記スナバレジスタが、少なくとも１つのトランジスタソースコンタクトを介して前記ソース領域に電気的に接続され、前記トランジスタソースコンタクトが前記スナバキャパシタプレート上の前記ＰＭＤ層に配置され、
前記半導体デバイスが、前記スナバレジスタを介して前記トランジスタソースコンタクトと電気的コンタクトを成すように、前記スナバレジスタ上に配置されるソース相互接続を含む、
半導体デバイス。 - 請求項８に記載のデバイスであって、前記スナバレジスタが、前記スナバレジスタを介して配置される少なくとも一つのレジスタアパーチャを含む、半導体デバイス。
- 半導体デバイスを形成する方法であって、
半導体基板を提供する工程、
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを形成する工程、及び
集積されたスナバを形成する工程、
を含み、
拡張されたドレインＭＯＳトランジスタを形成する前記工程が、
第１の導電型を有するドレインドリフト領域を前記基板に形成する工程と、
前記第１の導電型とは反対の第２の導電型を有するボディ領域を前記基板に形成する工程であって、前記基板の頂部表面において前記ボディ領域が前記ドレインドリフト領域に接するようにする、工程と、
前記基板の上にゲートを形成する工程であって、前記ゲートが前記ドレインドリフト領域の一部及び前記ボディ領域の一部に部分的に重なるようにする、工程と、
前記ゲートに隣接し、且つ、前記ドレインドリフト領域とは反対で、前記基板にソース領域を形成する工程であって、前記ソース領域が前記第１の導電型を有する、工程と、
を含むプロセスによるものであり、
集積されたスナバを形成する前記工程が、
スナバキャパシタを形成する工程を含むプロセスによるものであり、
スナバキャパシタを形成する前記工程が、
前記ドレインドリフト領域の上にスナバ誘電体層を形成する工程と、
前記スナバ誘電体層の上にスナバキャパシタプレートを形成する工程と、
前記ゲートの上にスナバレジスタを形成する工程であって、前記スナバレジスタが、前記ソース領域に電気的に結合され、且つ、前記スナバキャパシタプレートに電気的に結合される、工程と、
を含むプロセスによるものである、
方法。
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