JP2020155451A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】一実施の形態の半導体装置は、パワーＭＯＳＦＥＴ１と、そのドレイン・ソース間に接続されたスナバ容量とを有し、スナバ容量は、ドレインに接続された容量電極ＣＥ１と、ソースに接続された容量電極ＣＥ２とを備える。容量電極ＣＥ１は、Ｙ方向に延在し、その端部で、Ｘ方向に延在する連結配線ＷＬＣ１に接続されている。さらに、連結配線ＷＬＣ１には、スナバ容量のスクリーニング工程でプローブ針を当接するパッド電極ＳＮＰ１が接続されている。そして、パッド電極ＳＮＰ１は、パッド電極ＳＮＰ１上に配置されたスナバ配線ＥＳＮ１でドレインに接続されている。【選択図】図４

Description

本発明は、半導体装置とその製造方法に関し、例えば、パワーＭＯＳＦＥＴを有する半導体装置とその製造方法に好適に利用できるものである。

パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のターンオフ時にソース・ドレイン間電圧が跳ね上がり、耐圧を越えることにより大きな損失が発生する。この損失を低減するためにソース・ドレイン間にスナバ回路が設けられている。

特開２０１７−１６３１０７号公報（特許文献１）には、スナバ回路を内蔵するパワーＭＯＳＦＥＴが開示されており、追加容量Ｃ１（後述する、スナバ回路のスナバ容量Ｃｓｎｕに対応）は、素子領域ＥＲの第１導電膜ＦＣＬと第２導電膜ＳＣＬとの間に形成されている。

特開２０１７−１６３１０７号公報

本願発明者は、スナバ容量の信頼性を確保するためにスクリーニング工程を実施しているが、スクリーニング工程は、スナバ容量をパワーＭＯＳＦＥＴのソース・ドレイン間に接続する前に実施する必要がある。パワーＭＯＳＦＥＴのソース・ドレイン間耐圧に制限されることなく、スナバ容量にスクリーニング電圧を印加するためである。

詳細は後述するが、本願発明者が検討している半導体装置では、スナバ容量を内蔵した半導体チップに対してスクリーニング工程を実施した後に、半導体チップをパッケージに実装する工程において、ボンディングワイヤを用いて、パワーＭＯＳＦＥＴのソース・ドレイン間にスナバ容量を接続している。その為、スナバ容量の接続領域が大型化し、パワーＭＯＳＦＥＴの性能が低下することが判明した。

スナバ容量とパワーＭＯＳＦＥＴとを半導体チップに内蔵した半導体装置において、スナバ容量の信頼性向上およびパワーＭＯＳＦＥＴの性能向上が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置は、パワーＭＯＳＦＥＴと、そのドレイン・ソース間に接続されたスナバ容量とを有し、スナバ容量は、ドレインに接続された第１容量電極と、ソースに接続された第２容量電極と、を備える。第１容量電極および第２容量電極は、半導体基板の主面において、Ｙ方向に延在し、その端部で、それぞれ、Ｘ方向に延在する第１配線および第２配線に接続されている。さらに、第１配線には第１パッド電極が接続され、第２配線には第２パッド電極が接続されている。そして、第１パッド電極は、第１パッド電極上に配置された第３配線でドレインに接続され、第２容量電極は、第２容量電極上に配置されたソース電極に接続されている。

一実施の形態によれば、半導体装置の性能を向上させることができる。

実施の形態１の半導体装置の等価回路図である。 関連技術における半導体装置の平面透視図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体チップの要部断面図である。 図４のＸ０−Ｘ０線に沿う断面図である。 図４のＸ１−Ｘ１線に沿う断面図である。 図４のＹ１−Ｙ１線に沿う断面図である。 実施の形態１の半導体チップの要部断面図である。 図８のＸ２−Ｘ２線に沿う断面図である。 図８のＹ２−Ｙ２線に沿う断面図である。 実施の形態１の半導体装置の製造工程を示すフロー図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体チップの要部平面図である。 実施の形態３の半導体チップの要部断面図である。 実施の形態４の半導体チップの要部平面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体チップの要部平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
実施の形態１の半導体装置は、半導体チップに形成されたパワーＭＯＳＦＥＴとスナバ容量とを含む。パワーＭＯＳＦＥＴは、ソース、ドレインおよびゲートを有し、スナバ容量を含むスナバ回路は、パワーＭＯＳＦＥＴのソース・ドレイン間に接続されている。ここでは、パワーＭＯＳＦＥＴの一例としてトレンチゲート型ＭＯＳＦＥＴを用いて説明するが、パワーＭＯＳＦＥＴは、トレンチゲート型に限定されない。

図１は、実施の形態１の半導体装置の等価回路図である。図１に示すように、パワーＭＯＳＦＥＴ１は、ソースＳ、ドレインＤ、および、ゲートＧを有する。ソースＳは、後述するソース電極ＥＳ、ソース領域ＳＲに対応し、ゲートＧは、後述するゲート電極ＥＧ、ゲート配線ＷＬＧ、トレンチゲート電極ＧＥに対応している。また、ドレインＤは、後述するドレイン電極ＥＤ、ドリフト領域ＤＲ、基板領域ＳＵＢＲに対応している。パワーＭＯＳＦＥＴ１のソースＳとドレインＤとの間には、直列接続されたスナバ容量Ｃｓｎｕと寄生抵抗Ｒｓｎｕとで構成されたスナバ回路が接続されている。スナバ容量Ｃｓｎｕは、容量電極ＣＥ１およびＣＥ２を含み、容量電極ＣＥ１がドレインＤに接続され、容量電極ＣＥ２がソースＳに接続されている。

＜関連技術＞
まず、関連技術におけるパワーＭＯＳＦＥＴを有する半導体装置について説明する。半導体装置は、スナバ回路を内蔵する。ここで、関連技術とは、本願発明者が検討した技術であり、公知技術を意味するものではない。

図２は、関連技術における半導体装置ＳＤ０の平面透視図である。なお、図２では、後述する、スナバ容量Ｃｓｎｕ、容量電極ＣＥ１およびＣＥ２は図示していない。半導体装置ＳＤ０は、半導体チップＣＨＰ０を含み、半導体チップＣＨＰ０のセル形成領域ＣＦＲには、図１に示すパワーＭＯＳＦＥＴ１およびスナバ容量Ｃｓｎｕが形成されている。図示していないが、スナバ容量Ｃｓｎｕを構成する容量電極ＣＥ１およびＣＥ２は、セル形成領域ＣＦＲに配置されており、容量電極ＣＥ１は、ドレイン接続領域Ｒ１に配置されたパッド電極ＳＮＰ１に接続されている。また、容量電極ＣＥ２は、ソース電極ＥＳに接続されている。なお、ドレイン接続領域Ｒ１には、パッド電極ＳＮＰ１と、パワーＭＯＳＦＥＴ１のドレインに接続されたドレインパッド電極ＥＤＰとが設けられている。ドレイン接続領域Ｒ１は、容量電極ＣＥ１をパワーＭＯＳＦＥＴ１のドレインに接続するための領域である。

パッド電極ＳＮＰ１、ソース電極ＥＳおよびドレインパッド電極ＥＤＰは、保護膜ＰＲＯで覆われているが、保護膜ＰＲＯには、パッド開口ＯＰＳＮ、ＯＰＳおよびＯＰＤが設けられている。そして、パッド電極ＳＮＰ１、ソース電極ＥＳおよびドレインパッド電極ＥＤＰは、パッド開口ＯＰＳＮ、ＯＰＳおよびＯＰＤから露出した領域を有する。

スナバ容量Ｃｓｎｕのスクリーニング工程では、パッド電極ＳＮＰ１およびソース電極ＥＳに後述するテスト端子ＴＮＤを当てて、容量電極ＣＥ１およびＣＥ２間にスクリーニング電圧を印加する。そして、半導体チップＳＤ０を良品または不良品に選別する。次に、図２に示すように、良品の半導体チップＣＨＰ０に対してワイヤボンディング工程を実施する。ワイヤボンディング工程で、パッド電極ＳＮＰ１とドレインパッド電極ＥＤＰとをボンディングワイヤＢＷｄで接続する。このワイヤボンディング工程によって、スナバ容量Ｃｓｎｕの容量電極ＣＥ１がパワーＭＯＳＦＥＴ１のドレインに接続される。言い換えると、スナバ容量ＣｓｎｕがパワーＭＯＳＦＥＴ１のドレイン・ソース間に接続される。

つまり、容量電極ＣＥ１が接続されたパッド電極ＳＮＰ１は、スクリーニング工程においてテスト端子ＴＮＤを当接するため、かつ、ワイヤボンディング工程においてボンディングワイヤＢＷｄを接続するために十分なサイズにする必要がある。ワイヤボンディング工程において求められるパッド電極ＳＮＰ１のサイズは、スクリーニング工程で求められるパッド電極ＳＮＰ１のサイズに比べ格段に大きい。ワイヤボンディング工程において、例えば、ボンディングワイヤＢＷｄのワイヤ径を７５μｍとした場合、パッド電極ＳＮＰ１のサイズは３００μｍ×３００μｍ程度となる。因みに、テスト端子ＴＮＤの先端径は１０μｍ程度であり、スクリーニング工程において求められるパッド電極ＳＮＰ１のサイズは５０μｍ×５０μｍ程度で十分である。

ドレイン接続領域Ｒ１に配置されたドレインパッド電極ＥＤＰもパッド電極ＳＮＰ１と同様のサイズとなる。そして、パッド電極ＳＮＰ１とドレインパッド電極ＥＤＰとをボンディングワイヤＢＷｄで接続するためには、パッド電極ＳＮＰ１とドレインパッドＤＰとの間には、所望の間隔を設ける必要がある。従って、ドレイン接続領域Ｒ１として、３００μｍ×９００μｍ程度の領域が必要となる。

そのため、半導体チップＣＨＰ０の主面において、ドレイン接続領域Ｒ１の占有率が高くなり、パワーＭＯＳＦＥＴ１のソース電極ＥＳの占有率が低下する。つまり、パワーＭＯＳＦＥＴ１のオン抵抗が増加し、半導体装置ＳＤ０の性能が低下する。

本発明者の検討によれば、関連技術の半導体装置ＳＤ０には、改善の余地が有ることが判明した。以下では、この改善の余地について説明する。

＜半導体装置の構造＞
図３は、実施の形態１の半導体装置ＳＤ１の平面透視図である。図３では、後述する、スナバ容量Ｃｓｎｕ、容量電極ＣＥ１およびＣＥ２は図示していない。半導体装置ＳＤ１は、半導体チップＣＨＰ１と、半導体チップＣＨＰ１を封止する封止体ＭＲと、半導体装置ＳＤ１の外部端子であるドレイン端子ＤＴ、ソース端子ＳＴおよびゲート端子ＧＴと、を含む。ドレイン端子ＤＴは、半導体チップＣＨＰ１を搭載するダイパッドＤＩＰと一体構成になっている。

半導体チップＣＨＰ１の主面には、その中央部にセル形成領域ＣＦＲが設けられ、セル形成領域ＣＦＲの周囲に周辺領域ＰＥＲが設けられている。周辺領域ＰＥＲには、連結領域ＣＲ１およびＣＲ２、ドレイン接続領域Ｒ２、ならびに、ソース接続領域Ｒ３が設けられている。また、周辺領域ＰＥＲには、ゲート電極ＥＧと、ゲート電極ＥＧに接続されたゲート配線ＷＬＧが設けられている。

ゲート配線ＷＬＧは、半導体チップＣＨＰ１の外周に沿って環状に延在しており、セル形成領域ＣＦＲ、連結領域ＣＲ１およびＣＲ２、ドレイン接続領域Ｒ２、ならびに、ソース接続領域Ｒ３を囲んでいる。

ゲート電極ＥＧは、保護膜ＰＲＯで覆われているが、保護膜ＰＲＯに設けられたパッド開口ＯＰＧから露出した領域がゲートパッドＧＰである。ゲートパッドＧＰは、ワイヤＢＷｇを介してゲート端子ＧＴに接続されている。

セル形成領域ＣＦＲには、パワーＭＯＳＦＥＴ１およびスナバ容量Ｃｓｎｕが形成されており、パワーＭＯＳＦＥＴ１は、図１に示すように、ソースＳ、ドレインＤ、および、ゲートＧを有する。スナバ容量Ｃｓｎｕを構成する容量電極ＣＥ１およびＣＥ２は、セル形成領域ＣＦＲに配置されている。そして、セル形成領域ＣＦＲには、パワーＭＯＳＦＥＴ１および容量電極ＣＥ１およびＣＥ２を覆うように、ソースＳに接続されたソース電極ＥＳが設けられている。容量電極ＣＥ２は、ソース電極ＥＳに接続されている。ソース電極ＥＳは、保護膜ＰＲＯで覆われているが、保護膜ＰＲＯに設けられたパッド開口ＯＰＳから露出した領域がソースパッドＳＰである。ソースパッドＳＰは、複数本のワイヤＢＷｓを介してソース端子ＳＴに接続されている。

また、パワーＭＯＳＦＥＴ１のゲートＧは、ゲート配線ＷＬＧに接続されており、ゲートパッドＧＰおよびワイヤＢＷｇを介してゲート端子ＧＴに接続されている。パワーＭＯＳＦＥＴ１のドレインＤは、半導体チップＣＨＰ１の裏面に対応しており、ダイパッドＤＩＰを介してドレイン端子ＤＴに接続されている。

ドレイン接続領域Ｒ２は、容量電極ＣＥ１をパワーＭＯＳＦＥＴ１のドレインＤに接続するための領域である。ドレイン接続領域Ｒ１は、容量電極ＣＥ１に接続されたパッド電極ＳＮＰ１、パワーＭＯＳＦＥＴ１のドレインＤに接続された導体層ＣＰ３、および、パッド電極ＳＮＰ１と導体層ＣＰ３とを接続するスナバ配線ＥＳＮ１を含む。実施の形態１では、スナバ配線ＥＳＮ１を用いて、スナバ容量Ｃｓｎｕの容量電極ＣＥ１をパワーＭＯＳＦＥＴ１のドレインに接続する。言い換えると、スナバ容量ＣｓｎｕがパワーＭＯＳＦＥＴ１のドレイン・ソース間に接続される。

ソース接続領域Ｒ３は、容量電極ＣＥ２に接続されたパッド電極ＳＮＰ２と、パッド電極ＳＮＰ２に接続されたスナバ配線ＥＳＮ２とを含む。

ドレイン接続領域Ｒ２およびソース接続領域Ｒ３の面積は、比較例のドレイン接続領域Ｒ１の面積に比べて、縮小されている。なぜなら、ドレイン接続領域Ｒ２に配置されたパッド電極ＳＮＰ１および導体層ＣＰ３、ならびに、ソース接続領域Ｒ３に配置されたパッド電極ＳＮＰ２には、ボンディングワイヤを接続する必要がないからである。スクリーニング工程において、パッド電極ＳＮＰ１およびＳＮＰ２には、テスト端子ＴＮＤが当接される。従って、パッド電極ＳＮＰ１およびＳＮＰ２のサイズは、テスト端子ＴＮＤを当接する為に必要な大きさがあればよい。導体層ＣＰ３は、テスト端子ＴＮＤも当接されないため、パッド電極ＳＮＰ１およびＳＮＰ２に比べ、格段に小さくできる。例えば、ドレイン接続領域Ｒ２のサイズは６０μｍ×７０μｍ程度、ソース接続領域Ｒ３のサイズは６０μｍ×６０μｍ程度とすることができる。ドレイン接続領域Ｒ２およびソース接続領域Ｒ３の面積は、比較例のドレイン接続領域Ｒ１の１／３０以下となる。

従って、半導体チップＣＨＰ１では、比較例の半導体チップＣＨＰ０に比べて、セル形成領域ＣＦＲ（言い換えると、ソース電極ＥＳ）の占有率を向上できパワーＭＯＳＦＥＴ１のオン抵抗を低減することができる。

図４は、実施の形態１の半導体チップＣＨＰ１の要部断面図である。図４では、半導体基板上に形成された導体層（導体層ＣＰ１、ＣＰ２およびＣＰ３、ソース電極ＥＳ、スナバ配線ＥＳＮ１、ならびに、ゲート配線ＷＬＧ）のパターンを示している。図５は、図４のＸ０−Ｘ０線に沿う断面図、図６は、図４のＸ１−Ｘ１線に沿う断面図、図７は、図４のＹ１−Ｙ１線に沿う断面図である。なお、図６および図７では、図４には示していない保護膜ＰＲＯを示している。

図４に示すように、セル形成領域ＣＦＲには、複数のトレンチゲート電極ＧＥ、複数の容量電極ＣＥ１およびＣＥ２、複数の導体層ＣＰ１およびＣＰ３、ならびにソース電極ＥＳが形成されている。複数のトレンチゲート電極ＧＥおよび複数の容量電極ＣＥ１は、Ｙ方向に延在しており、Ｘ方向において等間隔に配置されている。容量電極ＣＥ１は、トレンチゲート電極ＧＥの上に、トレンチゲート電極ＧＥと重なって配置されており、例えば、Ｘ方向において、容量電極ＣＥ１の幅はトレンチゲート電極ＧＥの幅よりも狭い。なお、Ｙ方向は、Ｘ方向に交差する方向であり、例えば、Ｘ方向に直交する方向である。

隣接するトレンチゲート電極ＧＥの間には、導体層ＣＰ１、容量電極ＣＥ２（言い換えると、導体層ＣＰ２）および導体層ＣＰ３からなる積層構造体が配置されている。積層構造体は、Ｙ方向に延在しており、Ｘ方向において等間隔に配置されている。容量電極ＣＥ２（言い換えると、導体層ＣＰ２）は、導体層ＣＰ１の上に、導体層ＣＰ１に重なって配置されており、Ｘ方向およびＹ方向において、容量電極ＣＥ２のサイズは、導体層ＣＰ１のサイズよりも大きい。また、導体層ＣＰ３は、容量電極ＣＥ２の上に、容量電極ＣＥ２に重なって配置されており、Ｘ方向およびＹ方向において、導体層ＣＰ３のサイズは、容量電極ＣＥ２のサイズよりも大きい。また、セル形成領域ＣＦＲには、複数の容量電極ＣＥ１およびＣＥ２を覆うようにソース電極ＥＳが形成されている。そして、ソース電極ＥＳは、導体層ＣＰ３を介して容量電極ＣＥ２に接続されている。

周辺領域ＰＥＲの一部分である連結領域ＣＲ１には、Ｘ方向に延在する連結配線ＷＬＣ１が配置されており、複数の容量電極ＣＥ１は、連結配線ＷＬＣ１により、互いに接続されている。

周辺領域ＰＥＲの一部分であるドレイン接続領域Ｒ２には、パッド電極（スナバパッド電極）ＳＮＰ１、パワーＭＯＳＦＥＴ１のドレインＤに接続された導体層ＣＰ３、およびスナバ配線ＥＳＮ１が配置されている。連結領域ＣＲ１に配置された連結配線ＷＬＣ１は、ドレイン接続領域Ｒ２に延在し、パッド電極ＳＮＰ１に接続されている。そして、パッド電極ＳＮＰ１と、パワーＭＯＳＦＥＴ１のドレインＤに接続された導体層ＣＰ３とは、両者の上に形成されたスナバ配線ＥＳＮ１で接続されている。

また、前述のとおり、周辺領域ＰＥＲには、ゲート配線ＷＬＧが設けられている。セル形成領域ＣＦＲにおいて、Ｙ方向に延在するトレンチゲート電極ＧＥは、周辺領域ＰＥＲにおいて、導体層ＣＰ１、ＣＰ２およびＣＰ３を介してゲート配線ＷＬＧに接続されている。

図４および図５を用いてパワーＭＯＳＦＥＴ１について説明する。図５に示すように、半導体基板ＳＵＢは、基板領域（ｎ型半導体領域）ＳＵＢＲと、基板領域ＳＵＢＲ上のドリフト領域（ｎ型半導体領域）ＤＲと、を有する。基板領域ＳＵＢＲのｎ型不純物の濃度は、ドリフト領域ＤＲのｎ型不純物の濃度よりも高い。

セル形成領域ＣＦＲにおいて、ドリフト領域ＤＲ上にボディ領域（ｐ型半導体領域、チャネル層、ベース領域）ＢＲが形成され、ボディ領域ＢＲ上にソース領域（ｎ型半導体領域）ＳＲが形成されている。ドリフト領域ＤＲは、半導体基板ＳＵＢの主面ＳＵＢａにまで達しており、ドリフト領域ＤＲ内に、ボディ領域ＢＲおよびソース領域ＳＲが形成されている。ソース領域ＳＲのｎ型不純物の濃度は、ドリフト領域ＤＲのｎ型不純物の濃度よりも高い。また、ボディ領域ＢＲ内には、ボディコンタクト領域（ｐ型半導体領域）ＢＣＲが形成されており、ボディコンタクト領域ＢＣＲのｐ型不純物の濃度は、ボディ領域ＢＲのｐ型不純物の濃度よりも高い。

セル形成領域ＣＦＲには、複数の溝ＴＲが、Ｘ方向に等間隔に形成されており、複数の溝ＴＲの各々は、Ｙ方向に延在している（図４参照）。複数の溝ＴＲの各々の内部には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＧＥが形成されている。溝ＴＲは、ゲート絶縁膜ＧＩを介して形成されたトレンチゲート電極ＧＥで埋められている。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜または酸窒化シリコン膜等で構成されており、トレンチゲート電極ＧＥは、例えば、ｎ型不純物またはｐ型不純物を含有する多結晶シリコン膜で構成されている。主面ＳＵＢａから裏面ＳＵＢｂに向かう方向において、溝ＴＲは、ソース領域ＳＲおよびボディ領域ＢＲを貫通し、ドリフト領域ＤＲに達している。言い換えると、隣接する２つの溝ＴＲ間に、ボディ領域ＢＲおよびソース領域ＳＲが配置され、ボディ領域ＢＲおよびソース領域ＳＲは、隣接する２つの溝ＴＲに形成されたゲート絶縁膜ＧＩと接触している。

基板領域ＳＵＢＲおよびドリフト領域ＤＲが、図１に示すパワーＭＯＳＦＥＴ１のドレインＤに、ソース領域ＳＲがソースＳに、トレンチゲート電極ＧＥがゲートＧに、それぞれ対応している。トレンチゲート電極ＧＥに所定の電圧を印加すると、ボディ領域ＢＲにおいて、ゲート絶縁膜ＧＩとの界面にチャネルが形成され、ドリフト領域ＤＲおよび基板領域ＳＵＢＲとソース領域ＳＲとの間に電流が流れる。

半導体基板ＳＵＢの主面ＳＵＢａは、絶縁膜（層間絶縁膜）ＩＬＤ１で覆われている。主面ＳＵＢａに露出するトレンチゲート電極ＧＥも絶縁膜ＩＬＤ１で覆われている。絶縁膜ＩＬＤ１および半導体基板ＳＵＢには、コンタクト溝（コンタクト穴、開口、配線溝）ＣＨ１が形成されており、コンタクト溝ＣＨ１内には導体層ＣＰ１（配線、コンタクトプラグ）が埋め込まれている。コンタクト溝ＣＨ１は、ソース領域ＳＲを貫通し、ボディ領域ＢＲ内に形成されたボディコンタクト領域（ｐ型半導体領域）ＢＣＲに達している。そして、導体層ＣＰ１は、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲ（言い換えると、ボディ領域ＢＲ）に電気的に接続している。図示しないが、導体層ＣＰ１は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。

絶縁膜ＩＬＤ１上には、複数の容量電極ＣＥ１と、複数の容量電極ＣＥ２と、が配置されている。容量電極ＣＥ２は、ソース領域ＳＲの上方に位置し、導体層ＣＰ１を介してソース領域ＳＲに接続されている。容量電極ＣＥ１は、絶縁膜ＩＬＤ１を介して、トレンチゲート電極ＧＥの上方に配置されている。つまり、容量電極ＣＥ１は、トレンチゲート電極ＧＥから絶縁されている。複数の容量電極ＣＥ１およびＣＥ２の夫々は、Ｙ方向に延在し、Ｘ方向において交互に配置されている。隣接する容量電極ＣＥ１およびＣＥ２の間には、絶縁膜（層間絶縁膜）ＩＬＤ２が設けられている。つまり、Ｘ方向において、絶縁膜ＩＬＤ２は、等間隔に配置された複数のコンタクト溝（コンタクト穴、開口、配線溝）ＣＨ２を有し、複数のコンタクト溝ＣＨ２内に容量電極ＣＥ１またはＣＥ２が埋め込まれている。容量電極ＣＥ１およびＣＥ２は、平面視にて、その周囲を絶縁膜ＩＬＤ２で囲まれている。容量電極ＣＥ１およびＣＥ２は、バリア膜と、バリア膜上の主導体膜との積層構造を有し、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はタングステン膜からなる。容量電極ＣＥ１およびＣＥ２は、導体層（配線、コンタクトプラグ）ＣＰ２で構成されている。

容量電極ＣＥ１およびＣＥ２ならびに絶縁膜ＩＬＤ２を覆うように、容量電極ＣＥ１およびＣＥ２ならびに絶縁膜ＩＬＤ２の上に絶縁膜（層間絶縁膜）ＩＬＤ３が形成されている。絶縁膜ＩＬＤ３は、複数のコンタクト溝（コンタクト穴、開口、配線溝）ＣＨ３を有し、複数のコンタクト溝ＣＨ３内には、導体層（配線、コンタクトプラグ）ＣＰ３が埋め込まれている。導体層ＣＰ３は、平面視にて、その周囲を絶縁膜ＩＬＤ３で囲まれている。導体層ＣＰ３は、容量電極ＣＥ２上に配置され、容量電極ＣＥ２に接続している。図４に示すように、コンタクト溝ＣＨ３に形成された導体層ＣＰ３は、Ｙ方向に延在している。

ここで、絶縁膜ＩＬＤ１、ＩＬＤ２およびＩＬＤ３は、例えば、酸化シリコン膜または窒化シリコン膜、あるいは、窒化シリコン膜とその上の酸化シリコン膜との積層膜で構成されている。

導体層ＣＰ３および絶縁膜ＩＬＤ３を覆うように、導体層ＣＰ３および絶縁膜ＩＬＤ３上にソース電極ＥＳが形成されている。ソース電極ＥＳは、複数の導体層ＣＰ３に接続され、セル形成領域ＣＦＲの全域を覆っている。ソース電極ＥＳは、アルミニウム膜またはアルミニウム合金膜からなるが、バリア膜と、バリア膜上の主導体膜との積層膜であってもよい。積層膜の場合、バリア膜は、窒化チタン膜またはチタンタングステン膜からなり、主導体膜はアルミニウム膜またはアルミニウム合金膜からなる。ここで、アルミニウム合金膜は、アルミニウムと、シリコン、銅、または、シリコンおよび銅、等の添加物とを含有する。

図５に示すように、ソース電極ＥＳは、導体層ＣＰ３、容量電極ＣＥ２（導体層ＣＰ２）および導体層ＣＰ１を介して、ソース領域ＳＲ、ボディコンタクト領域ＢＣＲおよびボディ領域ＢＲに電気的に接続されている。つまり、スナバ容量Ｃｓｎｕの一方の電極である容量電極ＣＥ２は、ソース領域ＳＲおよびソース電極ＥＳに接続されている。言い換えると、スナバ容量Ｃｓｎｕの一方の電極である容量電極ＣＥ２は、パワーＭＯＳＦＥＴ１のソースＳに接続されている。

また、半導体基板ＳＵＢの裏面ＳＵＢｂ上にはドレイン電極ＥＤが形成されており、ドレイン電極ＥＤは、基板領域ＳＵＢＲおよびドリフト領域ＤＲに電気的に接続されている。

なお、図１に示すスナバ容量Ｃｓｎｕは、容量電極ＣＥ１およびＣＥ２と、容量電極ＣＥ１およびＣＥ２の間に配置された絶縁膜ＩＬＤ２とで構成された第１容量と、容量電極ＣＥ１およびソース電極ＥＳと、容量電極ＣＥ１およびソース電極ＥＳの間に配置された絶縁膜ＩＬＤ３とで構成された第２容量とを含む。そして、第１容量と第２容量とは並列接続されている。また、寄生抵抗Ｒｓｎｕは、例えば、Ｙ方向に延在する容量電極ＣＥ１およびＣＥ２の抵抗成分に対応している。

次に、図４および図６を用いて、容量電極ＣＥ１とパワーＭＯＳＦＥＴ１のドレインＤとを接続する構造を説明する。図６に示すように、連結領域ＣＲ１において、半導体基板ＳＵＢの主面ＳＵＢａ上には、絶縁膜ＩＬＤ１を介して連結配線ＷＬＣ１が形成されている。容量電極ＣＥ１および連結配線ＷＬＣ１は、絶縁膜ＩＬＤ１上に形成された絶縁膜ＩＬＤ２に設けられたコンタクト溝（コンタクト穴、開口、配線溝）ＣＨ２内に形成されている。容量電極ＣＥ１および連結配線ＷＬＣ１は、導体層ＣＰ２で形成されており、連結配線ＷＬＣ１のトレンチゲート電極ＧＥ上に位置する部分が容量電極ＣＥ１となっている。

連結配線ＷＬＣ１は、連結領域ＣＲ１からドレイン接続領域Ｒ２に延在し、ドレイン接続領域Ｒ２でパッド電極ＳＮＰ１に接続している。パッド電極ＳＮＰ１は、連結配線ＷＬＣ１および容量電極ＣＥ１を覆う絶縁膜ＩＬＤ３に設けられたコンタクト溝ＣＨ３内に形成されている。

また、ドレイン接続領域Ｒ２において、半導体基板ＳＵＢ内に形成されたドリフト領域ＤＲには、ｎ型半導体領域ＮＲが設けられている。ｎ型半導体領域ＮＲは、ドリフト領域ＤＲおよび基板領域ＳＵＢＲに接続している。つまり、ｎ型半導体領域ＮＲは、図１に示すパワーＭＯＳＦＥＴ１のドレインＤに接続されている。そして、ｎ型半導体領域ＮＲには、導体層ＣＰ１およびＣＰ２を介して導体層ＣＰ３が接続されている。ｎ型半導体領域ＮＲに接続された導体層ＣＰ３は、絶縁膜ＩＬＤ３に設けられたコンタクト溝（コンタクト穴、開口、配線溝）ＣＨ３内に形成されている。そして、ｎ型半導体領域ＮＲに接続された導体層ＣＰ３、パッド電極ＳＮＰ１および絶縁膜ＩＬＤ３上にスナバ配線ＥＳＮ１が設けられており、スナバ配線ＥＳＮ１は、ｎ型半導体領域ＮＲに接続された導体層ＣＰ３とパッド電極ＳＮＰ１とに接続されている。言い換えると、スナバ配線ＥＳＮ１は、パッド電極ＳＮＰ１を、ｎ型半導体領域ＮＲに接続された導体層ＣＰ３に接続している。つまり、スナバ配線ＥＳＮ１によって、スナバ容量Ｃｓｎｕの容量電極ＣＥ１が、パワーＭＯＳＦＥＴ１のドレインＤに接続される（図１に参照）。そして、スナバ配線ＥＳＮ１は、その主面の全域を、絶縁膜ＩＬＤ３上に形成された保護膜ＰＲＯで覆われている。

次に、図４および図７を用いて、容量電極ＣＥ１とパワーＭＯＳＦＥＴ１のトレンチゲート電極ＧＥおよびソース電極ＥＳとの関係を説明する。図７に示すように、セル形成領域ＣＦＲにおいては、半導体基板ＳＵＢの主面ＳＵＢａ上に絶縁膜ＩＬＤ１を介して容量電極ＣＥ１が配置されている。容量電極ＣＥ１は、セル形成領域ＣＦＲから周辺領域ＰＥＲに延在しており、周辺領域ＰＥＲの一部である連結領域ＣＲ１において連結配線ＷＬＣ１に接続されている。容量電極ＣＥ１は、絶縁膜ＩＬＤ１を介して、半導体基板ＳＵＢ内に形成されたトレンチゲート電極ＧＥ上に配置されている。容量電極ＣＥ１は、絶縁膜ＩＬＤ１によってトレンチゲート電極ＧＥから電気的に分離されている。また、セル形成領域ＣＦＲには、容量電極ＣＥ１上に絶縁膜ＩＬＤ３を介してソース電極ＥＳが配置されている。容量電極ＣＥ１は、絶縁膜ＩＬＤ３によってソース電極ＥＳから電気的に分離されている。ソース電極ＥＳは、保護膜ＰＲＯで覆われているが、保護膜ＰＲＯに設けられたパッド開口ＯＰＳからソース電極ＥＳの一部が露出しており、その露出領域がソースパッドＳＰとなっている。

また、周辺領域ＰＥＲにおいては、半導体基板ＳＵＢ内に形成されたトレンチゲート電極ＧＥは、導体層ＣＰ１、ＣＰ２およびＣＰ３を介してゲート配線ＷＬＧに接続されている。

図８は、実施の形態１の半導体チップの要部断面図である。図８では、半導体基板上に形成された導体層（導体層ＣＰ１、ＣＰ２およびＣＰ３、ソース電極ＥＳ、スナバ配線ＥＳＮ２、ならびに、ゲート配線ＷＬＧ）のパターンを示している。図９は、図８のＸ２−Ｘ２線に沿う断面図、図１０は、図８のＹ２−Ｙ２線に沿う断面図である。なお、図９および図１０では、図８には示していない保護膜ＰＲＯを示している。

まず、図８および図９を用いて、容量電極ＣＥ２とパワーＭＯＳＦＥＴ１のソースＳとを接続する構造を説明する。図８に示すように、周辺領域ＰＥＲの一部分である連結領域ＣＲ２には、Ｘ方向に延在する連結配線ＷＬＣ２が配置されており、パワーＭＯＳＦＥＴ１のソースＳに接続された複数の容量電極ＣＥ２は、連結配線ＷＬＣ２により、互いに接続されている。

連結配線ＷＬＣ２は、連結領域ＣＲ２からソース接続領域Ｒ３に延在し、ソース接続領域Ｒ３でパッド電極（スナバパッド電極）ＳＮＰ２に接続されている。パッド電極ＳＮＰ２は、連結配線ＷＬＣ２および容量電極ＣＥ２を覆う絶縁膜ＩＬＤ３に設けられたコンタクト溝ＣＨ３内に形成されている。ソース接続領域Ｒ３には、パッド電極ＳＮＰ２に接続されたスナバ配線ＥＳＮ２が形成されている。スナバ配線ＥＳＮ２は、ソース電極ＥＳと一体に構成されておりソース電極ＥＳに接続されている。つまり、パッド電極（スナバパッド電極）ＳＮＰ２はソース電極ＥＳに接続されている。

図９に示すように、連結領域ＣＲ２において、半導体基板ＳＵＢの主面ＳＵＢａ上には、絶縁膜ＩＬＤ１を介して連結配線ＷＬＣ２が形成されている。容量電極ＣＥ２および連結配線ＷＬＣ２は、絶縁膜ＩＬＤ１上に形成された絶縁膜ＩＬＤ２に設けられたコンタクト溝（コンタクト穴、開口、配線溝）ＣＨ２内に形成されている。容量電極ＣＥ２および連結配線ＷＬＣ２は、導体層ＣＰ２で形成されており、連結配線ＷＬＣ２のトレンチゲート電極ＧＥ間に位置する部分が容量電極ＣＥ２となっている。

連結配線ＷＬＣ２は、連結領域ＣＲ２からソース接続領域Ｒ３に延在し、ソース接続領域Ｒ３でパッド電極ＳＮＰ２に接続されている。パッド電極ＳＮＰ２は、連結配線ＷＬＣ２および容量電極ＣＥ２を覆う絶縁膜ＩＬＤ３に設けられたコンタクト溝ＣＨ３内に形成されている。絶縁膜ＩＬＤ３上において、連結領域ＣＲ２にはソース電極ＥＳが形成され、ソース接続領域Ｒ３にはスナバ配線ＥＳＮ２が形成されている。前述のとおり、スナバ配線ＥＳＮ２はソース電極ＥＳに接続されているため、スナバ配線ＥＳＮ２を介してパッド電極（スナバパッド電極）ＳＮＰ２がソース電極ＥＳに接続されている。

次に、図８および図１０を用いて、セル形成領域ＣＦＲにおいて、容量電極ＣＥ２とパワーＭＯＳＦＥＴ１のソースＳおよびソース電極ＥＳとの関係を説明する。図１０に示すように、セル形成領域ＣＦＲにおいて、ソース電極ＥＳは、導体層ＣＰ１、容量電極ＣＥ２（言い換えると、導体層ＣＰ２）および導体層ＣＰ３からなる積層構造体を介して、ソース領域ＳＲに接続されている。つまり、セル形成領域ＣＦＲにおいて、容量電極ＣＥ２とソース電極ＥＳとが接続されているため、図８および図９に示すソース接続領域Ｒ３においては、スナバ配線ＥＳＮ２を介して、パッド電極ＳＮＰ２をソース電極ＥＳに接続する必要はない。換言すると、ソース接続領域Ｒ３においては、連結配線ＷＬＣ２を介して容量電極ＣＥ２に接続されたパッド電極ＳＮＰ２が配置されていればよく、必ずしもスナバ配線ＥＳＮ２を形成する必要ない。

＜半導体装置の製造方法＞
次に、図１１〜図１７を用いて、実施の形態１の半導体装置の製造方法を説明する。図１１は、実施の形態１の半導体装置の製造工程を示すフロー図、図１２〜図１７は、実施の形態１の半導体装置の製造工程を示す断面図である。図１２〜図１７では、セル形成領域ＣＦＲ、ドレイン接続領域Ｒ２およびソース接続領域Ｒ３の断面図を示している。

先ず、図１１に示すように、実施の形態１の半導体装置の製造方法は、パワーＭＯＳＦＥＴ１形成工程（ステップＳ１）、導体層ＣＰ１形成工程（ステップＳ２）、容量電極ＣＥ１，ＣＥ２形成工程（ステップＳ３）、連結配線ＷＬＣ１，ＷＬＣ２形成工程（ステップＳ４）、パッド電極ＳＮＰ１，ＳＮＰ２形成工程（ステップＳ５）、スクリーニング工程（ステップＳ６）、スナバ配線ＥＳＮ１，ソース電極ＥＳ形成工程（ステップＳ７）、保護膜ＰＲＯ形成工程（ステップＳ８）、ワイヤボンディング工程（ステップＳ９）および封止体ＭＲ形成工程（ステップＳ１０）を含む。以下の説明において、セル形成領域ＣＦＲ、ドレイン接続領域Ｒ２およびソース接続領域Ｒ３を、簡略的に、領域ＣＦＲ、領域Ｒ２および領域Ｒ３と呼ぶ。また、特に、領域を特定せずに説明した場合には、領域ＣＦＲ、領域Ｒ２および領域Ｒ３に対して同様の工程を実施することを意味する。

図１２は、図１１におけるパワーＭＯＳＦＥＴ１形成工程（ステップＳ１）および導体層ＣＰ１形成工程（ステップＳ２）を示している。先ず、パワーＭＯＳＦＥＴ１形成工程（ステップＳ１）では、領域ＣＦＲにおいて、半導体基板ＳＵＢにパワーＭＯＳＦＥＴ１を形成する。図１に示すように、パワーＭＯＳＦＥＴ１は、ソースＳ、ドレインＤ、および、ゲートＧを有する。また、図１７に示すように、ソースＳは、ソース電極ＥＳ、ソース領域ＳＲに対応し、ゲートＧは、トレンチゲート電極ＧＥに対応し、ドレインＤは、ドリフト領域ＤＲ、基板領域ＳＵＢＲに対応している。また、パワーＭＯＳＦＥＴ１形成工程（ステップＳ１）では、領域Ｒ２において、半導体基板ＳＵＢにｎ型半導体領域ＮＲを形成する。ｎ型半導体領域ＮＲは、ドリフト領域ＤＲおよび基板領域ＳＵＢＲに接続されている。

次に、導体層ＣＰ１形成工程（ステップＳ２）では、半導体基板ＳＵＢの主面ＳＵＢａ上に絶縁膜ＩＬＤ１を形成する。次に、領域ＣＦＲおよびＲ２において、絶縁膜ＩＬＤ１にコンタクト溝ＣＨ１を形成した後、コンタクト溝ＣＨ１内に導体層ＣＰ１を形成する。領域ＣＦＲにおいて、導体層ＣＰ１は、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲに接続されている。さらに、領域Ｒ２において、導体層ＣＰ１は、ｎ型半導体領域ＮＲに接続されている。絶縁膜ＩＬＤ１上およびコンタクト溝ＣＨ１内に第１導体膜を堆積した後、第１導体膜にＣＭＰ（Chemical Mechanical Polishing）法と呼ばれる研磨処理を施す。こうして、コンタクト溝ＣＨ１内に選択的に導体層ＣＰ１を形成する。

図１３は、図１１における容量電極ＣＥ１，ＣＥ２形成工程（ステップＳ３）および連結配線ＷＬＣ１，ＷＬＣ２形成工程（ステップＳ４）を示している。半導体基板ＳＵＢの主面ＳＵＢａ上に、絶縁膜ＩＬＤ１および導体層ＣＰ１を覆うように絶縁膜ＩＬＤ２を形成する。次に、絶縁膜ＩＬＤ２に複数のコンタクト溝ＣＨ２を形成した後、コンタクト溝ＣＨ２内に導体層ＣＰ２を形成する。絶縁膜ＩＬＤ２上およびコンタクト溝ＣＨ２内に第２導体膜を堆積した後、第２導体膜にＣＭＰ研磨処理を施す。こうして、コンタクト溝ＣＨ２内に選択的に導体層ＣＰ２を形成する。

領域ＣＦＲにおいては、導体層ＣＰ２で構成された容量電極ＣＥ１およびＣＥ２が形成される。容量電極ＣＥ１は、トレンチゲート電極ＧＥの上部に絶縁膜ＩＬＤ１を介して形成され、容量電極ＣＥ２は、隣接するトレンチゲート電極ＧＥ間の領域に形成され、導体層ＣＰ１を介してソース領域ＳＲに接続している。

領域Ｒ２においては、導体層ＣＰ１を介してｎ型半導体領域ＮＲに接続された導体層ＣＰ２と、導体層ＣＰ２で構成された連結配線ＷＬＣ１が形成される。

領域Ｒ３においては、導体層ＣＰ２で構成された連結配線ＷＬＣ２が形成される。

ここでは、容量電極ＣＥ１およびＣＥ２と、連結配線ＷＬＣ１およびＷＬＣ２とを同層の導体層ＣＰ２で形成する例としたが、容量電極ＣＥ１およびＣＥ２と、連結配線ＷＬＣ１およびＷＬＣ２とを異なる層の導体層で形成することもできる。

図１４は、図１１におけるパッド電極ＳＮＰ１，ＳＮＰ２形成工程（ステップＳ５）を示している。半導体基板ＳＵＢの主面ＳＵＢａ上に、絶縁膜ＩＬＤ２および導体層ＣＰ２を覆うように絶縁膜ＩＬＤ３を形成する。次に、絶縁膜ＩＬＤ３に複数のコンタクト溝ＣＨ３を形成した後、コンタクト溝ＣＨ３内に導体層ＣＰ３を形成する。絶縁膜ＩＬＤ３上およびコンタクト溝ＣＨ３内に第３導体膜を堆積した後、第３導体膜にＣＭＰ研磨処理を施す。こうして、コンタクト溝ＣＨ３内に選択的に導体層ＣＰ３を形成する。

領域ＣＦＲにおいては、容量電極ＣＥ２上に、容量電極ＣＥ２に接続された導体層ＣＰ３が形成される。

領域Ｒ２においては、導体層ＣＰ１およびＣＰ２を介してｎ型半導体領域ＮＲに接続された導体層ＣＰ３と、連結配線ＷＬＣ１に接続されたパッド電極ＳＮＰ１が形成される。

領域Ｒ３においては、連結配線ＷＬＣ２に接続されたパッド電極ＳＮＰ２が形成される。

図１５は、図１１におけるスクリーニング工程（ステップＳ６）を示す。連結配線ＷＬＣ１を介して複数の容量電極ＣＥ１に接続されたパッド電極ＳＮＰ１と、連結配線ＷＬＣ２を介して複数の容量電極ＣＥ２に接続されたパッド電極ＳＮＰ２とに夫々テスト端子ＴＮＤを当接し、２つのテスト端子ＴＮＤ間にスクリーニング電圧を印加する。こうして、容量電極ＣＥ１およびＣＥ２を有するスナバ容量Ｃｓｎｕのスクリーニング工程（ステップＳ６）を実施する。スクリーニング電圧は、例えば、１５０〜２００Ｖであり、パワーＭＯＳＦＥＴ１のソース・ドレイン間耐圧よりも高い。

図１６は、図１１におけるスナバ配線ＥＳＮ１，ソース電極ＥＳ形成工程（ステップＳ７）を示す。スクリーニング工程（ステップＳ６）を実施した後であって、かつ、後述するワイヤボンディング工程（ステップＳ９）の前に、スナバ配線ＥＳＮ１，ソース電極ＥＳ形成工程（ステップＳ７）を実施する。図１６に示すように、領域ＣＦＲにおいては、絶縁膜ＩＬＤ３および導体層ＣＰ３上にソース電極ＥＳを形成する。ソース電極ＥＳは、導体層ＣＰ３を介して容量電極ＣＥ２に接続されており、さらに、導体層ＣＰ１を介してソース領域ＳＲに接続されている。

領域Ｒ２においては、絶縁膜ＩＬＤ３上にパッド電極ＳＮＰ１を導体層ＣＰ３に接続するスナバ配線ＥＳＮ１を形成する。スナバ配線ＥＳＮ１を形成することによって、パワーＭＯＳＦＥＴ１のドレインＤにスナバ容量Ｃｓｎｕの容量電極ＣＥ１が接続される。

領域Ｒ３においては、絶縁膜ＩＬＤ３上にパッド電極ＳＮＰ２に接続するスナバ配線ＥＳＮ２を形成する。

このように、スナバ配線ＥＳＮ１，ソース電極ＥＳ形成工程（ステップＳ７）を実施することで、パワーＭＯＳＦＥＴ１のソース・ドレイン間にスナバ容量Ｃｓｎｕが接続される。

図１７は、図１１における保護膜ＰＲＯ形成工程（ステップＳ８）を示す。半導体基板ＳＵＢの主面ＳＵＢａ上に、絶縁膜ＩＬＤ３、ソース電極ＥＳ、スナバ配線ＥＳＮ１およびＥＳＮ２を覆うように、保護膜ＰＲＯを形成する。保護膜ＰＲＯは、例えば、ポリイミド等の有機絶縁膜とするが、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜とその上の窒化シリコン膜との積層膜等の無機絶縁膜としてもよい。さらに、無機絶縁膜と有機絶縁膜との積層構造としてもよい。図３に示すように、保護膜ＰＲＯは、ソース電極ＥＳの一部およびゲート電極ＥＧの一部を露出するパッド開口ＯＰＳおよびＯＰＧを有する。

図１７に示す領域ＣＦＲにおいては、保護膜ＰＲＯは示していない。なぜなら、図１７ではパッド開口ＯＰＳ内に位置する領域をしめしているからである。

領域Ｒ２およびＲ３では、スナバ配線ＥＳＮ１およびＥＳＮ２は、その全体が保護膜ＰＲＯで覆われている。

例えば、保護膜ＰＲＯの形成工程（ステップＳ８）までが、半導体チップＣＨＰ１の製造工程であり、次の工程以降が、半導体チップＣＨＰ１の実装工程である。

次に、図１１に示す、ワイヤボンディング工程（ステップＳ９）および封止体ＭＲ形成工程（ステップＳ１０）を実施する。図３を参照して説明する。半導体チップＣＨＰ１をダイパッドＤＩＰ上に固定する。次に、ワイヤボンディング工程（ステップＳ９）において、ゲートパッドＧＰとゲート端子ＧＴとをボンディングワイヤＢＷｇで接続し、ソース電極ＥＳとソース端子ＳＴ間を複数のボンディングワイヤＢＷｓで接続する。パワーＭＯＳＦＥＴ１のオン抵抗を低減するために、ボンディングワイヤＢＷｓは、ボンディングワイヤＢＷｇよりも太いワイヤ径を有するものを使用し、さらに、複数本のボンディングワイヤＢＷｓでソース電極ＥＳとソース端子ＳＴ間を接続している。

次に、図３に示すように、ダイパッドＤＩＰ上に搭載された半導体チップＣＨＰ１、ボンディングワイヤＢＷｇおよびＢＷｓ、ならびに、ゲート端子ＧＴおよびソース端子ＳＴの一部分、を封止体ＭＲで封止する。封止体ＭＲは、例えば、エポキシ樹脂などの絶縁性樹脂である。

上記の工程は、半導体装置ＳＤ１の製造工程の一部分であるが、上記の工程を実施することで半導体装置ＳＤ１が完成する。

実施の形態１における半導体装置およびその製造方法によれば、以下の特徴を得ることができる。

ボンディングワイヤを用いることなく、容量電極ＣＥ１に接続されたパッド電極ＳＮＰ１と、パワーＭＯＳＦＥＴ１のドレインＤに接続された導体層ＣＰ３とを、スナバ配線ＥＳＮ１で接続する為、パッド電極ＳＮＰ１および導体層ＣＰ３を小型化でき、その結果、ドレイン接続領域Ｒ２を縮小できる。従って、半導体チップＣＨＰ１において、パワーＭＯＳＦＥＴ１のソース電極ＥＳの占有率を向上でき、パワーＭＯＳＦＥＴ１のオン抵抗を低減でき半導体装置ＳＤ１の性能が向上する。

半導体チップＣＨＰ１の製造工程において、スナバ容量Ｃｓｎｕのスクリーニング工程後に、スナバ容量ＣｓｎｕをパワーＭＯＳＦＥＴ１のドレイン・ソース間に接続し、その後に、ワイヤボンディング工程を含む半導体チップＣＨＰ１の実装工程を実施する。スナバ容量Ｃｓｎｕの容量電極ＣＥ１とパワーＭＯＳＦＥＴ１のドレインＤとの接続をスナバ配線ＥＳＮ１で行い、ボンディングワイヤを用いないため、ボンディングワイヤの接続不良に起因する半導体装置の歩留り低下を防止できる。つまり、半導体装置ＳＤ１の歩留り向上を図れる。

スクリーニング工程（ステップＳ６）を、スナバ容量Ｃｓｎｕが、パワーＭＯＳＦＥＴ１のソース・ドレイン間に接続される前に実施するため、パワーＭＯＳＦＥＴ１のソース・ドレイン間耐圧以上のスクリーニング電圧を印加できるため、高精度のスクリーニングが実施できる。つまり、スナバ容量Ｃｓｎｕを内蔵した半導体装置ＳＤ１の信頼性を向上できる。

（実施の形態２）
実施の形態２は、実施の形態１の変形例である。ドレイン接続領域Ｒ２において、パッド電極ＳＮＰ１の下にダミー電極ＤＭＰ１が配置されている。また、ソース接続領域Ｒ３において、パッド電極ＳＮＰ２の下にダミー電極ＤＭＰ２が配置されている。図１８および図１９は、実施の形態２の半導体チップＣＨＰ２の要部平面図、図２０は、実施の形態２の半導体装置の製造工程を示す断面図である。

図１８に示すように、パッド電極ＳＮＰ１の全域に重なるように、パッド電極ＳＮＰ１の下にダミー電極ＤＭＰ１が配置されている。例えば、パッド電極ＳＮＰ１およびダミー電極ＤＭＰ１は長方形であり、Ｘ方向に延在する２つの長辺と、Ｙ方向に延在する２つの短辺とを有する。そして、ダミー電極ＤＭＰ１の短辺は、パッド電極ＳＮＰ１の短辺より長く、ダミー電極ＤＭＰ１の長辺は、パッド電極ＳＮＰ１の長辺より長い。つまり、平面視において、パッド電極ＳＮＰ１は、ダミー電極ＤＭＰ１に包含されている。なお、パッド電極ＳＮＰ１およびダミー電極ＤＭＰ１は正方形であってもよい。

図１９に示すように、パッド電極ＳＮＰ２とダミー電極ＤＭＰ２との関係は、図１８に示すパッド電極ＳＮＰ１とダミー電極ＤＭＰ１との関係と同様である。

図２０は、上記実施の形態１のスクリーニング工程（ステップＳ６）に対応している。領域Ｒ２およびＲ３において、パッド電極ＳＮＰ１およびＳＮＰ２にテスト端子ＴＮＤを当接するが、パッド電極ＳＮＰ１およびＳＮＰ２の下には、それぞれ、ダミー電極ＤＭＰ１およびＤＭＰ２が配置されているため、テスト端子ＴＮＤの押圧に起因する絶縁膜ＩＬＤ２またはＩＬＤ１のクラックを防止することができる。ダミー電極ＤＭＰ１およびＤＭＰ２が配置されていない場合、テスト端子ＴＮＤの押圧に起因して絶縁膜ＩＬＤ２、ＩＬＤ１、または、ＩＬＤ２およびＩＬＤ１にクラックが発生する恐れがある。

また、上記実施の形態１においては、図１４で説明したパッド電極ＳＮＰ１およびＳＮＰ２形成工程（ステップＳ５）で、絶縁膜ＩＬＤ３に複数のコンタクト溝ＣＨ３を形成する際に、絶縁膜ＩＬＤ２およびＩＬＤ１がオーバーエッチングされ、パッド電極ＳＮＰ１およびＳＮＰ２が半導体基板ＳＵＢと短絡する恐れがある。実施の形態２においては、図２０に示すように、絶縁膜ＩＬＤ３に複数のコンタクト溝ＣＨ３を形成するエッチング工程において、ダミー電極ＤＭＰ１およびＤＭＰ２がエッチングストッパーとして機能し、絶縁膜ＩＬＤ２およびＩＬＤ１のオーバーエッチを防止することができる。

なお、実施の形態２は、実施の形態１に適用できる。

（実施の形態３）
実施の形態３は、実施の形態２の変形例である。パッド電極ＳＮＰ１ａおよびダミー電極ＤＭＰ１ａは、格子状パターンを有する。図２１は、実施の形態３の半導体チップＣＨＰ３の要部平面図、図２２は、実施の形態３の半導体チップＣＨＰ３の要部断面図である。

図２１に示すように、パッド電極ＳＮＰ１ａは、Ｘ方向に延在する複数のグリッド配線ＧＲ１Ｘと、Ｙ方向に延在する複数のグリッド配線ＧＲ１Ｙと、グリッド開口ＧＯＰ１を含む。グリッド開口ＧＯＰ１は、隣接する２つのグリッド配線ＧＲ１Ｘおよび隣接する２つのグリッド配線ＧＲ１Ｙで囲まれている。

また、ダミー電極ＤＭＰ１ａは、Ｘ方向に延在する複数のグリッド配線ＧＲ２Ｘと、Ｙ方向に延在する複数のグリッド配線ＧＲ２Ｙと、グリッド開口ＧＯＰ２を含む。グリッド開口ＧＯＰ２は、隣接する２つのグリッド配線ＧＲ２Ｘおよび隣接する２つのグリッド配線ＧＲ２Ｙで囲まれている。

図２２に示すようにパッド電極ＳＮＰ１ａのグリッド開口ＧＯＰ１は、絶縁膜ＩＬＤ３で埋まっており、ダミー電極ＤＭＰ１ａのグリッド開口ＧＯＰ２は、絶縁膜ＩＬＤ２で埋まっている。また、パッド電極ＳＮＰ１ａのグリッド開口ＧＯＰ１とダミー電極ＤＭＰ１ａのグリッド開口ＧＯＰ２とは、互いに重なっている。

また、スクリーニング工程（ステップＳ６）においては、テスト端子ＴＮＤは、複数のグリッド配線ＧＲ１Ｘおよび複数のグリッド配線ＧＲ１Ｙと接触している。図２１における隣接するグリッド配線ＧＲ１Ｘの間隔および隣接するグリッド配線ＧＲ１Ｙの間隔は、例えば１μｍ程度とする。

パッド電極ＳＮＰ１ａを格子状パターンとしたことで、パッド電極ＳＮＰ１形成工程（ステップＳ５）において、ＣＭＰ法を用いた場合であっても、パッド電極ＳＮＰ１の上面のディッシングを防止することができる。また、同様にして、ダミー電極ＤＭＰａのディッシングを防止することができる。

なお、実施の形態２において、パッド電極ＳＮＰ２およびダミー電極ＤＭＰ２を格子状パターンにすることも出来る。さらに、実施の形態１において、パッド電極ＳＮＰ１およびＳＮＰ２を格子状パターンにすることも出来る。

（実施の形態４）
実施の形態４は、実施の形態３の変形例である。パッド電極ＳＮＰ１ａとスナバ配線ＥＳＮ１との間にバリア層ＢＭが介在している。図２３は、実施の形態４の半導体チップＣＨＰ４の要部平面図、図２４および図２５は、実施の形態４の半導体装置の製造工程を示す断面図である。

図２３に示すように、平面視において、バリア層ＢＭは、パッド電極ＳＮＰ１ａを包含しているが、ドレイン接続領域Ｒ２に設けられた導体層ＣＰ３は露出している。つまり、バリア層ＢＭは、パッド電極ＳＮＰ１ａを覆っているが、導体層ＣＰ３は覆っていない。そして、スナバ配線ＥＳＮ１は、パッド電極ＳＮＰ１ａおよび導体層ＣＰ３の両方を覆っている。図２５に示すように、バリア層ＢＭは、パッド電極ＳＮＰ１ａに接続している。そして、スナバ配線ＥＳＮ１は、バリア膜ＢＭを介してパッド電極ＳＮＰ１に接続しており、バリア膜ＢＭを介することなく導体層ＣＰ３に接続している。

図１１に示す半導体装置の製造工程を示すフロー図において、バリア層ＢＭ形成工程は、パッド電極ＳＮＰ１，ＳＮＰ２形成工程（ステップＳ５）とスクリーニング工程（ステップＳ６）との間に実施される。

図２４に示すように、スクリーニング工程（ステップＳ６）においては、テスト端子ＴＮＤは、バリア層ＢＭに当接され、バリア層ＢＭを介してパッド電極ＳＮＰ１ａに電気的に接続される。テスト端子ＴＮＤの接触抵抗を低減できるため、より精度の高いスクリーニング工程を実施できる。なお、バリア層ＢＭは、例えば、窒化チタン膜またはチタンタングステン膜からなる。

なお、実施の形態４は、実施の形態１または２にも適用できる。

（実施の形態５）
実施の形態５は、実施の形態１の変形例である。パッド電極ＳＮＰ１ｂは、実施の形態１におけるパッド電極ＳＮＰ１およびＳＮＰ２よりも大きい。図２６は、実施の形態５の半導体チップＣＨＰ５の要部平面図である。

図２６に示すように、パッド電極ＳＮＰ１ｂは、スクリーニング工程（ステップＳ６）において、テスト端子ＴＮＤが当接され、プローブ痕ＰＭが形成されるＡ領域と、テスト端子ＴＮＤが当接されず、プローブ痕ＰＭが形成されないＢ領域とを含む。そして、スナバ配線ＥＳＮ１ｂは、Ａ領域およびＢ領域を含むパッド電極ＳＮＰ１ｂの全域と、導体層ＣＰ３とを覆っており、パッド電極ＳＮＰ１ｂを導体層ＣＰ３に接続している。

パッド電極ＳＮＰ１ｂにプローブ痕ＰＭが形成されないＢ領域を設けたことで、パッド電極ＳＮＰ１ｂとスナバ配線ＥＳＮ１ｂとの接続信頼性を向上できる。

なお、図８に示すソース接続領域Ｒ３においてもパッド電極ＳＮＰ２にプローブ痕が形成されるが、セル形成領域ＣＦＲにおいて、容量電極ＣＥ２がソース電極ＥＳと接続されているため、ソース接続領域Ｒ３における接続抵抗を気にする必要はない。従って、ソース接続領域Ｒ３に配置されたパッド電極ＳＮＰ２の面積は、ドレイン接続領域Ｒ２に配置されたパッド電極ＳＮＰ１ｂの面積よりも小さい。

なお、実施の形態５は、実施の形態２〜４にも適用できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＢＣＲ ボディコンタクト領域（ｐ型半導体領域）
ＢＭ バリア層
ＢＲ ボディ領域（ｐ型半導体領域、チャネル層、ベース領域）
ＢＷｄ、ＢＷｇ、ＢＷｓ ボンディングワイヤ
ＣＥ１、ＣＥ２ 容量電極
ＣＦＲ セル形成領域
ＣＨ１、ＣＨ２、ＣＨ３ コンタクト溝（コンタクト穴、開口、配線溝）
ＣＨＰ０、ＣＨＰ１ 半導体チップ
ＣＰ１、ＣＰ２、ＣＰ３ 導体層（配線、コンタクトプラグ）
ＣＲ１、ＣＲ２ 連結領域
Ｃｓｎｕ スナバ容量
Ｄ ドレイン
ＤＩＰ ダイパッド
ＤＭＰ１、ＤＭＰ２ ダミー電極（配線）
ＤＰ ドレインパッド
ＤＲ ドリフト領域（ｎ型半導体領域）
ＤＴ ドレイン端子
ＥＤ ドレイン電極
ＥＤＰ ドレインパッド電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＥＳＮ１、ＥＳＮ２ スナバ配線（スナバ電極）
Ｇ ゲート
ＧＥ トレンチゲート電極
ＧＩ ゲート絶縁膜
ＧＯＰ１、ＧＯＰ２ グリッド開口
ＧＰ ゲートパッド
ＧＲ１Ｘ、ＧＲ１Ｙ、ＧＲ２Ｘ、ＧＲ２Ｙ グリッド配線
ＧＴ ゲート端子
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３ 絶縁膜（層間絶縁膜）
ＭＭ 主導体層
ＭＲ 封止体
ＮＲ ｎ型半導体領域
ＯＰＤ、ＯＰＧ、ＯＰＳ、ＯＰＳＮ パッド開口
ＰＥＲ 周辺領域
ＰＭ プローブ痕
ＰＲＯ 保護膜
Ｒ１、Ｒ２ ドレイン接続領域
Ｒ３ ソース接続領域
Ｒｓｎｕ 寄生抵抗
Ｓ ソース
ＳＤ、ＳＤ０ 半導体装置
ＳＮＰ１、ＳＮＰ２ パッド電極（スナバパッド電極）
ＳＰ ソースパッド
ＳＲ ソース領域（ｎ型半導体領域）
ＳＴ ソース端子
ＳＵＢ 半導体基板
ＳＵＢａ 主面（第１面）
ＳＵＢｂ 裏面（第２面）
ＳＵＢＲ 基板領域（ｎ型半導体領域）
ＴＮＤ テスト端子
ＴＲ 溝
ＷＬＣ１、ＷＬＣ２ 連結配線
ＷＬＤ ドレイン接続配線（配線）
ＷＬＧ ゲート配線（配線）
１ パワーＭＯＳＦＥＴ

Claims (20)

1. ソース、ドレインおよびゲートを含むパワーＭＯＳＦＥＴが形成された半導体基板と、
   前記半導体基板の主面上において、第１方向に延在する第１容量電極と、
   前記半導体基板の前記主面上において、前記第１方向に延在し、前記ソースに接続された第２容量電極と、
   前記半導体基板の前記主面上において、前記第１方向と交差する第２方向に延在し、前記第１容量電極に接続された第１配線と、
   前記半導体基板の前記主面上において、前記第２方向に延在し、前記第２容量電極に接続された第２配線と、
   前記半導体基板の前記主面上において、前記第１配線に接続された第１パッド電極と、
   前記半導体基板の前記主面上において、前記第２配線に接続された第２パッド電極と、
   前記第１パッド電極上に配置され、前記第１パッド電極と前記ドレインとを接続する第３配線と、
   前記第１容量電極および前記第２容量電極上に配置され、前記第２容量電極に接続されたソース電極と、
   を含む、半導体装置。
2. 請求項１記載の半導体装置において、
   さらに、
   前記第１容量電極と前記第２容量電極との間に介在する第１絶縁膜、
   を含む、半導体装置。
3. 請求項１記載の半導体装置において、
   さらに、
   前記第１容量電極と前記ソース電極との間に介在する第２絶縁膜、
   を含む、半導体装置。
4. 請求項１記載の半導体装置において、
   さらに、
   前記第１容量電極と前記半導体基板との間に介在する第３絶縁膜、
   を含む、半導体装置。
5. 請求項１記載の半導体装置において、
   さらに、
   前記第３配線および前記ソース電極を覆い、前記ソース電極の一部を露出する開口を含む保護膜と、
   前記開口において、前記ソース電極に接続されたワイヤと、
   を含む、半導体装置。
6. 請求項１記載の半導体装置において、
   さらに、
   前記第１パッド電極の下に配置されたダミー電極、
   を含み、
   平面視において、前記ダミー電極は、前記第１パッド電極を包含する、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１パッド電極は、前記第１方向に延在する複数の第１グリッド配線と、前記第２方向に延在する複数の第２グリッド配線と、を含む格子状パターンを有する、半導体装置。
8. 請求項１記載の半導体装置において、
   さらに、
   前記半導体基板の前記主面上に配置され、前記ドレインに接続された第４配線、
   を含み、
   前記第３配線は、バリア層と、前記バリア層上の主導体層との積層構造を備え、
   前記バリア層は、前記第１パッド電極を覆い、かつ、前記第４配線を露出し、
   前記主導体層は、前記第１パッド電極を覆う前記バリア層と、前記第４配線と、に接続されている、半導体装置。
9. 請求項１記載の半導体装置において、
   平面視において、前記第１パッド電極は、前記第２パッド電極よりも大きい、半導体装置。
10. （ａ）半導体基板にソース、ドレインおよびゲートを含むパワーＭＯＳＦＥＴを形成する工程、
    （ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）平面視において、第１方向に延在する第１溝および第２溝と、前記第１溝に連結し、前記第１方向と交差する第２方向に延在する第３溝と、前記第２溝に連結し、前記第２方向に延在する第４溝と、を前記第１絶縁膜に形成する工程、
    （ｄ）前記第１溝内に第１容量電極を、前記第２溝内に前記ソースに接続された第２容量電極を、前記第３溝内に前記第１容量電極に接続された第１配線を、前記第４溝内に前記第２容量電極に接続された第２配線を、それぞれ形成する工程、
    （ｅ）前記第１容量電極、前記第２容量電極、前記第１配線および前記第２配線上に第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜に、前記第１配線の一部を露出する第５溝と、前記第２配線の一部を露出する第６溝と、を形成する工程、
    （ｇ）前記第５溝内に前記第１配線に接続された第１パッド電極を、前記第６溝内に前記第２配線に接続された第２パッド電極を、形成する工程、
    （ｈ）前記第１パッド電極および前記第２パッド電極を介して、前記第１容量電極と前記第２容量電極との間に所望の電圧を印加する工程、
    （ｉ）前記（ｈ）工程の後に、前記第１パッド電極を前記ドレインに接続する第３配線を、前記第２絶縁膜上に形成する工程、
    を含む、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｉ）工程は、前記第２容量電極に接続されたソース電極を、前記第２絶縁膜上に形成する工程を含む、半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    さらに、
    （ｊ）前記第３配線および前記ソース電極を覆う保護膜を形成する工程、
    を含み、
    前記保護膜には、前記ソースの一部を露出する開口が含まれている、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    さらに、
    （ｋ）前記開口において、前記ソース電極にワイヤを接続する工程、
    を含む、半導体装置の製造方法。
14. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ）工程は、前記第１絶縁膜に第７溝を形成する工程を含み、
    前記（ｄ）工程は、前記第７溝内にダミー電極を形成する工程を含み、
    前記ダミー電極は、前記第１パッド電極の下に配置され、
    平面視において、前記ダミー電極は、前記第１パッド電極を包含している、半導体装置の製造方法。
15. 請求項１０記載の半導体装置の製造方法において、
    前記第１パッド電極は、前記第１方向に延在する複数の第１グリッド配線と、前記第２方向に延在する複数の第２グリッド配線と、を含む格子状パターンを有する、半導体装置の製造方法。
16. 請求項１０記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記第２絶縁膜に第８溝を形成する工程を含み、
    前記（ｇ）工程は、前記第８溝内に、前記ドレインに接続された第４配線を形成する工程を含み、
    前記第３配線は、バリア層と、前記バリア層上の主導体層との積層構造を備え、
    前記バリア層は、前記第１パッド電極を覆い、かつ、前記第４配線を露出し、
    前記主導体層は、前記第１パッド電極に接続された前記バリア層と、前記第４配線とに接続されている、半導体装置の製造方法。
17. 請求項１０記載の半導体装置の製造方法において、
    平面視において、前記第１パッド電極は、前記第２パッド電極よりも大きい、半導体装置の製造方法。
18. （ａ）半導体基板にソース、ドレインおよびゲートを含むパワーＭＯＳＦＥＴを形成する工程、
    （ｂ）前記半導体基板の主面上において、第１方向に延在する第１容量電極と、前記ソースに接続され、前記第１方向に延在する第２容量電極と、を形成する工程、
    （ｃ）前記半導体基板の前記主面上において、前記第１容量電極に接続され、前記第１方向と交差する第２方向に延在する第１配線と、前記第２容量電極に接続され、前記第２方向に延在する第２配線と、を形成する工程、
    （ｄ）前記半導体基板の前記主面上において、前記第１配線に接続された第１パッド電極と、前記第２配線に接続された第２パッド電極と、を形成する工程、
    （ｅ）前記第１パッド電極および前記第２パッド電極を介して、前記第１容量電極と前記第２容量電極との間に所望の電圧を印加する工程、
    （ｆ）前記（ｅ）工程の後に、前記第１パッド電極を前記ドレインに接続する第３配線を形成する工程、
    を含む、半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記第２容量電極に接続されたソース電極を形成する工程を含む、半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    さらに、
    （ｇ）前記第３配線および前記ソース電極を覆い、前記ソース電極の一部を露出する開口を含む保護膜を形成する工程、
    （ｈ）前記開口において、前記ソース電極にワイヤを接続する工程、
    を含む、半導体装置の製造方法。

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