JP2017163107A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１面と、第２面とを有する半導体基板と、半導体基板中の第２面側に配置され、第１の導電型を有するドレイン領域と、半導体基板中の基板領域の第１面側に配置され、第１の導電型を有するドリフト領域と、半導体基板中のドリフト領域の主表面側に配置され、第２の導電型を有するベース領域と、半導体基板の主表面に設けられ、ドリフト領域との間でベース領域を挟み込んでいる第１の導電型を有するソース領域と、ドリフト領域とソース領域との間で挟み込まれているベース領域と絶縁しながら対向しているゲート電極と、第１面上に設けられ、ソース領域と電気的に接続している配線と、第１面上に配置され、配線と絶縁しながら対向し、かつ基板領域と電気的に接続されている第１の導電膜とを備える。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関する。
パワー半導体装置としては、従来から、例えばトレンチゲート型で縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。
このようなトレンチゲート型で縦型のＭＯＳＦＥＴにおいてノイズが生じた場合、ノイズはドリフト領域とベース領域との間に形成されたｐｎ接合の接合容量を通過する。しかしながら、ノイズの周波数が低い場合、この接合容量のインピーダンスが大きくなる。その結果、ノイズがこの接合容量を通過しにくくなってしまうという問題がある。
この問題に対処するための半導体装置として、特許文献１（特開２００９−２６０２７１号公報）に記載された半導体装置及び特許文献２（米国特許第５９９８８３３号公報）に記載された半導体装置が提案されている。
特許文献１記載の半導体装置の半導体基板は、トレンチ型で縦型のＭＯＳＦＥＴが形成されるトレンチＭＯＳ領域と、容量形成領域とを有している。容量形成領域においては、半導体基板は、ドリフト領域中において主表面から裏面側に向かって形成された溝と、溝の表面に形成された絶縁膜と、絶縁体膜上に形成された導電膜を有している。導電膜は、ソース電位となっている。そのため、導電膜とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
特許文献２記載の半導体装置は、半導体基板中に、ソース領域及びドリフト領域に挟み込まれている部分のベース領域と絶縁しながら対向するゲート電極と、ドリフト領域と絶縁しながら対向する導電膜を有している。ゲート電極及び導電膜は、半導体基板の主表面から裏面側に向かって形成された溝中に形成されている。導電膜は、ソース電位となっており、ゲート電極よりも裏面側に配置されている。そのため、導電膜とドリフト領域の間に、ソース−ドレイン間容量が形成されることになる。
特開２００９−２６０２７１号公報 米国特許第５９９８８３３号公報
特許文献１及び特許文献２記載の半導体装置によると、ソースとドレインの間に追加的な容量が形成されることになるため、ノイズの影響が低減される。しかしながら、特許文献１記載の半導体装置においては、チップ面積が増大してしまうという問題点がある。
また、特許文献２記載の半導体装置においては、溝を通常のトレンチゲート型で縦型のＭＯＳＦＥＴと比較して深く形成する必要がある、溝内での絶縁膜の形成、エッチングを複数回繰り返す必要があるなど、プロセスが複雑化するという問題点がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１面と、第１面の反対側の面である第２面とを有する半導体基板を有している。
半導体基板は、第２面側に配置され第１の導電型を有するドレイン領域と、基板領域よりも主表面側に配置され、第１の導電型を有するドリフト領域と、ドリフト領域よりも主表面側に配置され、第２の導電型を有するベース領域と、主表面に接し、ドリフト領域との間でベース領域を挟み込んでいるソース領域とを有している。
一実施形態に係る半導体装置は、さらにゲート電極と、配線と、第１の導電膜とを有している。ゲート電極は、ソース領域とドリフト領域とに挟み込まれたベース領域と絶縁しながら対向している。配線は、第１面上に配置され、ソース領域と電気的に接続されている。第１の導電膜は、ドレイン領域と電気的に接続されている。第１の導電膜は、第１面上に配置され、かつ配線と絶縁しながら対向している。
一実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能となる。
第１の実施形態に係る半導体装置の全体構造を示す上面図である。 第１の実施形態に係る半導体装置の素子領域における断面図である。 第１の実施形態の第１の変形例に係る半導体装置の素子領域における断面図である。 第１の実施形態に係る半導体装置の外周領域における断面図である。 第１の実施形態に係る半導体装置の素子領域と外周領域の境界付近における上面図である。 第１の実施形態の第２の変形例に係る半導体装置の素子領域における断面図である。 第１の実施形態に係る半導体装置のフロントエンド工程における断面図である。 第１の実施形態に係る半導体装置の第１の絶縁膜成長工程における断面図である。 第１の実施形態に係る半導体装置の第１導電膜形成工程における素子領域の断面図である。 第１の実施形態に係る半導体装置の第２の絶縁膜成長工程における断面図である。 第１の実施形態に係る半導体装置のコンタクトホール形成工程における断面図である。 第１の実施形態に係る半導体装置のコンタクトプラグ形成工程における断面図である。 第１の実施形態に係る半導体装置の配線パターンニング工程における断面図である。 第１の実施形態に係る半導体装置の等価回路図である。 第２の実施形態に係る半導体装置の断面図である。 第２の実施形態に係る半導体装置の素子領域と外周領域の境界付近における上面図である。 第２の実施形態に係る半導体装置の導電膜・誘電体膜形成工程における素子領域での断面図である。 第３の実施形態に係る半導体装置の断面図である。 第３の実施形態に係る半導体装置の素子領域と外周領域の境界付近における上面図である。 下部コンタクトプラグ形成工程における第３の実施形態に係る半導体装置の断面図である。 導電膜同時形成工程における第３の実施形態に係る半導体装置の断面図である。 上部コンタクトプラグ形成工程における第３の実施形態に係る半導体装置の断面図である。 第４の実施形態に係る半導体装置の断面図である。 第４の実施形態に係る半導体装置の素子領域と外周領域の境界付近における上面図である。 エッチストップ膜形成工程における第４の実施形態に係る半導体装置の断面図である。 第２の絶縁膜形成工程における第４の実施形態に係る半導体装置の断面図である。 導電膜・コンタクトプラグ同時形成工程における第４の実施形態に係る半導体装置の断面図である。 第３の絶縁膜形成工程における第４の実施形態に係る半導体装置の断面図である。 第４の実施形態に係る半導体装置の断面図である。 導電膜同時形成工程における第４の実施形態に係る半導体装置の断面図である。
以下に、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置の構成について説明する。
第１の実施形態に係る半導体装置は、例えばトレンチゲート型で縦型のＭＯＳＦＥＴである。
図１に示すように、第１の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢには、例えばシリコン（Ｓｉ）の単結晶が用いられる。第１の実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。素子領域ＥＲは、半導体基板ＳＵＢ中にＭＯＳＦＥＴが形成される領域である。外周領域ＰＥＲは、第１の実施形態に係る半導体装置の外周に位置している領域である。
図２に示すように、半導体基板ＳＵＢは、主表面（第１面）ＭＳと裏面（第２面）ＢＳとを有している。裏面ＢＳは、主表面ＭＳの反対側の面である。半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
基板領域ＳＵＢＲは、半導体基板ＳＵＢの裏面ＢＳ側に配置されている。基板領域ＳＵＢＲは、ｎ型の導電型を有している。基板領域ＳＵＢＲは、ＭＯＳＦＥＴのドレイン領域となっている。
ドリフト領域ＤＲは、基板領域ＳＵＢＲの主表面ＭＳ側に配置されている。ドリフト領域ＤＲは、ｎ型の導電型を有している。ドリフト領域ＤＲにおけるｎ型不純物の濃度は、基板領域ＳＵＢＲにおけるｎ型不純物の濃度よりも低いことが好ましい。
ベース領域ＢＲは、ドリフト領域ＤＲの主表面ＭＳ側に形成されている。ベース領域ＢＲは、ｐ型の導電型を有している。
ソース領域ＳＲは、ドリフト領域ＤＲとの間でベース領域ＢＲを挟み込むように、主表面ＭＳに接して形成されている。ソース領域ＳＲは、ｎ型の導電型を有している。ベースコンタクト領域ＢＣＲは、ベース領域ＢＲ中に形成されている。ベースコンタクト領域ＢＣＲは、ｐ型の導電型を有している。
第１の実施形態に係る半導体装置は、素子領域ＥＲにおいて、ゲート電極ＧＥをさらに有している。ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲとにより挟みこまれたベース領域ＢＲと絶縁しながら対向している。ゲート電極ＧＥには、例えば不純物がドープされた多結晶のＳｉが用いられる。
半導体基板ＳＵＢは、素子領域ＥＲにおいて、溝ＴＲ１とゲート絶縁膜ＧＯとを有している。溝ＴＲ１は、主表面ＭＳから裏面ＢＳに向かって形成されている。具体的には、溝ＴＲ１は、ソース領域ＳＲ及びベース領域ＢＲを貫通して、ドリフト領域ＤＲに達するように形成されている。ゲート電極ＧＥは、溝ＴＲ１内を充填するように形成されている。ゲート絶縁膜ＧＯは、溝ＴＲとゲート電極ＧＥとの間に形成されている。ゲート絶縁膜ＧＯには、例えば二酸化珪素（ＳｉＯ2）が用いられる。これにより、ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲとにより挟みこまれたベース領域ＢＲと絶縁しながら対向している。
第１の実施形態に係る半導体装置は、素子領域ＥＲにおいて、配線ＷＬ１をさらに有している。配線ＷＬ１は、ソース領域ＳＲと電気的に接続している。ソース領域ＳＲと配線ＷＬ１の電気的な接続は、コンタクトプラグＣＰ１により行われる。なお、コンタクトプラグＣＰ１は、ベースコンタクト領域ＢＣＲとも接続している。配線ＷＬ１には、例えばアルミニウム（Ａｌ）、Ａｌ合金等が用いられる。コンタクトプラグＣＰ１には、例えばタングステン（Ｗ）が用いられる。
第１の実施形態に係る半導体装置は、第１の導電膜ＦＣＬをさらに有している。第１の導電膜ＦＣＬは、素子領域ＥＲ内において、配線ＷＬ１と絶縁しながら対向している。第１の導電膜ＦＣＬは、ドレイン領域（すなわち、基板領域ＳＵＢＲ）と電気的に接続されている。第１の導電膜ＦＣＬとドレイン領域の電気的な接続については、後述する。第１の導電膜ＦＣＬには、例えば不純物がドープされた多結晶のＳｉが用いられる。
第１の実施形態に係る半導体装置は、層間絶縁膜ＩＬＤ１を有している。層間絶縁膜ＩＬＤ１は、主表面ＭＳと配線ＷＬ１との間に形成されている。層間絶縁膜ＩＬＤ１は、下部層間絶縁膜ＩＬＤ１ａと上部層間絶縁膜ＩＬＤ１ｂとを有している。下部層間絶縁膜ＩＬＤ１ａは、層間絶縁膜ＩＬＤ１の下側（主表面ＭＳに近い側）の部分である。上部層間絶縁膜ＩＬＤ１ｂは、層間絶縁膜ＩＬＤ１の上側（主表面ＭＳから遠くなる側）の部分である。下部層間絶縁膜ＩＬＤ１ａには、例えばＨＴＯ（High Temperature Oxide）が用いられる。上部層間絶縁膜ＩＬＤ１ｂには、例えばＨＴＯ、ＢＰＳＧ（Boron Phosphorous Silicon Glass）が用いられる。
なお、層間絶縁膜ＩＬＤ１には、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、ソース領域ＳＲに対応する位置に形成されている。コンタクトホールＣＨ１には、コンタクトプラグＣＰ１が充填されている。
第１の導電膜ＦＣＬは、層間絶縁膜ＩＬＤ１中に形成されている。すなわち、第１の導電膜ＦＣＬは、下部層間絶縁膜ＩＬＤ１ａと上部層間絶縁膜ＩＬＤ１ｂとの間に形成されている。これにより、第１の導電膜ＦＣＬは、素子領域ＥＲ内において配線ＷＬ１と絶縁しながら対向する。なお、この場合、第１の導電膜ＦＣＬは、コンタクトプラグＣＰ１とも絶縁しながら対向していることになる。上記のとおり、第１の導電膜ＦＣＬは、ドレイン領域と電気的に接続されている。そのため、第１の導電膜ＦＣＬと配線ＷＬ１（及びコンタクトプラグＣＰ１）の間に形成される容量は、ソース−ドレイン間容量となる。
但し、第１の導電膜ＦＣＬの配置はこれに限られるものではない。図３に示すように、第１の実施形態に係る半導体装置は、配線ＷＬ１上に、さらに層間絶縁膜ＩＬＤ２を有していてもよい。第１の導電膜ＦＣＬは、この層間絶縁膜ＩＬＤ２の上に形成されていてもよい。このような構成によっても、第１の導電膜ＦＣＬを、素子領域ＥＲ内において、配線ＷＬ１と絶縁しながら対向させることができる。
図４に示すように、半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとを有している。半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、ベースコンタクト領域ＢＣＲとを有していてもよい。第１の実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、配線ＷＬ２と、層間絶縁膜ＩＬＤ３と、コンタクトプラグＣＰ２とを有している。
層間絶縁膜ＩＬＤ３は、半導体基板ＳＵＢの主表面ＭＳ上に形成されている。層間絶縁膜ＩＬＤ３は、下部層間絶縁膜ＩＬＤ３ａと上部層間絶縁膜ＩＬＤ３ｂとを有している。下部層間絶縁膜ＩＬＤ３ａは、層間絶縁膜ＩＬＤ３の下側（主表面ＭＳに近い側）の部分である。上部層間絶縁膜ＩＬＤ３ｂは、層間絶縁膜ＩＬＤ３の上側（主表面ＭＳから遠くなる側）の部分である。下部層間絶縁膜ＩＬＤ３ａには、例えば、ＨＴＯ（High Temperature Oxide）が用いられる。上部層間絶縁膜ＩＬＤ３ｂには、例えばＨＴＯ、ＢＰＳＧ（Boron Phosphorous Silicon Glass）が用いられる。
配線ＷＬ２は、層間絶縁膜ＩＬＤ３上に形成されている。コンタクトプラグＣＰ２は、層間絶縁膜ＩＬＤ３中に形成されたコンタクトホールＣＨ２内に充填されている。コンタクトホールＣＨ２は、ｎ型不純物領域ＮＲに対応する位置に設けられている。
配線ＷＬ２は、コンタクトプラグＣＰ２の一方端と接続している。コンタクトプラグＣＰ２の他方端は、ｎ型不純物領域ＮＲ及びベースコンタクト領域ＢＣＲに接続されている。そのため、配線ＷＬ２は、コンタクトプラグＣＰ２を介して、ｎ型不純物領域ＮＲ不純物領域と電気的に接続している。
ｎ型不純物領域ＮＲ、ドリフト領域ＤＲ及び基板領域ＳＵＢＲは、ともにｎ型の導電型を有している。すなわち、配線ＷＬ２は、基板領域ＳＵＢＲ（すなわちドレイン領域）と電気的に接続されている。また、配線ＷＬ２は、ビアプラグＶＰにより第１の導電膜ＦＣＬと接続している。したがって、第１の導電膜ＦＣＬは、ドレイン領域に電気的に接続されていることになる。
図５（Ａ）は、素子領域ＥＲと外周領域ＰＥＲの境界付近における、半導体基板ＳＵＢの上面図である。図５（Ａ）に示すように、半導体基板ＳＵＢの主表面ＭＳ側には、ベース領域ＢＲと、ソース領域ＳＲと、ｎ型不純物領域ＮＲと、ゲート電極ＧＥとが形成されている。
ｎ型不純物領域ＮＲは、外周領域ＰＥＲにおいて、素子領域ＥＲを取り囲むように連続的に形成されている。
ベース領域ＢＲは、素子領域ＥＲの全面に形成されている。ゲート電極ＧＥは、ベース領域ＢＲが形成されている領域内において、櫛形に形成されている。ソース領域ＳＲは、ゲート電極ＧＥの各々の間に形成されている。
図５（Ｂ）は、素子領域ＥＲと外周領域ＰＥＲの境界付近における、第１の導電膜ＦＣＬの上面図である。図５（Ｂ）中においては、ベース領域ＢＲ、ソース領域ＳＲ、ｎ型不純物領域ＮＲ及びゲート電極ＧＥは、点線で示されている。図５（Ｂ）に示すように、第１の導電膜ＦＣＬは、素子領域ＥＲにおいて、櫛形に形成されている。第１の導電膜ＦＣＬは、ゲート電極ＧＥが形成される領域と平面視において（すなわち、主表面ＭＳに垂直な方向からみて）重なるように形成されている。
図５（Ｃ）は、素子領域ＥＲと外周領域ＰＥＲの境界付近における、配線ＷＬ１、配線ＷＬ２及び配線ＷＬ３の上面図である。図５（Ｃ）中においては、ベース領域ＢＲ、ソース領域ＳＲ、ｎ型不純物領域ＮＲ、ゲート電極ＧＥ及び第１の導電膜ＦＣＬは、点線で示されている。図５（Ｃ）に示すように、配線ＷＬ１は、素子領域ＥＲにおいて、ソース領域ＳＲが形成された領域に重なるように形成されている。配線ＷＬ１は、コンタクトプラグＣＰ１により、ソース領域ＳＲ及びベースコンタクト領域ＢＣＲに接続されている。
配線ＷＬ２は、外周領域ＰＥＲにおいて、ｎ型不純物領域ＮＲと平面視において重なるように形成されている。また、配線ＷＬ２は、素子領域ＥＲにおいて、第１の導電膜ＦＣＬと平面視において重なるように形成されている部分を有している。
配線ＷＬ２のうち、外周領域ＰＥＲにおいて形成されている部分は、コンタクトプラグＣＰ２により、ｎ型不純物領域ＮＲに接続されている。配線ＷＬ２のうち、第１の導電膜ＦＣＬと重なるように形成されている部分は、ビアプラグＶＰにより、第１の導電膜ＦＣＬに接続されている。
配線ＷＬ３は、素子領域ＥＲにおいて、ゲート電極ＧＥと平面視において重なるように形成されている。配線ＷＬ３は、コンタクトプラグＣＰ３により、ゲート電極ＧＥと接続している。
なお、図示されていないが、配線ＷＬ１は、ソース電極パッドに接続されており、配線ＷＬ３はゲート電極パッドに接続されている。
以上においては、第１の実施形態に係る半導体装置がトレンチゲート型で縦型のＭＯＳＦＥＴである場合について説明したが、第１の実施形態に係る半導体装置はトレンチゲート型で縦型のＭＯＳＦＥＴでなくてもよい。第１の実施形態に係る半導体装置は、トレンチゲート型ではない縦型のＭＯＳＦＥＴであってもよい。
図６（Ａ）に示すように、第１の実施形態に係る半導体装置がトレンチゲート型ではない縦型のＭＯＳＦＥＴである場合、半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。また、この場合、第１の実施形態に係る半導体装置は、ゲート電極ＧＥとゲート絶縁膜ＧＯとを有している。
主表面ＭＳ上において、ベース領域ＢＲは、ソース領域ＳＲ及びドリフト領域ＤＲにより挟み込まれた部分を有している。このベース領域ＢＲのソース領域ＳＲ及びドリフト領域ＤＲにより挟み込まれた部分の上には、ゲート絶縁膜ＧＯが形成されている。ゲート絶縁膜ＧＯ上には、ベース領域ＢＲのソース領域ＳＲ及びドリフト領域ＤＲにより挟み込まれた部分と平面視において重なるように、ゲート電極ＧＥが形成されている。そのため、ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲとにより挟み込まれたベース領域ＢＲと絶縁しながら対向している。
第１の実施形態に係る半導体装置がトレンチゲート型ではない縦型のＭＯＳＦＥＴである場合、溝ＴＲ１が形成されていない点において、第１の実施形態に係る半導体装置がトレンチゲート型で縦型のＭＯＳＦＥＴと異なっている。しかし、この場合においても、ゲート電極ＧＥが、ソース領域ＳＲとドリフト領域ＤＲとにより挟みこまれたベース領域ＢＲと絶縁しながら対向している点においては同様である。そのため、第１の実施形態に係る半導体装置は、トレンチゲート型ではない縦型のＭＯＳＦＥＴであってもよい。
また、図６（Ｂ）に示すように、第１の実施形態に係る半導体装置は、カラム領域ＣＲを有していてもよい。すなわち、第１の実施形態に係る半導体装置は、スーパージャンクション構造を有していてもよい。なお、半導体基板ＳＵＢ中にカラム領域ＣＲが形成される場合には、カラム領域ＣＲが形成されない場合と比較して、ドリフト領域ＤＲにおけるｎ型不純物の濃度が高いことが好ましい。これにより、第１の実施形態に係る半導体装置の耐圧を維持しつつ、オン抵抗を低減することが可能となる。
カラム領域ＣＲは、ベース領域ＢＲから裏面ＢＳ側に向かって延びている。ベース領域ＢＲは、ｐ型の導電型を有している。カラム領域ＣＲは、ドリフト領域ＤＲとの間でｐｎ接合を形成して空乏層を横方向（主表面ＭＳから裏面ＢＳに向かう方向に垂直な方向）に延ばすことで、第１の実施形態に係る半導体装置の耐圧を向上させることが可能となる。カラム領域ＣＲにおけるｐ型不純物の濃度は、ドリフト領域ＤＲとの間のチャージバランスを確保できるように適宜選択される。
以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
第１の実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。
図７（Ａ）は、第１の実施形態に係る半導体装置のフロントエンド工程Ｓ１における素子領域ＥＲでの断面図である。フロントエンド工程Ｓ１においては、図７（Ａ）に示すように、半導体基板ＳＵＢの素子領域ＥＲに、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲと、ベースコンタクト領域ＢＣＲと、溝ＴＲ１と、ゲート電極ＧＥと、ゲート絶縁膜ＧＯとが形成される。
図７（Ｂ）は、第１の実施形態に係る半導体装置のフロントエンド工程Ｓ１における外周領域ＰＥＲでの断面図である。フロントエンド工程Ｓ１においては、図７（Ｂ）に示すように、半導体基板ＳＵＢの外周領域ＰＥＲに、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとが形成される。フロントエンド工程Ｓ１は、一般的に用いられる半導体加工プロセスにより行われる。
バックエンド工程Ｓ２は、導電膜形成工程Ｓ２１と、配線工程Ｓ２２とを有している。導電膜形成工程Ｓ２１は、第１の絶縁膜形成工程Ｓ２１１と、第１導電膜形成工程Ｓ２１２と、第２の絶縁膜形成工程Ｓ２１３とを有している。
図８（Ａ）は、第１の絶縁膜形成工程Ｓ２１１における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図８（Ｂ）は、第１の絶縁膜形成工程Ｓ２１１における第１の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図８（Ａ）及び図８（Ｂ）に示すように、第１の絶縁膜形成工程Ｓ２１１においては、下部層間絶縁膜ＩＬＤ１ａ及び下部層間絶縁膜ＩＬＤ３ａが、素子領域ＥＲ及び外周領域ＰＥＲに位置する主表面ＭＳ上に形成される。第１の絶縁膜形成工程Ｓ２１１は、例えばＣＶＤ（Chemical Vapor Deposition）を用いてＨＴＯを成長させることにより、行われる。
図９に示すように、第１導電膜形成工程Ｓ２１２においては、下部層間絶縁膜ＩＬＤ１ａ上に、第１の導電膜ＦＣＬが形成される。第１導電膜形成工程Ｓ２１２は、例えばＣＶＤを用いて多結晶のＳｉを成膜するとともに、その多結晶のシリコンをフォトリソグラフィー及びエッチングを用いてパターンニングすることにより行われる。
なお、第１の導電膜ＦＣＬは外周領域ＰＥＲには形成されないため、第１導電膜形成工程Ｓ２１２において外周領域ＰＥＲの構造に変化は生じない。そのため、第１導電膜形成工程Ｓ２１２における第１の実施形態に係る半導体装置の外周領域ＰＥＲでの断面の図示は省略している。
図１０（Ａ）は、第２の絶縁膜形成工程Ｓ２１３における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１０（Ｂ）は、第２の絶縁膜形成工程Ｓ２１３における第１の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図１０（Ａ）に示すように、第２の絶縁膜形成工程Ｓ２１３では、下部層間絶縁膜ＩＬＤ１ａ及び第１の導電膜ＦＣＬ上に、上部層間絶縁膜ＩＬＤ１ｂが形成される。さらに、図１０（Ｂ）に示すように、第２の絶縁膜形成工程Ｓ２１３では、下部層間絶縁膜ＩＬＤ３ａ上に、上部層間絶縁膜ＩＬＤ３ｂが形成される。
第２の絶縁膜形成工程Ｓ２１３は、例えばＣＶＤを用いてＨＴＯ、ＢＰＳＧを成膜するとともに、ＣＭＰ（Chemical Mechanical Polishing）を用いて表面を平坦化することにより行われる。
配線工程Ｓ２２は、コンタクトホール形成工程Ｓ２２１と、コンタクトプラグ形成工程Ｓ２２２と、配線パターンニング工程Ｓ２２３とを有している。
図１１（Ａ）は、コンタクトホール形成工程Ｓ２２１における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１１（Ａ）に示すように、コンタクトホール形成工程Ｓ２２１においては、コンタクトホールＣＨ１が形成される。これにより、層間絶縁膜ＩＬＤ１から、ソース領域ＳＲ及びベースコンタクト領域ＢＣＲが露出される。
コンタクトホール形成工程Ｓ２２１では、素子領域ＥＲにおいて、第１の導電膜ＦＣＬ上に位置している層間絶縁膜ＩＬＤ１中にビアホールＶＨが形成される。これにより、層間絶縁膜ＩＬＤ１から、第１の導電膜ＦＣＬが露出される。
図１１（Ｂ）は、コンタクトホール形成工程Ｓ２２１における第１の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。図１１（Ｂ）に示すように、コンタクトホール形成工程Ｓ２２１では、層間絶縁膜ＩＬＤ３中にコンタクトホールＣＨ２が形成される。これにより、層間絶縁膜ＩＬＤ３から、ｎ型不純物領域ＮＲ及びベースコンタクト領域ＢＣＲが露出される。
コンタクトホール形成工程Ｓ２２１は、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いて行われる。
図１２（Ａ）は、コンタクトプラグ形成工程Ｓ２２２における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１２（Ａ）に示すように、コンタクトプラグ形成工程Ｓ２２２においては、コンタクトホールＣＨ１中にコンタクトプラグＣＰ１が形成される。
また、コンタクトプラグ形成工程Ｓ２２２においては、ビアホールＶＨ中にビアプラグＶＰが形成される。
図１２（Ｂ）は、コンタクトプラグ形成工程Ｓ２２２における第１の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。図１２（Ｂ）に示すように、コンタクトプラグ形成工程Ｓ２２２においては、コンタクトホールＣＨ２中にコンタクトプラグＣＰ２が形成される。
コンタクトプラグ形成工程Ｓ２２２は、例えばＣＶＤを用いてＷをコンタクトホールＣＨ１、コンタクトホールＣＨ２及びビアホールＶＨに充填するとともに、コンタクトホールＣＨ１、コンタクトホールＣＨ２及びビアホールＶＨからはみ出したＷをＣＭＰにより除去することにより行われる。
図１３（Ａ）は、配線パターンニング工程Ｓ２２３における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１３（Ａ）に示すように、配線パターンニング工程Ｓ２２３においては、層間絶縁膜ＩＬＤ１上に配線ＷＬ１が形成される。
図１３（Ｂ）は、配線パターンニング工程Ｓ２２３における第１の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１３（Ｂ）に示すように、配線パターンニング工程Ｓ２２３においては、層間絶縁膜ＩＬＤ３上に配線ＷＬ２が形成される。なお、配線ＷＬ２は、ビアプラグＶＰとの接続のために、層間絶縁膜ＩＬＤ１上にも一部延伸するように形成されている。
配線パターンニング工程Ｓ２２３は、例えばスパッタリングを用いてＡｌ、Ａｌ合金を層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ３上に成膜するとともに、それをフォトリソグラフィー及びエッチングを用いてパターンニングすることにより行われる。
以下に、第１の実施形態に係る半導体装置の効果について説明する。
第１の実施形態に係る半導体装置においては、配線ＷＬ１が主表面ＭＳ上に配置されている。第１の導電膜ＦＣＬは、配線ＷＬ１と絶縁しながら対向している。そのため、配線ＷＬ１と第１の導電膜ＦＣＬとの間には、追加容量Ｃ１が形成される。この追加容量Ｃ１は、配線ＷＬ１と第１の導電膜ＦＣＬとの間に形成されているので、素子形成領域ＥＲ内に位置することになる。
配線ＷＬ１は、ソース領域に電気的に接続されている。第１の導電膜ＦＣＬは、基板領域ＳＵＢＲ（ドレイン領域）に電気的に接続されている。そのため、配線ＷＬ１と第１の導電膜ＦＣＬとの間の追加容量Ｃ１は、ソース−ドレイン間容量となる。
したがって、第１の実施形態に係る半導体装置によると、図１４に示すように、ソース−ドレイン間には、配線ＷＬ１と第１の導電膜ＦＣＬとの間の追加容量Ｃ１とベース領域ＢＲとドリフト領域ＤＲとの接合容量Ｃ２とが並列に接続されることになる。そのため、第１の実施形態に係る半導体装置によると、ノイズの影響が低減されることになる。
また、配線ＷＬ１及び第１の導電膜ＦＣＬは、複雑なプロセスを経ることなく形成することが可能である。そのため、第１の実施形態に係る半導体装置によると、プロセスの複雑化及びチップ面積の増大を伴うことなく、ノイズの影響を低減することが可能となる。
以下に、第１の実施形態に係る半導体装置において、半導体基板ＳＵＢがカラム領域ＣＲを有している場合の効果について説明する。上記のとおり、半導体基板ＳＵＢがカラム領域ＣＲを有している場合、ドリフト領域ＤＲのｎ型不純物の濃度を高めても耐圧を維持することができるため、耐圧を確保しつつオン抵抗を下げることができる。
半導体基板ＳＵＢがカラム領域ＣＲを有している場合、ゲート電極ＧＥがオン状態からオフ状態に切り替わる際に、ドリフト領域に急激に空乏層が広がる。そのため、半導体基板ＳＵＢがカラム領域ＣＲを有している場合、ノイズが発生しやすい。
しかしながら、第１の実施形態に係る半導体装置によると、半導体基板ＳＵＢがカラム領域ＣＲを有していたとしても、ノイズの影響を低減することが可能であるため、低ノイズ、低オン抵抗、及び高耐圧を両立することが可能となる。
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置の構成について説明する。なお、ここでは、第１の実施形態と異なる点について主に説明する。図１５（Ａ）は、第２の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１５（Ｂ）は、第２の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図１５（Ａ）及び図１５（Ｂ）に示すように、第２の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。第２の実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとを有している。半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
第２の実施形態に係る半導体装置は、素子領域ＥＲにおいて、ゲート電極ＧＥと、配線ＷＬ１と、配線ＷＬ３と、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、ビアプラグＶＰと、第１の導電膜ＦＣＬとを有している。第２の実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、層間絶縁膜ＩＬＤ３と、コンタクトプラグＣＰ２と、配線ＷＬ２とを有している。すなわち、これらの点について、第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様である。
図１５（Ａ）に示すように、第２の実施形態に係る半導体装置は、素子領域ＥＲにおいて、第２の導電膜ＳＣＬを有している。この点において、第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と異なっている。
第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬと絶縁しながら対向している。例えば、第２の導電膜ＳＣＬは、下部層間絶縁膜ＩＬＤ１ａ上に形成されており、第１の導電膜ＦＣＬは、第２の導電膜ＳＣＬ上に形成されている。すなわち、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬは、層間絶縁膜ＩＬＤ１中において、互いに重なり合うように配置されている。第１の導電膜ＦＣＬと第２の導電膜ＳＣＬの間には、誘電体膜ＤＬが形成されている。これにより、第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬと絶縁しながら対向している。すなわち、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間に、容量が形成されることになる。
第２の導電膜ＳＣＬには、例えば不純物がドープされた多結晶のＳｉが用いられる。誘電体膜ＤＬは、層間絶縁膜ＩＬＤ１よりも誘電率が高いことが好ましい。例えば、層間絶縁膜ＩＬＤ１がＨＴＯ、ＢＰＳＧである場合、誘電体膜ＤＬには窒化珪素（ＳｉＮ）が用いられる。
第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続されている。より具体的には、図１６に示すように、第２の導電膜ＳＣＬは、コンタクトプラグＣＰ４に接続している。ＣＰ４は、配線ＷＬ１に接続している。配線ＷＬ１は、上記のとおり、ソース領域ＳＲと電気的に接続しているため、第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続されることになる。そのため、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間に形成された容量は、ソース−ドレイン間容量となる。
以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
第２の実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。第２の実施形態に係る半導体装置の製造方法におけるフロントエンド工程Ｓ１は、第１の実施形態に係る半導体装置の製造方法と同様である。
第２の実施形態に係る半導体装置の製造方法におけるバックエンド工程Ｓ２は、導電膜形成工程Ｓ２１と、配線工程Ｓ２２とを有している。配線工程Ｓ２２は、第１の実施形態に係る半導体装置の製造方法と同様である。
導電膜形成工程Ｓ２１は、第１の絶縁膜形成工程Ｓ２１１と、第２の絶縁膜形成工程Ｓ２１３と、導電膜・誘電体膜パターンニング工程Ｓ２１４とを有している。第１の絶縁膜形成工程Ｓ２１１及び第２の絶縁膜形成工程Ｓ２１３については、第１の実施形態に係る半導体装置の製造方法と同様である。しかし、第２の実施形態に係る半導体装置の製造方法は、導電膜・誘電体膜パターンニング工程Ｓ２１４を有している点において、第１の実施形態に係る半導体装置の製造方法と異なっている。
導電膜・誘電体膜パターンニング工程Ｓ２１４は、第１の絶縁膜形成工程Ｓ２１１が行われた後であって、第２の絶縁膜形成工程Ｓ２１３が行われる前に行われる。図１７に示すように、導電膜・誘電体膜パターンニング工程Ｓ２１４においては、下部層間絶縁膜ＩＬＤ１ａ上に、第２の導電膜ＳＣＬが形成され、第２の導電膜ＳＣＬ上に誘電体膜ＤＬが形成され、誘電体膜ＤＬ上に第１の導電膜ＦＣＬが形成される。導電膜・誘電体膜パターンニング工程Ｓ２１４は、例えばＣＶＤを用いて多結晶のＳｉ、ＳｉＮ、多結晶のＳｉが順次成膜されるとともに、多結晶のＳｉ、ＳｉＮを順次フォトリソグラフィー及びエッチングを用いてパターンニングすることにより行われる。
なお、第１の導電膜ＦＣＬ、第２の導電膜ＳＣＬ及び誘電体膜ＤＬは、外周領域ＰＥＲには形成されないため、導電膜・誘電体膜パターンニング工程Ｓ２１４において外周領域ＰＥＲの構造に変化は生じない。そのため、導電膜・誘電体膜パターンニング工程Ｓ２１４における第２の実施形態に係る半導体装置の外周領域ＰＥＲでの断面の図示は省略している。
以下に、第２の実施形態に係る半導体装置の効果について説明する。
第２の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬは、配線ＷＬ１のみならず、第２の導電膜ＳＣＬと絶縁しながら対向している。また、配線ＷＬ１及び第２の導電体膜は、ソース領域ＳＲに電気的に接続されている。そのため、第２の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬと配線ＷＬ１との間のみならず、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間にも、ソース−ドレイン間の追加容量Ｃ１が形成される。
したがって、第２の実施形態に係る半導体装置によると、追加容量Ｃ１をより大きくすることができるため、ノイズの影響をより低減することが可能となる。
第２の実施形態に係る半導体装置において誘電体膜ＤＬの誘電率が層間絶縁膜ＩＬＤ１よりも大きい場合、追加容量Ｃ１をより大きくすることができる。そのため、第２の実施形態に係る半導体装置において誘電体膜ＤＬの誘電率が層間絶縁膜ＩＬＤ１よりも大きい場合、ノイズの影響をより低減することが可能になる。
（第３の実施形態）
以下に、第３の実施形態に係る半導体装置の構成について説明する。なお、ここでは、第２の実施形態と異なる点について主に説明する。図１８（Ａ）は、第３の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図１８（Ｂ）は、第３の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図１８（Ａ）及び図１８（Ｂ）に示すように、第３の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。第２の実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲとを有していてもよい。
半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとを有している。半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
第３の実施形態に係る半導体装置は、素子領域ＥＲにおいて、ゲート電極ＧＥと、配線ＷＬ１と、配線ＷＬ３と、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、ビアプラグＶＰと、第１の導電膜ＦＣＬと、第２の導電膜ＳＣＬとを有している。
また、第３の実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、層間絶縁膜ＩＬＤ３と、コンタクトプラグＣＰ２と、配線ＷＬ２とを有している。すなわち、第３の実施形態に係る半導体装置は、これらの点について、第２の実施形態に係る半導体装置と同様である。
図１８（Ａ）に示すように、第３の実施形態に係る半導体装置の第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとは、同一材料で形成されている。また、第３の実施形態に係る半導体装置の第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとは、同一の層内に形成されている。換言すれば、第３の実施形態に係る半導体装置の第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとは、同一平面上に形成されている。この点において、第３の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と異なっている。
第２の導電膜ＳＣＬは、下部層間絶縁膜ＩＬＤ１ａ上に形成されている。第１の導電膜ＦＣＬは、下部層間絶縁膜ＩＬＤ１ａ上に形成されている。これにより、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬは、同一層内（すなわち、同一平面上）に形成されることになる。
第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬと隣り合うように形成されている。換言すれば、第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬの間に形成されている。これにより、第１の導電膜ＦＣＬは、第２の導電膜ＳＣＬと絶縁しながら対向することになる。
第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬに用いられる材料は、同一である。第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬには、共に不純物がドープされた多結晶のＳｉが用いられる。第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬには、共にＡｌ、Ａｌ合金等の金属材料が用いられてもよい。
第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続されている。より具体的には、図１９に示すように、第２の導電膜ＳＣＬは、コンタクトプラグＣＰ１に接続している。配線ＷＬ１は、上記のとおり、ソース領域ＳＲと電気的に接続している。その結果、第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続されることになる。そのため、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間に形成された容量は、ソース−ドレイン間容量となる。
図１８（Ａ）に示すように、コンタクトプラグＣＰ１は、下部コンタクトプラグＣＰ１ａと、上部コンタクトプラグＣＰ１ｂとを有している。下部コンタクトプラグＣＰ１ａは、下部層間絶縁膜ＩＬＤ１ａ中に形成されている。下部コンタクトプラグＣＰ１ａは、ソース領域ＳＲ及びベースコンタクト領域ＢＣＲに接続されている。上部コンタクトプラグＣＰ１ｂは、上部層間絶縁膜ＩＬＤ１ｂ中に形成されている。上部コンタクトプラグＣＰ１ｂは、配線ＷＬ１に接続されている。
なお、コンタクトホールＣＨ１は、下部コンタクトホールＣＨ１ａと上部コンタクトホールＣＨ１ｂとを有している。下部コンタクトホールＣＨ１ａは、下部層間絶縁膜ＩＬＤ１ａ中に形成されている。下部コンタクトホールＣＨ１ａ中には、下部コンタクトプラグＣＰ１ａが形成されている。上部コンタクトホールＣＨ１ｂは、上部層間絶縁膜ＩＬＤ１ｂ中に形成されている。上部コンタクトホールＣＨ１ｂ中には、上部コンタクトプラグＣＰ１ｂが形成されている。
下部コンタクトプラグＣＰ１ａ及び上部コンタクトプラグＣＰ１ｂは、同一の材料であってもよい。下部コンタクトプラグＣＰ１ａ及び上部コンタクトプラグＣＰ１ｂは、異なる材料であってもよい。第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬに不純物がドープされた多結晶のＳｉが用いられる場合、下部コンタクトプラグＣＰ１ａには例えば不純物がドープされた多結晶のＳｉが用いられ、上部コンタクトプラグＣＰ１ｂには例えばＷが用いられる。第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬにＡｌが用いられる場合、下部コンタクトプラグＣＰ１ａ及び上部コンタクトプラグＣＰ１ｂには、例えば、共にＷが用いられる。
図１８（Ｂ）に示すように、コンタクトプラグＣＰ２は、下部コンタクトプラグＣＰ２ａと、上部コンタクトプラグＣＰ２ｂと、中間コンタクトプラグＣＰ２ｃとを有している。下部コンタクトプラグＣＰ２ａは、下部層間絶縁膜ＩＬＤ３ａ中に形成されている。下部コンタクトプラグＣＰ２ａは、ｎ型不純物領域ＮＲ及びベースコンタクト領域ＢＣＲに接続されている。上部コンタクトプラグＣＰ２ｂは、上部層間絶縁膜ＩＬＤ３ｂ中に形成されている。上部コンタクトプラグＣＰ２ｂは、配線ＷＬ２に接続されている。中間コンタクトプラグＣＰ２ｃは、下部層間絶縁膜ＩＬＤ３ａ上に形成されている。中間コンタクトプラグＣＰ２ｃは、下部コンタクトプラグＣＰ２ａと上部コンタクトプラグＣＰ２ｂの間に位置している。
なお、コンタクトホールＣＨ２は、下部コンタクトホールＣＨ２ａと上部コンタクトホールＣＨ２ｂとを有している。下部コンタクトホールＣＨ２ａは、下部層間絶縁膜ＩＬＤ３ａ中に形成されている。下部コンタクトホールＣＨ２ａ中には、下部コンタクトプラグＣＰ２ａが形成されている。上部コンタクトホールＣＨ２ｂは、上部層間絶縁膜ＩＬＤ３ｂ中に形成されている。上部コンタクトホールＣＨ２ｂ中には、上部コンタクトプラグＣＰ２ｂが形成されている。
中間コンタクトプラグＣＰ２ｃに用いられる材料は、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬに用いられる材料と同一である。
第２の導電膜ＳＣＬは、下部コンタクトプラグＣＰ１ａと上部コンタクトプラグＣＰ１ｂとの間に形成されていてもよい。これにより、第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続されることになる。
以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
第３の実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。第３の実施形態に係る半導体装置の製造方法におけるフロントエンド工程Ｓ１は、第１の実施形態に係る半導体装置の製造方法及び第２の実施形態に係る半導体装置の製造方法と同様である。
第３の実施形態に係る半導体装置の製造方法におけるバックエンド工程Ｓ２は、導電膜形成工程Ｓ２１と、配線工程Ｓ２２とを有している。
導電膜形成工程Ｓ２１は、第１の絶縁膜形成工程Ｓ２１１と、第２の絶縁膜形成工程Ｓ２１３と、下部コンタクトプラグ形成工程Ｓ２１６と、導電膜同時形成工程Ｓ２１７とを有している。
第１の絶縁膜形成工程Ｓ２１１及び第２の絶縁膜形成工程Ｓ２１３については、第２の実施形態に係る製造方法と同様である。しかし、第３の実施形態に係る半導体装置の製造方法は、下部コンタクトプラグ形成工程Ｓ２１６を含んでいる点、及び導電膜同時形成工程Ｓ２１７を有している点において、第２の実施形態に係る半導体装置の製造方法と異なっている。
下部コンタクトプラグ形成工程Ｓ２１６は、第１の絶縁膜形成工程Ｓ２１１の後、導電膜同時形成工程Ｓ２１７の前に行われる。図２０（Ａ）は、下部コンタクトプラグ形成工程Ｓ２１６における第２の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２０（Ａ）に示すように、下部コンタクトプラグ形成工程Ｓ２１６においては、下部コンタクトホールＣＨ１ａ及び下部コンタクトプラグＣＰ１ａが形成される。下部コンタクトプラグ形成工程Ｓ２１６においては、まず、下部層間絶縁膜ＩＬＤ１ａ中のソース領域ＳＲに対応する位置に、下部コンタクトホールＣＨ１ａが形成される。下部コンタクトホールＣＨ１ａの形成は、例えばＲＩＥ等の異方性エッチングを用いて行われる。
次に、下部コンタクトプラグＣＰ１ａの形成が行われる。下部コンタクトプラグＣＰ１ａは、下部コンタクトホールＣＨ１ａ中に形成される。下部コンタクトプラグＣＰ１ａの形成は、例えば不純物をドープした多結晶のＳｉ、Ｗ等をＣＶＤを用いて成膜するとともに、下部コンタクトホールＣＨ１ａからはみ出した部分をＣＭＰを用いて除去することにより行われる。
図２０（Ｂ）は、下部コンタクトプラグ形成工程Ｓ２１６における第３の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。図２０（Ｂ）に示すように、下部コンタクトプラグ形成工程Ｓ２１６においては、下部コンタクトホールＣＨ２ａ及び下部コンタクトプラグＣＰ２ａが形成される。
下部コンタクトプラグ形成工程Ｓ２１６においては、まず、下部層間絶縁膜ＩＬＤ３ａ中のｎ型不純物領域ＮＲに対応する位置において、下部コンタクトホールＣＨ２ａが形成される。下部コンタクトホールＣＨ２ａの形成は、例えばＲＩＥ等の異方性エッチングを用いて行われる。
次に、下部コンタクトプラグＣＰ２ａの形成が行われる。下部コンタクトプラグＣＰ２ａは、下部コンタクトホールＣＨ２ａ中に形成される。下部コンタクトプラグＣＰ２ａの形成は、例えば不純物をドープした多結晶のＳｉ、Ｗ等をＣＶＤを用いて成膜するとともに、下部コンタクトホールＣＨ２ａからはみ出した部分をＣＭＰを用いて除去することにより行われる。
導電膜同時形成工程Ｓ２１７は、下部コンタクトプラグ形成工程Ｓ２１６の後であって、第２の絶縁膜形成工程Ｓ２１３の前に行われる。
図２１（Ａ）に示すように、導電膜同時形成工程Ｓ２１７においては、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬが、下部層間絶縁膜ＩＬＤ１ａ上に形成される。また、図２１（Ｂ）に示すように、導電膜同時形成工程Ｓ２１７においては、中間コンタクトプラグＣＰ２ｃが、下部層間絶縁膜ＩＬＤ３ａ上に形成される。導電膜同時形成工程Ｓ２１７においては、まず、下部層間絶縁膜ＩＬＤ１ａ上に、不純物がドープされた多結晶のシリコン、Ａｌ等が成膜される。この成膜は、例えばスパッタリングを用いて行われる。
続いて、成膜された不純物がドープされた多結晶のシリコン、Ａｌ等のパターンニングが行われる。このパターンニングは、例えば、フォトリソグラフィ及びエッチングを用いて行われる。このパターンニングは、第２の導電膜ＳＣＬが下部コンタクトプラグＣＰ１ａ上に位置し、中間コンタクトプラグＣＰ２ｃが下部コンタクトプラグＣＰ２ａ上に位置し、かつ第１の導電膜ＦＣＬが第２の導電膜ＳＣＬの間に位置するように行われる。これにより、第１の導電膜ＦＣＬ、第２の導電膜ＳＣＬ及び中間コンタクトプラグＣＰ２ｃが同一層内に、同時に形成される。
配線工程Ｓ２２は、上部コンタクトプラグ形成工程Ｓ２２４と、配線パターンニング工程Ｓ２２３とを有している。
上部コンタクトプラグ形成工程Ｓ２２４は、第２の絶縁膜形成工程Ｓ２１３の後、配線パターンニング工程Ｓ２２３の前に行われる。図２２（Ａ）は、上部コンタクトプラグ形成工程Ｓ２２４における第３の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２２（Ａ）に示すように、上部コンタクトプラグ形成工程Ｓ２２４においては、上部コンタクトホールＣＨ１ｂ及び上部コンタクトプラグＣＰ１ｂが形成される。また、上部コンタクトプラグ形成工程Ｓ２２４においては、ビアホールＶＨ及びビアプラグＶＰが形成される。
上部コンタクトプラグ形成工程Ｓ２２４においては、まず、上部層間絶縁膜ＩＬＤ１ｂ中に、上部コンタクトホールＣＨ１ｂ及びビアホールＶＨが形成される。上部コンタクトホールＣＨ１ｂ及びビアホールＶＨの形成は、例えばＲＩＥ等の異方性エッチングを用いて行われる。
次に、上部コンタクトプラグＣＰ１ｂの形成が行われる。上部コンタクトプラグＣＰ１ｂは、上部コンタクトホールＣＨ１ｂ中に形成される。上部コンタクトプラグＣＰ１ｂの形成は、例えば不純物をドープした多結晶のＳｉ、Ｗ等をＣＶＤを用いて成膜するとともに、上部コンタクトホールＣＨ１ｂからはみ出した部分をＣＭＰを用いて除去することにより行われる。
図２２（Ｂ）は、上部コンタクトプラグ形成工程Ｓ２２４における第３の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。図２２（Ｂ）に示すように、上部コンタクトプラグ形成工程Ｓ２２４においては、上部コンタクトホールＣＨ２ｂ及び上部コンタクトプラグＣＰ２ｂが形成される。
上部コンタクトプラグ形成工程Ｓ２２４においては、まず、上部層間絶縁膜ＩＬＤ３ｂ中の下部コンタクトプラグＣＰ２ａに対応する位置において、上部コンタクトホールＣＨ２ｂが形成される。上部コンタクトホールＣＨ２ｂの形成は、例えばＲＩＥ等の異方性エッチングを用いて行われる。
次に、上部コンタクトプラグＣＰ２ｂの形成が行われる。上部コンタクトプラグＣＰ２ｂは、上部コンタクトホールＣＨ２ｂ中に形成される。上部コンタクトプラグＣＰ２ｂの形成は、例えば不純物をドープした多結晶のＳｉ、Ｗ等をＣＶＤを用いて成膜するとともに、上部コンタクトホールＣＨ２ｂからはみ出した部分をＣＭＰを用いて除去することにより行われる。
以下に、第３の実施形態に係る半導体装置の効果について説明する。
第３の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬは、配線ＷＬ１のみならず、第２の導電膜ＳＣＬと絶縁しながら対向している。また、配線ＷＬ１及び第２の導電体膜は、ソース領域ＳＲに電気的に接続されている。そのため、第３の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬと配線ＷＬ１との間のみならず、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間にも、ソース−ドレイン間の追加容量Ｃ１が形成される。
したがって、第２の実施形態に係る半導体装置によると、追加容量Ｃ１をより大きくすることができるため、ノイズの影響をより低減することが可能となる。
第３の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとが、同一層内において、同一材料で形成されている。そのため、第１の導電膜と第２の導電膜ＳＣＬとを同一のプロセスで形成することができる。その結果、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬの間隔を精度よく形成することができる。すなわち、第３の実施形態に係る半導体装置によると、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間の追加容量Ｃ１の容量値を精度よく製造することができる。
第３の実施形態に係る半導体装置において、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬがＡｌ、Ａｌ合金金属材料を用いて形成されている場合、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬの抵抗値を下げることが可能になる。その結果、第３の実施形態に係る半導体装置によると、半導体装置の寄生抵抗を減らすことが可能になる。
（第４の実施形態）
以下に、第４の実施形態に係る半導体装置の構成について説明する。なお、ここでは、第１の実施形態と異なる点について主に説明する。図２３（Ａ）は、第４の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２３（Ｂ）は、第４の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
第４の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。第４の実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲとを有していてもよい。
半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとを有している。半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
第４の実施形態に係る半導体装置は、素子領域ＥＲにおいて、ゲート電極ＧＥと、配線ＷＬ１と、配線ＷＬ３と、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、ビアプラグＶＰと、第１の導電膜ＦＣＬとを有している。第４の実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、層間絶縁膜ＩＬＤ３と、コンタクトプラグＣＰ２と、配線ＷＬ２とを有している。すなわち、これらの点について、第４の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様である。
図２３（Ａ）に示すように、第４の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬは、コンタクトプラグＣＰ１と同一の材料で形成されている。この点において、第４の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と異なっている。
第４の実施形態に係る半導体装置の層間絶縁膜ＩＬＤ１は、下部層間絶縁膜ＩＬＤ１ａと、上部層間絶縁膜ＩＬＤ１ｂと、中間層間絶縁膜ＩＬＤ１ｃとを有している。下部層間絶縁膜ＩＬＤ１ａには、例えばＨＴＯが用いられる。上部層間絶縁膜ＩＬＤ１ｂには、例えばｐ−ＳｉＯ（プラズマＣＶＤにより形成された酸化珪素）膜が用いられる。
下部層間絶縁膜ＩＬＤ１ａは、半導体基板ＳＵＢの主表面ＭＳ上に形成されている。中間層間絶縁膜ＩＬＤ１ｃは、下部層間絶縁膜ＩＬＤ１ａ上に形成されている。上部層間絶縁膜ＩＬＤ１ｂは、中間層間絶縁膜ＩＬＤ１ｃ上に形成されている。
第４の実施形態に係る半導体装置の層間絶縁膜ＩＬＤ３は、下部層間絶縁膜ＩＬＤ３ａと、上部層間絶縁膜ＩＬＤ３ｂと、中間層間絶縁膜ＩＬＤ３ｃとを有している。下部層間絶縁膜ＩＬＤ３ａには、例えばＨＴＯが用いられる。上部層間絶縁膜ＩＬＤ３ｂには、例えばｐ−ＳｉＯ膜が用いられる。
下部層間絶縁膜ＩＬＤ３ａは、半導体基板ＳＵＢの主表面ＭＳ上に形成されている。中間層間絶縁膜ＩＬＤ３ｃは、下部層間絶縁膜ＩＬＤ３ａ上に形成されている。上部層間絶縁膜ＩＬＤ３ｂは、中間層間絶縁膜ＩＬＤ３ｃ上に形成されている。
第４の実施形態に係る半導体装置は、エッチストップ膜ＥＳを有している。エッチストップ膜ＥＳは、下部層間絶縁膜ＩＬＤ１ａ上に形成されている。エッチストップ膜ＥＳには、上部層間絶縁膜ＩＬＤ１ｂとはエッチングレートが異なる材料が用いられる。上部層間絶縁膜ＩＬＤ１ｂに用いられる材料がＨＴＯ、ＢＰＳＧである場合、エッチストップ膜ＥＳには例えばＳｉＮが用いられる。
コンタクトプラグＣＰ１は、下部コンタクトプラグＣＰ１ａと、上部コンタクトプラグＣＰ１ｂとを有している。下部コンタクトプラグＣＰ１ａは、下部層間絶縁膜ＩＬＤ１ａ及び中間層間絶縁膜ＩＬＤ１ｃに形成された下部コンタクトホールＣＨ１ａ中に形成されている。上部コンタクトプラグＣＰ１ｂは、上部層間絶縁膜ＩＬＤ１ｂ中に形成された上部コンタクトホールＣＨ１ｂ中に形成されている。
コンタクトプラグＣＰ２は、下部コンタクトプラグＣＰ２ａと、上部コンタクトプラグＣＰ２ｂとを有している。下部コンタクトプラグＣＰ２ａは、下部層間絶縁膜ＩＬＤ３ａ及び中間層間絶縁膜ＩＬＤ３ｃに形成された下部コンタクトホールＣＨ２ａ中に形成されている。上部コンタクトプラグＣＰ２ｂは、上部層間絶縁膜ＩＬＤ３ｂ中に形成された上部コンタクトホールＣＨ２ｂ中に形成されている。
第１の導電膜ＦＣＬは、中間層間絶縁膜ＩＬＤ１ｃ中に形成されている。第１の導電膜ＦＣＬは、下部コンタクトプラグＣＰ１ａと同一材料によって形成されている。例えば、下部コンタクトプラグＣＰ１ａがＷである場合、第１の導電膜ＦＣＬはＷである。
図２４に示すように、第１の導電膜ＦＣＬは、ビアプラグＶＰを介して、配線ＷＬ２に接続されている。
以下に、第４の実施形態に係る半導体装置の製造方法について説明する。
第４の実施形態に係る半導体装置の製造方法は、第４の実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。第４の実施形態に係る半導体装置の製造方法におけるフロントエンド工程Ｓ１は、第１の実施形態に係る半導体装置の製造方法と同様である。
バックエンド工程Ｓ２は、導電膜形成工程Ｓ２１と、配線工程Ｓ２２とを有している。導電膜形成工程Ｓ２１は、第１の絶縁膜形成工程Ｓ２１１と、第２の絶縁膜形成工程Ｓ２１３と、エッチストップ膜形成工程Ｓ２１８と、導電膜・コンタクトプラグ同時形成工程Ｓ２１９と、第３の絶縁膜形成工程Ｓ２２０とを有している。第１の絶縁膜形成工程Ｓ２１１は、第１の実施形態に係る半導体装置の製造方法と同様である。
エッチストップ膜形成工程Ｓ２１８は、第１の絶縁膜形成工程Ｓ２１１の後であって、第２の絶縁膜形成工程Ｓ２１３の前に行われる。導電膜・コンタクトプラグ同時形成工程Ｓ２１９は、第２の絶縁膜形成工程Ｓ２１３の後であって、第３の絶縁膜形成工程Ｓ２２０の前に行われる。第３の絶縁膜形成工程Ｓ２２０は、導電膜・コンタクトプラグ同時形成工程Ｓ２１９の後であって、配線工程Ｓ２２の前に行われる。
図２５に示すように、エッチストップ膜形成工程Ｓ２１８においては、エッチストップ膜ＥＳが形成される。エッチストップ膜ＥＳは、下部層間絶縁膜ＩＬＤ１ａ上の第１の導電膜ＦＣＬを形成する箇所に対応する位置に形成される。エッチストップ膜形成工程Ｓ２１８は、例えばＳｉＮ等をＣＶＤにより下部層間絶縁膜ＩＬＤ１ａ上に成膜し、成膜したＳｉＮ等をフォトリソグラフィー及びエッチングを用いてパターンニングすることにより行われる。
なお、エッチストップ膜ＥＳは外周領域ＰＥＲには形成されないため、エッチストップ膜形成工程Ｓ２１８において外周領域ＰＥＲの構造に変化は生じない。そのため、エッチストップ膜形成工程Ｓ２１８における第４の実施形態に係る半導体装置の外周領域ＰＥＲでの断面の図示は省略している。
図２６（Ａ）は、第２の絶縁膜形成工程Ｓ２１３における第４の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２６（Ｂ）は、第２の絶縁膜形成工程Ｓ２１３における第４の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図２６（Ａ）に示すように、第２の絶縁膜形成工程Ｓ２１３では、下部層間絶縁膜ＩＬＤ１ａ上に、中間層間絶縁膜ＩＬＤ１ｃが形成される。さらに、図２６（Ｂ）に示すように、第２の絶縁膜形成工程Ｓ２１３では、下部層間絶縁膜ＩＬＤ３ａ上に、中間層間絶縁膜ＩＬＤ３ｃが形成される。
第２の絶縁膜形成工程Ｓ２１３は、例えばＣＶＤを用いてＨＴＯ、ＢＰＳＧを成膜するとともに、ＣＭＰ（Chemical Mechanical Polishing）を用いて表面を平坦化することにより行われる。
図２７（Ａ）は、導電膜・コンタクトプラグ同時形成工程Ｓ２１９における第４の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２７（Ｂ）は、導電膜・コンタクトプラグ同時形成工程Ｓ２１９における第４の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図２７（Ａ）に示すように、導電膜・コンタクトプラグ同時形成工程Ｓ２１９では、下部層間絶縁膜ＩＬＤ１ａ及び中間層間絶縁膜ＩＬＤ１ｃ中に、下部コンタクトホールＣＨ１ａが形成される。中間層間絶縁膜ＩＬＤ１ｃ中に、溝ＴＲ２が形成される。下部コンタクトホールＣＨ１ａ中に、下部コンタクトプラグＣＰ１ａが形成される。溝ＴＲ２中に、第１の導電膜ＦＣＬが形成される。
図２７（Ｂ）に示すように、導電膜・コンタクトプラグ同時形成工程Ｓ２１９では、下部層間絶縁膜ＩＬＤ３ａ及び中間層間絶縁膜ＩＬＤ３ｃに下部コンタクトホールＣＨ２ａが形成される。下部コンタクトホールＣＨ２ａ中には、下部コンタクトプラグＣＰ２ａが形成される。
下部コンタクトホールＣＨ１ａ、下部コンタクトホールＣＨ２ａ及び溝ＴＲ２の形成は、ＲＩＥ等の異方性エッチングを用いて行われる。上記のとおり、下部層間絶縁膜ＩＬＤ１ａ上の第１の導電膜ＦＣＬを形成する箇所に対応する位置にエッチストップ膜ＥＳが形成されている。そのため、異方性エッチングはエッチストップ膜ＥＳ上で停止する。その結果、溝ＴＲ２は下部層間絶縁膜ＩＬＤ１ａ中には形成されない。
下部コンタクトプラグＣＰ１ａ、下部コンタクトプラグＣＰ２ａ及び第１の導電膜ＦＣＬは、例えばＣＶＤを用いてＷを成膜するとともに、下部コンタクトホールＣＨ１ａ、下部コンタクトホールＣＨ２ａ及び溝ＴＲ２からはみ出たＷをＣＭＰにより除去することにより行われる。これにより、下部コンタクトプラグＣＰ１ａ、下部コンタクトプラグＣＰ２ａ及び第１の導電膜ＦＣＬが同時形成される。
図２８（Ａ）は、第３の絶縁膜形成工程Ｓ２２０における第４の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２８（Ｂ）は、第３の絶縁膜形成工程Ｓ２２０における第４の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図２８（Ａ）に示すように、第３の絶縁膜形成工程Ｓ２２０では、中間層間絶縁膜ＩＬＤ１ｃ上に、上部層間絶縁膜ＩＬＤ１ｂが形成される。さらに、図２８（Ｂ）に示すように、第３の絶縁膜形成工程Ｓ２２０では、中間層間絶縁膜ＩＬＤ３ｃ上に、上部層間絶縁膜ＩＬＤ３ｂが形成される。第３の絶縁膜形成工程Ｓ２２０は、例えばプラズマＣＶＤを用いて行われる。
配線工程Ｓ２２は、上部コンタクトプラグ形成工程Ｓ２２４と、配線パターンニング工程Ｓ２２３とを有している。すなわち、配線工程Ｓ２２は、第３の実施形態に係る半導体装置の製造方法と同様である。
以下に、第４の実施形態に係る半導体装置の効果について説明する。
第１の導電膜ＦＣＬと配線ＷＬ１との間にソース−ドレイン間容量が形成される。そのため、第４の実施形態に係る半導体装置によると、ノイズの影響を低減することが可能となる。
また、第４の実施形態に係る半導体装置によると、第１の導電膜ＦＣＬとコンタクトプラグＣＰ１を同時に形成することが可能となる。そのため、コンタクトプラグＣＰ１形成時の位置ズレ、第１の導電膜ＦＣＬ形成時の残渣によるコンタクトプラグＣＰ１と第１の導電膜ＦＣＬが短絡してしまうことを抑制することができる。
（第５の実施形態）
以下に、第５の実施形態に係る半導体装置の構成について説明する。なお、ここでは、第４の実施形態と異なる点について主に説明する。図２９（Ａ）は、第５の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図２９（Ｂ）は、第５の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
第５の実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。第５の実施形態に係る半導体装置は、素子領域ＥＲと、外周領域ＰＥＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ベース領域ＢＲと、ソース領域ＳＲとを有している。半導体基板ＳＵＢは、素子領域ＥＲにおいて、ベースコンタクト領域ＢＣＲとを有していてもよい。
半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、基板領域ＳＵＢＲと、ドリフト領域ＤＲと、ｎ型不純物領域ＮＲとを有している。半導体基板ＳＵＢは、外周領域ＰＥＲにおいて、ベースコンタクト領域ＢＣＲを有していてもよい。
第５の実施形態に係る半導体装置は、素子領域ＥＲにおいて、ゲート電極ＧＥと、配線ＷＬ１と、配線ＷＬ３と、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、ビアプラグＶＰと、第１の導電膜ＦＣＬとを有している。第５の実施形態に係る半導体装置は、外周領域ＰＥＲにおいて、層間絶縁膜ＩＬＤ３と、コンタクトプラグＣＰ２と、配線ＷＬ２とを有している。すなわち、これらの点について、第５の実施形態に係る半導体装置は、第４の実施形態に係る半導体装置と同様である。
しかしながら、図２９（Ａ）に示すように、第５の実施形態に係る半導体装置は、第２の導電膜ＳＣＬを有している点において、第４の実施形態に係る半導体装置と異なっている。
第２の導電膜ＳＣＬは、中間層間絶縁膜ＩＬＤ１ｃ中に形成されている。すなわち、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとは、同一層内において形成されている。また、第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬの間に配置されている。これにより、第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬと絶縁しながら対向している。
コンタクトプラグＣＰ１は、下部コンタクトプラグＣＰ１ａと、上部コンタクトプラグＣＰ１ｂとを有している。下部コンタクトプラグＣＰ１ａは、下部層間絶縁膜ＩＬＤ１ａ中に形成されている。上部コンタクトプラグＣＰ１ｂは、上部層間絶縁膜ＩＬＤ１ｂ中に形成されている。第２の導電膜ＳＣＬは、下部コンタクトプラグＣＰ１ａと上部コンタクトプラグＣＰ１ｂとの間に形成されている。したがって、第２の導電膜ＳＣＬは、ソース領域ＳＲと電気的に接続している。第２の導電膜ＳＣＬは、第１の導電膜ＦＣＬと同一材料により形成されている。また、第１の導電膜ＦＣＬ及び第２の導電膜ＳＣＬは、コンタクトプラグＣＰ１と同一材料により形成されている。
以下に、第５の実施形態に係る半導体装置の製造方法について説明する。
第５の実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有する。第５の実施形態に係る半導体装置の製造方法におけるフロントエンド工程Ｓ１は、第１の実施形態に係る半導体装置の製造方法と同様である。
バックエンド工程Ｓ２は、導電膜形成工程Ｓ２１と、配線工程Ｓ２２とを有している。導電膜形成工程Ｓ２１は、第１の絶縁膜形成工程Ｓ２１１と、下部コンタクトプラグ形成工程Ｓ２１６と、導電膜同時形成工程Ｓ２１７と、第２の絶縁膜形成工程Ｓ２１３と、第３の絶縁膜形成工程Ｓ２２０とを有している。第１の絶縁膜形成工程Ｓ２１１は、第１の実施形態に係る半導体装置の製造方法と同様である。下部コンタクトプラグ形成工程Ｓ２１６は、第３の実施形態に係る半導体装置の製造方法と同様である。第３の絶縁膜形成工程Ｓ２２０は、第４の実施形態に係る半導体装置の製造方法と同様である。
第５の実施形態に係る半導体装置の製造方法における導電膜同時形成工程Ｓ２１７は、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬが同時に、同一平面内において、同一材料で行われる点においては、第３の実施形態に係る半導体装置の製造方法と同様であるが、その他の点において第３の実施形態に係る半導体装置の製造方法と異なっている。
第５の実施形態に係る半導体装置の製造方法における導電膜同時形成工程Ｓ２１７は、第２の絶縁膜形成工程Ｓ２１３が行われた後であって、第３の絶縁膜形成工程Ｓ２２０の前に行われる。
図３０（Ａ）は、導電膜同時形成工程Ｓ２１７における第５の実施形態に係る半導体装置の素子領域ＥＲでの断面図である。図３０（Ｂ）は、導電膜同時形成工程Ｓ２１７における第５の実施形態に係る半導体装置の外周領域ＰＥＲでの断面図である。
図３０（Ａ）に示すように、導電膜同時形成工程Ｓ２１７では、中間層間絶縁膜ＩＬＤ１ｃ中に、溝ＴＲ３及び溝ＴＲ４が形成される。溝ＴＲ４は、下部コンタクトプラグＣＰ１ａ上に位置するように形成される。溝ＴＲ３は、溝ＴＲ４の間に形成される。また、溝ＴＲ３中に、第１の導電膜ＦＣＬが形成され、溝ＴＲ４中に、第２の導電膜ＳＣＬが形成される。
図３０（Ｂ）に示すように、導電膜同時形成工程Ｓ２１７では、中間層間絶縁膜ＩＬＤ３ｃ中に、中間コンタクトホールＣＨ２ｃが形成される。中間コンタクトホールＣＨ２ｃ中に、中間コンタクトプラグＣＰ２ｃが形成される。
溝ＴＲ３、溝ＴＲ４及び中間コンタクトホールＣＨ２ｃの形成は、ＲＩＥ等の異方性エッチングを用いて行われる。第１の導電膜ＦＣＬ、第２の導電膜ＳＣＬ及び中間コンタクトプラグＣＰ２ｃは、例えばＣＶＤを用いてＷを成膜するとともに、溝ＴＲ３、溝ＴＲ４、及び中間コンタクトホールＣＨ２ｃからはみ出たＷをＣＭＰにより除去することにより行われる。これにより、第１の導電膜ＦＣＬ、第２の導電膜ＳＣＬ及び中間コンタクトプラグＣＰ２ｃが同時形成される。
以下に、第５の実施形態に係る半導体装置の効果について説明する。
第５の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬと配線ＷＬ１との間のみならず、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間にも、ソース−ドレイン間容量が形成される。そのため、第５の実施形態に係る半導体装置によると、ノイズの影響をさらに低減することが可能となる。
第５の実施形態に係る半導体装置においては、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとが、同一層内において、同一材料で形成されている。その結果、第１の導電膜と第２の導電膜ＳＣＬとを同一のプロセスで形成できるため、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬの間隔を精度よく形成することができる。すなわち、第５の実施形態に係る半導体装置によると、第１の導電膜ＦＣＬと第２の導電膜ＳＣＬとの間の追加容量Ｃ１の容量値を精度よく製造することができる。さらに、第１の導電膜ＦＣＬ形成時の残渣によるコンタクトプラグＣＰ１と第１の導電膜ＦＣＬが短絡してしまうことを抑制することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
ＢＣＲ ベースコンタクト領域、ＢＲ ベース領域、ＢＳ 裏面、Ｃ１ 追加容量、Ｃ２ 接合容量、ＣＨ１，ＣＨ２，ＣＨ３ コンタクトホール、ＣＨ１ａ，ＣＨ２ａ 下部コンタクトホール、ＣＨ１ｂ，ＣＨ２ｂ 上部コンタクトホール、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４ コンタクトプラグ、ＣＰ１ａ，ＣＰ２ａ 下部コンタクトプラグ、ＣＰ１ｂ，ＣＰ２ｂ 上部コンタクトプラグ、ＣＲ カラム領域、ＤＬ 誘電体膜、ＤＲ ドリフト領域、ＥＲ 素子領域、ＥＳ エッチストップ膜、ＦＣＬ 第１の導電膜、ＧＥ ゲート電極、ＧＯ ゲート絶縁膜、ＩＬＤ１ｂ，ＩＬＤ３ｂ 上部層間絶縁膜、ＩＬＤ１ｃ，ＩＬＤ３ｃ 中間層間絶縁膜、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３ 層間絶縁膜、ＩＬＤ１ａ，ＩＬＤ３ａ 下部層間絶縁膜、ＭＳ 主表面、ＮＲ ｎ型不純物領域、ＰＥＲ 外周領域、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ２１ 導電膜形成工程、Ｓ２２ 配線工程、Ｓ２１１ 第１の絶縁膜形成工程、Ｓ２１２ 第１導電膜形成工程、Ｓ２１３ 第２の絶縁膜形成工程、Ｓ２１４ 導電膜・誘電体膜形成工程、Ｓ２１６ 下部コンタクトプラグ形成工程、Ｓ２１７ 導電膜同時形成工程、Ｓ２１８ エッチストップ膜形成工程、Ｓ２１９ 導電膜コンタクトプラグ同時形成工程、Ｓ２２０ 第３の絶縁膜形成工程、Ｓ２２１ コンタクトホール形成工程、Ｓ２２２ コンタクトプラグ形成工程、Ｓ２２３ 配線パターンニング工程、Ｓ２２４ 上部コンタクトプラグ形成工程、ＳＣＬ 第２の導電膜、ＳＲ ソース領域、ＳＵＢ 半導体基板、ＳＵＢＲ 基板領域、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ 溝、ＶＣ ビアホール、ＶＰ ビアプラグ。

Claims (16)

  1. 第１面と、前記第１面の反対側の面である第２面とを有する半導体基板と、
    前記半導体基板中の裏面側に配置され、第１の導電型を有するドレイン領域と、
    前記半導体基板中の前記ドレイン領域の前記第１面側に配置され、第１の導電型を有するドリフト領域と、
    前記半導体基板中の前記ドリフト領域の前記第１面側に配置され、第２の導電型を有するベース領域と、
    前記半導体基板の前記第１面に設けられ、前記ドリフト領域との間で前記ベース領域を挟み込んでいる第１の導電型を有するソース領域と、
    前記ドリフト領域と前記ソース領域との間で挟み込まれている前記ベース領域と絶縁しながら対向しているゲート電極と、
    前記第１面上に設けられ、前記ソース領域と電気的に接続している配線と、
    前記第１面上に設けられ、前記ドレイン領域と電気的に接続している第１の導電膜とを備え、
    前記第１の導電膜は、前記第１面上において前記配線と絶縁しながら対向している、半導体装置。
  2. 前記配線と前記第１面との間に設けられた第１の層間絶縁膜をさらに備え、
    前記第１の導電膜は前記第１の層間絶縁膜中に設けられている、請求項１に記載の半導体装置。
  3. 前記配線上に形成された第２の層間絶縁膜をさらに備え、
    前記第１の導電膜は前記第２の層間絶縁膜上に形成されている、請求項１に記載の半導体装置。
  4. 前記第１面上に配置され、前記ソース領域に接続された第２の導電膜をさらに備え、
    前記第２の導電膜は、前記第１の導電膜と絶縁しながら対向している、請求項２に記載の半導体装置。
  5. 前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜をさらに備え、
    前記誘電体膜の誘電率は、前記第１の層間絶縁膜の誘電率よりも高い、請求項４に記載の半導体装置。
  6. 前記第１の導電膜と前記第２の導電膜とは、同一材料で、かつ同一平面上に形成されている、請求項４に記載の半導体装置。
  7. 前記配線と前記ソース領域との間に位置して前記配線と前記ソース領域とを電気的に接続する下部コンタクトプラグと、前記配線の上に位置して前記配線に接続された上部コンタクトプラグとを有するコンタクトプラグをさらに備え、
    前記第２の導電膜は、前記下部コンタクトプラグの高さ位置と前記上部コンタクトプラグの高さ位置との間の高さ位置に配置されている、請求項６に記載の半導体装置。
  8. 前記第１の導電膜と前記第２の導電膜との材料は、アルミニウムおよびアルミニウム合金のいすれかである、請求項６に記載の半導体装置。
  9. 前記配線と前記ソース領域との間に位置して前記配線と前記ソース領域とを電気的に接続する下部コンタクトプラグと、前記配線の上に位置して前記配線に接続された上部コンタクトプラグとを有するコンタクトプラグをさらに備え、
    前記第１の導電膜は、前記下部コンタクトプラグと同一材料で形成されている、請求項１に記載の半導体装置。
  10. 前記第１面上に配置され、前記ソース領域に接続された第２の導電膜をさらに備え、
    前記第２の導電膜は、前記第１の導電膜と絶縁しながら対向し、
    前記第１の導電膜と前記第２の導電膜とは、同一材料で、かつ同一平面上に形成されている、請求項９に記載の半導体装置。
  11. 前記半導体基板中に設けられ、前記ベース領域から前記第２面側に向かって前記ドリフト領域内に延びており、第２の導電型を有するカラム領域をさらに備える、請求項１に記載の半導体装置。
  12. 第１面と、前記第１面の反対側の面である第２面とを有する半導体基板中の前記第２面側に第１の導電型を有するドレイン領域を形成し、前記半導体基板中において前記ドレイン領域の前記第１面側に第１の導電型を有するドリフト領域を形成し、前記半導体基板中において前記ドリフト領域の前記第１面側に第２の導電型を有するベース領域を形成し、前記半導体基板の前記第１面において前記ドリフト領域との間で前記ベース領域を挟み込む第１の導電型を有するソース領域を形成する工程と、
    前記ドリフト領域と前記ソース領域との間で挟み込まれている前記ベース領域と絶縁しながら対向するゲート電極を形成する工程と、
    前記第１面上に、前記ソース領域と電気的に接続している配線を形成する工程と、
    前記第１面上に、前記配線と絶縁しながら対向するように、前記ドレイン領域と電気的に接続している第１の導電膜を形成する工程とを備える、半導体装置の製造方法。
  13. 前記第１の導電膜と絶縁しながら対向する第２の導電膜を形成する工程をさらに備える、請求項１２に記載の半導体装置の製造方法。
  14. 前記配線と前記第１面との間に層間絶縁膜を形成する工程と、
    前記第１の導電膜と前記第２の導電膜の間に、前記層間絶縁膜よりも誘電率が高い誘電体膜を形成する工程とをさらに備える、請求項１３に記載の半導体装置の製造方法。
  15. 前記第１の導電膜と前記第２の導電膜は、同一平面上において同時に形成され、
    前記第１の導電膜と前記第２の導電膜は同一材料である、請求項１３に記載の半導体装置の製造方法。
  16. 前記配線と前記ソース領域とを接続するコンタクトプラグを形成する工程をさらに備え、
    前記コンタクトプラグを形成する工程は、前記ソース領域と接続している下部コンタクトプラグを形成する工程を含み、
    前記下部コンタクトプラグは、前記第１の導電膜と同時に形成され、
    前記下部コンタクトプラグと前記第１の導電膜とは同一材料である、請求項１２に記載の半導体装置の製造方法。
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