KR102400765B1 - 코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법 - Google Patents

코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법 Download PDF

Info

Publication number
KR102400765B1
KR102400765B1 KR1020190076507A KR20190076507A KR102400765B1 KR 102400765 B1 KR102400765 B1 KR 102400765B1 KR 1020190076507 A KR1020190076507 A KR 1020190076507A KR 20190076507 A KR20190076507 A KR 20190076507A KR 102400765 B1 KR102400765 B1 KR 102400765B1
Authority
KR
South Korea
Prior art keywords
layer
barrier layer
disposed
thickness
cobalt
Prior art date
Application number
KR1020190076507A
Other languages
English (en)
Other versions
KR20200001544A (ko
Inventor
정-링 차이
센-난 리
므루날 에이 카더바드
충-웨이 수
첸-하오 우
텅-춘 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200001544A publication Critical patent/KR20200001544A/ko
Application granted granted Critical
Publication of KR102400765B1 publication Critical patent/KR102400765B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

부분적 무장벽 비아들(partial barrier-free vias) 및 이를 형성하기 위한 방법들이 본 명세서에 개시된다. 다층 인터커넥트 피쳐(multilayer interconnect feature)의 예시적인 인터커넥트 구조체는 유전체 층을 포함한다. 코발트-함유 인터커넥트 피쳐 및 부분적 무장벽 비아는 유전체 층 내에 배치된다. 부분적 무장벽 비아는, 코발트-함유 인터커넥트 피쳐 및 유전체 층 상에 배치되고 이들과 물리적으로 접촉하는 제1 비아 플러그 부분, 제1 비아 플러그 부분 위에 배치된 제2 비아 플러그 부분, 및 제2 비아 플러그 부분과 제1 비아 플러그 부분 사이에 배치된 비아 장벽 층을 포함한다. 비아 장벽 층은 또한, 제2 비아 플러그 부분과 유전체 층 사이에 배치된다. 코발트-함유 인터커넥트 피쳐는 다층 인터커넥트 피쳐의 디바이스 레벨 콘택 또는 전도성 라인일 수 있다. 제1 비아 플러그 부분 및 제2 비아 플러그 부분은 텅스텐, 코발트, 및/또는 루테늄을 포함할 수 있다.

Description

코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법{PARTIAL BARRIER-FREE VIAS FOR COBALT-BASED INTERCONNECTS AND METHODS OF FABRICATION THEREOF}
우선권 데이터
본 출원은 2018년 6월 27일자로 출원된 미국 특허 가출원 제62/690,586호의 우선권을 주장하는데, 그 전체 개시는 참조에 의해 본원에 통합된다.
집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 물질 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소(scaling down) 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다.
그러한 축소는, IC를 프로세싱하고 제조하는 복잡성을 또한 증가시켰고, 이들 진보가 실현되기 위해서는, IC 프로세싱 및 제조에서의 유사한 개발이 필요로 된다. 예를 들면, 다층 인터커넥트(multilayer interconnect; MLI) 피쳐가 계속 축소하는 IC 피쳐 사이즈에 따라 더욱 소형화됨에 따라, MLI 피쳐의 인터커넥트는 증가된 접촉 저항을 나타내고 있는데, 이것은 성능, 수율, 및 비용 도전 과제를 제시한다. 진보된 IC 기술 노드에서 인터커넥트에 의해 나타내어지는 더 높은 접촉 저항은 신호가 트랜지스터와 같은 IC 디바이스 사이에서 효율적으로 라우팅되는 것을 상당히 지연시킬 수 있어서(그리고, 몇몇 상황에서는, 방해할 수 있어서), 진보된 기술 노드에서의 그러한 IC 디바이스의 성능에서의 임의의 향상을 무효화하게 된다는 것이 관찰되었다. 따라서, 비록 현존하는 인터커넥트가 일반적으로 그들의 의도된 목적에 적합하지만, 그들이 모든 측면에서 완전히 만족스럽지는 않다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 다양한 양태에 따른, 집적 회로 디바이스의, 부분적인 또는 전체의, 단편적인(fragmentary) 개략도이다.
도 2는, 본 개시의 다양한 양태에 따른, 다층 인터커넥트 피쳐의 인터커넥트 구조체를 제조하기 위한 방법의 플로우차트이다.
도 3a 내지 도 3g는, 본 개시의 다양한 양태에 따른, 도 1의 집적 회로 디바이스의 인터커넥트 구조체를 제조하기 위해 도 2의 방법을 구현하는 경우의, 도 1의 집적 회로 디바이스의 부분 A의, 부분적인 또는 전체의, 확대된 단편적인 개략도이다.
도 4, 도 5, 및 도 6은, 본 개시의 다양한 양태에 따른, 도 2의 방법을 구현하는 경우에 발생할 수 있는 도 1의 집적 회로 디바이스의 상이한 인터커넥트 구조체의 부분 A의, 부분적인 또는 전체의, 확대된 단편적인 개략도이다.
본 개시는 일반적으로 집적 회로(IC) 디바이스에 관한 것이며, 더 구체적으로는, IC 디바이스의 다층 인터커넥트 피쳐를 위한 비아(via)에 관한 것이다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다. 또한, 후속하는 본 개시의 다른 피쳐 상의, 다른 피쳐에 연결되는, 및/또는 다른 피쳐에 커플링되는 피쳐의 형성은, 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 피쳐가 직접적으로 접촉하지 않을 수도 있도록, 추가적인 피쳐가 피쳐 사이에 끼여 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부(lower)", "상부(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "위쪽(over)", "아래(below)", "아래(beneath)", "상(up)", "하(down)", "상부(top)", "저부(bottom)", 등등뿐만 아니라, 그 파생어(예를 들면, "수평으로(horizontally)", "하방으로(downwardly)", "상방으로(upwardly)", 등등)는 다른 피쳐에 대한 하나의 피쳐의 관계의 본 개시의 용이성을 위해 사용된다. 공간적으로 관련된 용어는, 피쳐를 포함하는 디바이스의 상이한 방위를 포괄하도록 의도된다.
IC 제조 프로세스 플로우는 통상적으로 세 개의 카테고리로 분할된다: 라인 프론트 엔드(front-end-of-line; FEOL), 라인 미들 엔드(middle-end-of-line; MEOL) 및 라인 백엔드(back-end-of-line; BEOL). FEOL은 일반적으로 트랜지스터와 같은 IC 디바이스를 제조하는 것에 관련되는 프로세스를 포괄한다. 예를 들면, FEOL 프로세스는, 분리 피쳐, 게이트 구조체, 및 소스 및 드레인 피쳐(일반적으로 소스/드레인 피쳐로 칭해짐)를 형성하는 것을 포함할 수 있다. MEOL은, 게이트 구조체 및/또는 소스/드레인 피쳐에 대한 콘택과 같은, IC 디바이스의 전도성 피쳐(또는 전도성 영역)에 대한 콘택을 제조하는 것에 관련되는 프로세스를 일반적으로 포괄한다. BEOL은 일반적으로, FEOL 및 MEOL(본원에서 각각 FEOL 및 MEOL 피쳐 또는 구조체로 언급됨)에 의해 제조되는 IC 피쳐를 인터커넥트하고, 그에 의해 IC 디바이스의 동작을 가능하게 하는 다층 인터커넥트(MLI) 피쳐를 제조하는 것에 관련되는 프로세스를 포괄한다.
IC 기술이 보다 더 작은 기술 노드로 진행됨에 따라, BEOL 프로세스는 심각한 도전 과제를 경험하고 있다. 예를 들면, 진보된 IC 기술 노드는 더욱 소형의 MLI 피쳐를 필요로 하는데, 이것은 MLI 피쳐의 인터커넥트의 임계 치수(예를 들면, 인터커넥트의 전도성 라인 및/또는 비아의 폭 및/또는 높이)를 상당히 감소시키는 것을 필요로 한다. 감소된 임계 치수는 인터커넥트 저항에서의 상당한 증가로 이어지는데, 이것은 (예를 들면, 저항 커패시턴스(resistance-capacitance; RC) 지연을 증가시키는 것에 의해) IC 디바이스 성능을 저하시킬 수 있다. 종래의 비아를 대체하여 진보된 IC 기술 노드에 대한 인터커넥트 저항을 낮추기 위해 무장벽 비아(Barrier-free via)가 제안되었다. 종래의 비아는 비아 장벽 층(via barrier layer) 및 비아 플러그를 포함하는데, 여기서 비아 장벽 층은, (1) 비아 플러그와 기저의 인터커넥트 피쳐(underlying interconnect feature)(예컨대, 디바이스 레벨 콘택(device-level contact) 또는 전도성 라인)와 (2) 비아 및 비아가 배치되는 유전체 층(예를 들면, 층간 유전체(interlayer dielectric; ILD) 층 및/또는 콘택 에칭 정지 층(contact etch stop layer; CESL)) 사이에 배치된다. 무장벽 비아는, 비아 플러그가 기저의 인터커넥트 피쳐 및 유전체 층과 직접 접촉하도록, 비아 장벽 라이너(via barrier liner) 및/또는 임의의 다른 라이너 층을 제거한다. 비아 장벽 라이너를 (다른 라이너 층과 함께)를 제거하는 것은, 비아 플러그의 볼륨을 증가시켜, 저항을 낮추게 된다.
비록 무장벽 비아가 낮은 저항을 나타내는 것이 바람직하지만, 때로는, 텅스텐, 코발트, 및/또는 루테늄과 같은 비아 플러그 물질은 유전체 층에 잘 부착되지 않으며, 그 결과 비아와 유전체 층 사이에 갭(또는 보이드(void))이 존재한다. 유전체 층에 대한(특히, 비아 플러그가 형성되는 비아 개구의 측벽 표면 및/또는 저부 표면에 대한) 비아 플러그의 불량한 부착은, 특히 기저의 인터커넥트 피쳐가 코발트를 포함하는 경우에, 기저의 인터커넥트 피쳐의 상당한 손상으로 이어질 수 있다. 예를 들면, 비아 플러그 물질을 (예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해) 연마하는 경우에, 연마 동안 사용되는 슬러리는, 비아 플러그와 유전체 층 사이의 계면을 관통하고, 비아 플러그 및 유전체 층 사이의 갭을 침투하고, 기저의 인터커넥트 피쳐(특히, 코발트)의 물질을 공격하여, 성능을 저하시킨다는 것이 관찰되었다. 그러한 성능 저하는 코발트를 포함하는 디바이스 레벨의 콘택의 경우에는 중대한 문제일 수 있다. 예를 들면, CMP 슬러리(이것은 통상적으로 산성 용액임(몇몇 구현예에서는, 대략 2의 pH 값을 가짐))와 같은, BEOL 프로세싱 동안 화학 물질(chemicals)에 대한 노출로부터 발생하는 코발트 손실은, 기저의 인터커넥트 피쳐의 상당한 수율 손실을 야기하는 것으로 관찰되었는데, 이것은 축소하고 있는 IC 기술 노드 요구를 충족하기에는 수용 불가능하다. 비아 플러그 물질과 유전체 층 사이의 불량한 부착의 결과로서, 특히 웨이퍼 주변부에서, 비아 플러그 물질의 평탄화 유도(planarization-induced) 박리 또는 벗겨짐이 또한 관찰되었다.
본 개시는, 기저의 인터커넥트 피쳐(예를 들면, 디바이스 레벨 콘택 및/또는 전도성 라인), 특히 코발트를 포함하는 기저의 인터커넥트 피쳐를, 프로세스 이후(post-process) 손상으로부터 보호하며 무장벽 비아와 함께 발생할 수도 있는 많은 문제를 치유하는 비아를 개시한다. 본원에서 개시되는 부분적 무장벽 비아(partial barrier-free via)는, 평탄화 프로세스 동안 사용되는 슬러리가, 비아 플러그와 유전체 층 사이의 계면을 침투하는 것을 방지할 수 있고 평탄화 유도 박리를 감소시킬 수 있다. 몇몇 구현예에서, 본원에서 개시되는 부분적 무장벽 비아는, 부분적 무장벽 비아의 위쪽 부분(upper portion)과 부분적 무장벽 비아가 배치되는 유전체 층 사이의 부착을 향상시키는 부유하는 비아 장벽 층(floating via barrier layer)을 포함한다. 부유하는 비아 장벽 층은, 부유하는 비아 장벽 층이, 코발트를 포함하는 디바이스 레벨 콘택과 같은 기저의 인터커넥트 피쳐와 물리적으로 접촉하지 않도록, 부분적 무장벽 비아의 무장벽 비아 플러그(barrier-free via plug) 위에 배치된다. 따라서, 비아 플러그는 부분적 무장벽 비아의 충분한 볼륨을 유지하여, 무장벽 비아와 유사한 저 저항 특성을 달성한다. 부분적 무장벽 비아의 제조 동안, 평탄화 프로세스는, 부유하는 오메가 형상의 비아 장벽 층(floating, omega-shaped via barrier layer)(이것으로부터 부유하는 비아 장벽 층이 형성됨)에 대해 수행되는데, 이것은 기저의 전도성 피쳐에 대한 손상을 방지하고 및/또는 비아 플러그 물질의 박리를 감소시킨다. 상이한 실시형태는 상이한 이점을 가질 수도 있고, 임의의 실시형태에 어떠한 특별한 이점도 요구되지 않는다.
도 1은, 본 개시의 다양한 양태에 따른, IC 디바이스(10)의, 부분적인 또는 전체의, 단편적인 단면도이다. IC 디바이스(10)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 몇몇 구현예에서, IC 디바이스(10)는, 저항기, 커패시터, 인덕터, 다이오드, p 형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n 형 전계 효과 트랜지스터(n-type field effect transistor; NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 횡방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC 칩의 일부, 시스템 온 칩(system on chip; SoC), 또는 그 일부이다. 트랜지스터는 평면형 트랜지스터 또는 다중 게이트 트랜지스터(multi-gate transistor), 예컨대 핀형 FET(fin-like FET; FinFET)일 수도 있다. 도 1은, 본 개시의 발명적 개념을 더 잘 이해하기 위해 명료성을 위해 단순화되었다. 추가적인 피쳐가 IC 디바이스(10)에 추가될 수 있고, 하기에 설명되는 피쳐 중 일부는, IC 디바이스(10)의 다른 실시형태에서 대체, 수정, 또는 제거될 수 있다.
IC 디바이스(10)는 기판(웨이퍼)(12)을 포함한다. 묘사된 실시형태에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(12)은, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)과 같은 화합물 반도체; 실리콘 게르마늄(silicon germanium; SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 기판(12)은 하나 이상의 III-V족 물질, 하나 이상의 II-IV족 물질, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 기판(12)은, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 실리콘 게르마늄 온 인슐레이터(silicon germanium-on-insulator; SGOI) 기판, 또는 게르마늄 온 인슐레이터(germanium-on-insulator; GOI) 기판과 같은 반도체 온 인슐레이터 기판(semiconductor-on-insulator substrate)이다. 반도체 온 인슐레이터 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩, 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 기판(12)은, p 형 도핑 영역, n 형 도핑 영역, 또는 이들의 조합과 같은, IC 디바이스(10)의 설계 요건에 따라 구성되는 다양한 도핑 영역(도시되지 않음)을 포함할 수 있다. p 형 도핑 영역(예를 들면, p 형 우물)은, 붕소, 인듐, 다른 p 형 도펀트 또는 이들의 조합과 같은 p 형 도펀트를 포함한다. n 형 도핑 영역(예를 들면, n 형 우물)은 인, 비소, 다른 n 형 도펀트, 또는 이들의 조합과 같은 n 형 도펀트를 포함한다. 몇몇 구현예에서, 기판(12)은 p 형 도펀트 및 n 형 도펀트의 조합을 가지고 형성되는 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(12) 바로 상에(directly on) 및/또는 내에 형성되어, 예를 들면, p 우물 구조체, n 우물 구조체, 이중 우물 구조체, 융기된 구조체, 또는 이들의 조합을 제공할 수 있다. 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적절한 도핑 프로세스가 수행되어 다양한 도핑 영역을 형성할 수 있다.
IC 디바이스(10)의 다양한 영역, 예컨대 다양한 디바이스 영역을 분리하기 위해 분리 피쳐(isolation feature)(들)(도시되지 않음)가 기판(12) 위에 및/또는 내에 형성된다. 예를 들면, 분리 피쳐는, 능동 디바이스 영역 및/또는 수동 디바이스 영역을 규정(define)하고 그들을 서로로부터 전기적으로 분리한다. 분리 피쳐는, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 다른 적절한 분리 물질, 또는 이들의 조합을 포함한다. 분리 피쳐는, 얕은 트렌치 분리(Shallow Trench Isolation; STI) 구조체, 딥 트렌치 분리(Deep Trench Isolation; DTI) 구조체, 및/또는 실리콘의 국소적 산화(Local Oxidation of Silicon; LOCOS) 구조체와 같은 상이한 구조체를 포함할 수 있다. 몇몇 구현예에서, 분리 피쳐는 STI 피쳐를 포함한다. 예를 들면, STI 피쳐는, (예를 들면, 건식 에칭 프로세스(dry etch process) 및/또는 습식 에칭 프로세스(wet etch process)를 사용하는 것에 의해) 기판(12) 내에 트렌치를 에칭하는 것 및 (예를 들면, 화학 기상 퇴적 프로세스(chemical vapor deposition process) 또는 스핀 온 글래스(spin-on glass) 프로세스를 사용하는 것에 의해) 트렌치를 절연체 물질로 충전하는 것에 의해 형성될 수 있다. 과잉의 절연체 물질을 제거하기 위해 및/또는 분리 피쳐의 상부 표면(top surface)을 평탄화하기 위해, 화학적 기계적 연마(CMP) 프로세스가 수행될 수도 있다. 몇몇 실시형태에서, STI 피쳐는, 산화물 라이너 층(oxide liner layer) 위에 배치되는 실리콘 질화물 층과 같은, 트렌치를 충전하는 다층 구조체를 포함한다.
게이트 구조체(20A), 게이트 구조체(20B), 및 게이트 구조체(20C)와 같은 다양한 게이트 구조체가 기판(12) 위에 배치된다. 몇몇 구현예에서, 게이트 구조체(20A-20C) 중 하나 이상은, 소스 영역과 드레인 영역 사이에 끼이는데, 이 경우, 소스 영역과 드레인 영역 사이에서 채널 영역이 규정된다. 하나 이상의 게이트 구조체(20A-20C)는, 동작 동안 소스/드레인 영역 사이에서 전류가 흐를 수 있도록, 채널 영역과 결합된다. 몇몇 구현예에서, 게이트 구조체(20A-20C) 각각이 핀 구조체의 일부를 감싸도록(wrap), 게이트 구조체(20A-20C)가 핀 구조체 위에 형성된다. 예를 들면, 게이트 구조체(20A-20C) 중 하나 이상은 핀 구조체의 채널 영역을 감싸며, 그에 의해 핀 구조체의 소스 영역 및 드레인 영역 사이에 끼인다. 게이트 구조체(20A-20C)는, 금속 게이트 스택(22A), 금속 게이트 스택(22B), 및 금속 게이트 스택(22C)과 같은 금속 게이트(metal gate; MG) 스택을 포함한다. 금속 게이트 스택(22A-22C)은, IC 디바이스(10)의 설계 요건에 따라 소망되는 기능성(functionality)을 달성하도록 구성되고, 그 결과, 금속 게이트 스택(22A-22C)은 동일한 또는 상이한 층 및/또는 물질을 포함한다. 몇몇 구현예에서, 금속 게이트 스택(22A-22C)은 게이트 유전체 및 게이트 전극을 포함한다. 게이트 유전체는 기판(12) 상에 배치되고, 게이트 전극은 게이트 유전체 상에 배치된다. 몇몇 구현예에서, 게이트 유전체는, 게이트 유전체가 일반적으로 U자 형상이며 실질적으로 균일한 두께를 가지도록, 금속 게이트 스택(22A-22C)을 규정하면서 IC 디바이스(10)의 측벽 표면 및 저부 표면 상에서 컨포멀하게 배치된다. 게이트 유전체는, 실리콘 산화물, 고유전율(high-k) 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 고유전율 유전체 물질은, 일반적으로, 높은 유전 상수를 갖는, 예를 들면, 실리콘 산화물의 유전 상수(k
Figure 112019088165664-pat00001
3.9)보다 더 큰 유전 상수를 갖는 유전체 물질을 지칭한다. 예시적인 고유전율 유전체 물질은, 하프늄, 알루미늄, 지르코늄, 란탄, 탄탈룸, 티타늄, 이트륨, 산소, 질소, 다른 적절한 구성 성분, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 게이트 유전체는, 예를 들면, 실리콘 산화물을 포함하는 계면 층, 및 예를 들면, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, 다른 적절한 고유전율 유전체 물질, 또는 이들의 조합을 포함하는 고유전율 유전체 층과 같은 다층 구조체를 포함한다. 게이트 전극은 전기적으로 전도성인 물질을 포함한다. 몇몇 구현예에서, 게이트 전극은, 하나 이상의 캐핑 층(capping layer), 일 함수 층(work function layer), 접착(glue)/장벽 층, 및/또는 금속 충전(또는 벌크) 층과 같은 다수의 층을 포함한다. 캐핑 층은, 게이트 유전체와 게이트 전극의 다른 층 사이의 구성 성분의 확산 및/또는 반응을 방지하는 또는 제거하는 물질을 포함할 수 있다. 몇몇 구현예에서, 캐핑 층은, 티타늄 질화물(titanium nitride; TiN), 탄탈룸 질화물(tantalum nitride; TaN), 텅스텐 질화물(tungsten nitride; W2N), 티타늄 실리콘 질화물(titanium silicon nitride; TiSiN), 탄탈룸 실리콘 질화물(tantalum silicon nitride; TaSiN), 또는 이들의 조합과 같은, 금속 및 질소를 포함한다. 일 함수 층은, n 형 일 함수 물질 및/또는 p 형 일 함수 물질과 같은, 소망되는 일 함수(예컨대, n 형 일 함수 또는 p 형 일 함수)를 가지도록 조정되는 전도성 물질을 포함한다. p 형 일 함수 물질은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p 형 일 함수 물질, 또는 이들의 조합을 포함한다. n 형 일 함수 물질은, Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 및 다른 n 형 일 함수 물질, 또는 이들의 조합을 포함한다. 접착/장벽 층은, 일 함수 층 및 금속 충전 층과 같은 인접한 층 사이의 부착을 촉진하는 물질, 및/또는 일 함수 층 및 금속 충전 층과 같은, 게이트 층 사이의 확산을 차단하는 및/또는 감소시키는 물질을 포함할 수 있다. 예를 들면, 접착/장벽 층은, 금속(예를 들면, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적절한 금속, 또는 이들의 조합), 금속 산화물, 금속 질화물(예를 들면, TiN), 이들의 조합을 포함한다. 금속 충전 층은, Al, W, 및/또는 Cu와 같은 적절한 전도성 물질을 포함할 수 있다.
금속 게이트 스택(22A-22C)은, 게이트 라스트 프로세스(gate last process), 게이트 퍼스트 프로세스(gate first process), 또는 하이브리드 게이트 라스트/게이트 퍼스트 프로세스(hybrid gate last/gate first process)에 따라 제조된다. 게이트 라스트 프로세스 구현예에서, 게이트 구조체(20A-20C)는, 후속하여 금속 게이트 스택(22A-22C)으로 대체되는 더미 게이트 스택(dummy gate stack)을 포함한다. 더미 게이트 스택은, 예를 들면, 계면 층(예를 들면, 실리콘 산화물을 포함함) 및 더미 게이트 전극 층(예를 들면, 폴리실리콘을 포함함)을 포함한다. 그러한 구현예에서, 더미 게이트 전극 층은 제거되고, 그에 의해, 금속 게이트 스택(22A-22C)이 형성되는 개구(트렌치)를 형성한다. 몇몇 구현예에서, 더미 게이트 스택은, 층간 유전체 층을 형성하기 이전에 형성되고, 더미 게이트 스택은, 층간 유전체 층을 형성한 이후 금속 게이트 스택(22A-22C)으로 대체된다. 게이트 라스트 프로세스 및/또는 게이트 제1 프로세스는, 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스, 또는 이들의 조합을 구현할 수 있다. 퇴적 프로세스는, CVD, 물리적 기상 퇴적(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low-pressure CVD; LPCVD), 원자 층 CVD(atomic layer CVD; ALCVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 도금, 다른 적절한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패턴화 프로세스는, 레지스트 코팅(resist coating)(예를 들면, 스핀 온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹(post-exposure baking), 레지스트 현상(developing the resist), 세정(rinsing), 건조(예를 들면, 하드 베이킹(hard baking)), 다른 적절한 프로세스, 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 프로세스는, 무마스크 리소그래피(maskless lithography), 전자 빔 기록(electron-beam writing) 또는 이온 빔 기록(ion-beam writing)과 같은 다른 방법에 의해 지원되거나, 구현되거나, 또는 대체된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스, 또는 이들의 조합을 포함한다.
게이트 구조체(20A-20C)는, 금속 게이트 스택(22A-22C)에 각각 인접하게 (예를 들면, 측벽을 따라) 배치되는 스페이서(26A-26C)를 더 포함한다. 스페이서(26A-26C)는 임의의 적절한 프로세스에 의해 형성되고 유전체 물질을 포함한다. 유전체 물질은, 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들면, 묘사된 실시형태에서, 실리콘 질화물 층과 같은, 실리콘 및 질소를 포함하는 유전체 층이 기판(12) 위에 퇴적될 수 있고 후속하여 이방성으로 에칭되어 스페이서(26A-26C)를 형성할 수 있다. 몇몇 구현예에서, 스페이서(26A-26C)는, 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층 구조체를 포함한다. 몇몇 구현예에서, 밀봉 스페이서(seal spacer), 오프셋 스페이서(offset spacer), 희생 스페이서(sacrificial spacer), 더미 스페이서(dummy spacer), 및/또는 메인 스페이서(main spacer)와 같은, 스페이서의 하나보다 더 많은 세트가 금속 게이트 스택(22A-22C)에 인접하게 형성된다. 그러한 구현예에서, 스페이서의 다양한 세트는, 상이한 에칭 레이트를 갖는 물질을 포함할 수 있다. 예를 들면, 실리콘 및 산소를 포함하는 제1 유전체 층(예를 들면, 실리콘 산화물)이 기판(12) 위에 퇴적될 수 있고 후속하여 이방성으로 에칭되어 금속 게이트 스택(22A-22C)(또는, 몇몇 구현예에서는 더미 금속 게이트 스택)에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전체 층(예를 들면, 실리콘 질화물)이 기판(12) 위에 퇴적될 수 있고 후속하여 이방성 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다. 스페이서(26A-26C)를 형성하기 이전 및/또는 이후에, 기판(12)에 약하게 도핑된 소스 및 드레인(lightly doped source and drain; LDD) 피쳐 및/또는 강하게 도핑된 소스 및 드레인(heavily doped source and drain; HDD) 피쳐를 형성하기 위해 주입, 확산 및/또는 어닐링 프로세스가 수행될 수 있다
에피택셜 소스 피쳐 및 에피택셜 드레인 피쳐(에피택셜 소스/드레인 피쳐로 칭해짐)가 기판(12)의 소스/드레인 영역에 배치된다. 예를 들면, 반도체 물질이 기판(12) 상에 에피택셜하게(epitaxially) 성장되어, 기판(12)의 소스 영역 및 드레인 영역 위에 에피택셜 소스/드레인 피쳐(30)를 형성한다. 묘사된 실시형태에서, 게이트 구조체(20B)는 에피택셜 소스/드레인 피쳐(30) 사이에 끼이고, 채널 영역은 에피택셜 소스/드레인 피쳐(30) 사이에서 규정된다. 따라서, 게이트 구조체(20B) 및 에피택셜 소스/드레인 피쳐(30)는 IC 디바이스(10)의 트랜지스터의 일부를 형성한다. 따라서, 게이트 구조체(20B) 및/또는 에피택셜 소스/드레인 피쳐(30)는 디바이스 피쳐로 대안적으로 칭해진다. 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는 핀 구조체의 소스/드레인 영역을 감싼다. 에피택시 프로세스(epitaxy process)가 CVD 퇴적 기술(예를 들면, 기상 에피택시(vapor-phase epitaxy; VPE), 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD), LPCVD 및/또는 PECVD), 분자 빔 에피택시(molecular beam epitaxy), 다른 적절한 SEG 프로세스, 또는 이들의 조합을 구현할 수 있다. 에피택시 프로세스는 기판(12)의 조성과 상호 작용하는 기체 및/또는 액체 프리커서(precursor)를 사용할 수 있다. 에피택셜 소스/드레인 피쳐(30)는 n 형 도펀트 및/또는 p 형 도펀트로 도핑된다. 트랜지스터가 n 형 디바이스(예를 들면, n 채널을 구비함)로서 구성되는 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는, 인, 다른 n 형 도펀트, 또는 이들의 조합을 도핑한 실리콘 함유 에피택셜 층 또는 실리콘 탄소 함유 에피택셜 층일 수 있다(예를 들면, Si:P 에피택셜 층 또는 Si:C:P 에피택셜 층을 형성함). 트랜지스터가 p 형 디바이스(예를 들면, p 채널을 구비함)로서 구성되는 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는, 붕소, 다른 p 형 도펀트, 또는 이들의 조합으로 도핑된 실리콘 및 게르마늄 함유 에피택셜 층일 수 있다(예를 들면, Si:Ge:B 에피택셜 층을 형성함). 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는 채널 영역에서 소망되는 인장 응력(tensile stress) 및/또는 압축 응력(compressive stress)을 달성하는 물질 및/또는 도펀트를 포함한다. 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는, 에피택시 프로세스의 소스 물질에 불순물을 첨가하는 것에 의해 퇴적 동안 도핑된다. 몇몇 구현예에서, 에피택셜 소스/드레인 피쳐(30)는 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 몇몇 구현예에서, IC 디바이스(10)의 다른 소스/드레인 영역(예를 들면, HDD 영역 및/또는 LDD 영역) 및/또는 에피택셜 소스/드레인 피쳐(30)에서 도펀트를 활성화시키기 위해 어닐링 프로세스가 수행된다.
몇몇 구현예에서, 실리사이드 층은 에피택셜 소스/드레인 피쳐(30) 상에 형성된다. 몇몇 구현예에서, 실리사이드 층은 에피택셜 소스/드레인 피쳐(30) 위에 금속 층을 퇴적하는 것에 의해 형성된다. 금속 층은, 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈룸, 이테르븀, 지르코늄, 다른 적절한 금속, 또는 이들의 조합과 같은, 실리사이드 형성을 촉진시키기에 적절한 임의의 물질을 포함한다. 그 다음, IC 디바이스(10)는 가열되어(예를 들면, 어닐링 프로세스에 노출됨), 에피택셜 소스/드레인 피쳐(30)의 구성 성분(예를 들면, 실리콘 및/또는 게르마늄)으로 하여금 금속과 반응하게 한다. 따라서, 실리사이드 층은 금속 및 에피택셜 소스/드레인 피쳐(30)의 구성 성분(예를 들면, 실리콘 및/또는 게르마늄)을 포함한다. 몇몇 구현예에서, 실리사이드 층은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속 층의 나머지 부분과 같은, 임의의 미반응 금속은, 에칭 프로세스와 같은 임의의 적절한 프로세스에 의해 선택적으로 제거된다. 몇몇 구현예에서, 실리사이드 층 및 에피택셜 소스/드레인 피쳐(30)는 IC 디바이스(10)의 에피택셜 소스/드레인 피쳐로 일괄적으로 칭해진다.
다층 인터커넥트(MLI) 피쳐(40)가 기판(12) 위에 배치된다. MLI 피쳐(40)는, 다양한 디바이스 및/또는 컴포넌트가 IC 디바이스(10)의 설계 요건에 의해 명시되는 바와 같이 동작할 수 있도록, IC 디바이스(10)의 다양한 디바이스(예를 들면, 트랜지스터, 저항기, 커패시터, 및/또는 인덕터) 및/또는 컴포넌트(예를 들면, 게이트 구조체 및/또는 소스/드레인 피쳐)를 전기적으로 커플링한다. MLI 피쳐(40)는, 다양한 인터커넥트 구조체를 형성하도록 구성되는 유전체 층 및 전기적으로 전도성인 층(예를 들면, 금속 층)의 조합을 포함한다. 전도성 층은, 콘택 및/또는 비아와 같은 수직 인터커넥트 피쳐(feature)(예를 들면, 피쳐 사이의 수직적 연결 및/또는 수직적 전기적 라우팅을 제공함) 및/또는 전도성 라인과 같은 수평 인터커넥트 피쳐(예를 들면, 수평적 전기적 라우팅을 제공함)를 형성하도록 구성된다. 수직 인터커넥트 피쳐는 통상적으로 MLI 피쳐(40)의 상이한 층(또는 상이한 평면)에 있는 수평 인터커넥트 피쳐를 연결한다. 동작 동안, 인터커넥트 피쳐는, IC 디바이스(10)의 컴포넌트 및/또는 디바이스 사이에서 신호를 라우팅하도록 및/또는 IC 디바이스(10)의 컴포넌트 및/또는 디바이스로 신호(예를 들면, 클록 신호, 전압 신호, 및/또는 접지 신호)를 분배하도록 구성된다. 비록 MLI 피쳐(40)가 주어진 수의 유전체 층 및 전도성 층을 가지고 묘사되지만, 본 개시는 더 많은 또는 더 적은 유전체 층 및/또는 전도성 층을 갖는 MLI 피쳐(40)를 고려한다.
도 1에서, MLI 피쳐(40)는 기판(12) 위에 배치되는 층간 유전체 층(42)(ILD-0), ILD 층(42) 위에 배치되는 층간 유전체 층(44)(ILD-1), ILD 층(44) 위에 배치되는 층간 유전체 층(46)(ILD-2), 및 ILD 층(46) 위에 배치되는 층간 유전체 층(48)(ILD-3)과 같은, 하나 이상의 유전체 층을 포함한다. ILD 층(42-48)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 저유전율(low-k) 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합을 포함하는 유전체 물질을 포함한다. 예시적인 저유전율 유전체 물질은, FSG, 탄소가 도핑된 실리콘 산화물, 블랙 다이아몬드®(미국 캘리포니아 산타 클라라(Santa Clara) 소재의 Applied Materials(어플라이드 머티리얼스)), Xerogel(제로겔), Aerogel(에어로겔), 비정질 플루오르화 탄소(amorphous fluorinated carbon), Parylene(파릴렌), BCB, SiLK(미시간 미드랜드(Midland) 소재의 Dow Chemical(다우 케미칼)), 폴리이미드, 다른 저유전율 유전체 물질, 또는 이들의 조합을 포함한다. 묘사된 실시형태에서, ILD 층(42-48)은, 저유전율 유전체 물질(일반적으로 저유전율 유전체 층으로 칭해짐)을 포함하는 유전체 층이다. ILD 층(42-48)은 다수의 유전체 물질을 갖는 다층 구조체를 포함할 수 있다. MLI 피쳐(40)는 기판(12) 위에 배치되는 하나 이상의 콘택 에칭 정지 층(contact etch stop layer; CESL), 예컨대 ILD 층(42)과 ILD 층(44) 사이에 배치되는 CESL(52), ILD 층(44)과 ILD 층(46) 사이에 배치되는 CESL(54), 및 ILD 층(46)과 ILD 층(48) 사이에 배치되는 CESL(56)을 더 포함할 수 있다. 몇몇 구현예에서, CESL(도시되지 않음)은 또한 기판(12)과 ILD 층(42) 사이에 배치된다. CESL(52-56)은, ILD 층(42-48)의 유전체 물질과는 상이한 유전체 물질과 같은, ILD 층(42-48)과는 상이한 물질을 포함한다. ILD 층(42-48)이 저유전율 유전체 물질을 포함하는 묘사된 실시형태에서, CESL(52-56)은 실리콘 및 질소, 예컨대 실리콘 질화물 또는 실리콘 산질화물을 포함한다. ILD 층(42-48) 및/또는 CESL(52-56)은, 예를 들면, 퇴적 프로세스(예컨대 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적절한 방법, 또는 이들의 조합)에 의해 기판(12) 위에 형성된다. 몇몇 구현예에서, ILD 층(42-48) 및/또는 CESL(52-56)은, 예를 들면, 기판(12) 위에 유동 가능 물질(예컨대, 액체 화합물)을 퇴적하는 것 및 열 어닐링(thermal annealing) 및/또는 자외선 처리(ultraviolet radiation treating)와 같은 적절한 기술에 의해 유동 가능 물질을 고체 물질로 변환하는 것을 포함하는 유동 가능 CVD(flowable CVD; FCVD) 프로세스에 의해 형성된다. ILD 층(42-48) 및/또는 CESL(52-56)의 퇴적에 후속하여, ILD 층(42-48) 및/또는 CESL(52-56)이, 위에 놓이는 층의 형성을 향상시키기 위한 실질적으로 평면인 표면을 가지도록, CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다.
디바이스 레벨 콘택(60), 디바이스 레벨 콘택(62), 디바이스 레벨 콘택(64), 비아(70), 비아(72), 비아(74), 전도성 라인(80), 전도성 라인(82), 및 전도성 라인(84)이 ILD 층(42-48)에 배치되어 인터커넥트 구조체를 형성한다. 디바이스 레벨 콘택(60 내지 64)(로컬 인터커넥트 또는 로컬 콘택으로 또한 칭해짐)은 IC 디바이스 피쳐를 MLI 피쳐(40)의 다른 전도성 피쳐에 전기적으로 커플링하고 및/또는 물리적으로 커플링한다. 예를 들면, 디바이스 레벨 콘택(60)은, 일반적으로, 폴리 게이트 구조체 또는 금속 게이트 구조체와 같은 게이트 구조체에 대한 콘택을 지칭하는 금속 대 폴리(metal-to-poly; MP) 콘택이다. 묘사된 실시형태에서, 디바이스 레벨 콘택(60)은, 디바이스 레벨 콘택(60)이 게이트 구조체(20B)를 비아(70)에 연결되도록, 게이트 구조체(20B)(특히, 금속 게이트 스택(22B)) 상에 배치된다. 비록 디바이스 레벨 콘택(60)이 MLI 피쳐(40)의 하나보다 더 많은 ILD 층 및/또는 CESL을 통해 연장되는 실시형태를 본 개시가 고려하지만, 디바이스 레벨 콘택(60)은 ILD 층(44) 및 CESL(52)을 통해 연장된다. 예를 촉진하기 위해, 디바이스 레벨 콘택(62) 및 디바이스 레벨 콘택(64)은, 일반적으로, 소스/드레인 영역과 같은 IC 디바이스(10)의 전도성 영역에 대한 콘택을 지칭하는 금속 대 디바이스(metal-to-device; MD) 콘택이다. 묘사된 실시형태에서, 디바이스 레벨 콘택(62) 및 디바이스 레벨 콘택(64)은, 디바이스 레벨 콘택(62) 및 디바이스 레벨 콘택(64)이 에피택셜 소스/드레인 피쳐(30)를 비아(72) 및 비아(74)에 각각 연결하도록, 각각의 에피택셜 소스/드레인 피쳐(30) 상에 배치된다. 비록 디바이스 레벨 콘택(62) 및/또는 디바이스 레벨 콘택(64)이 MLI 피쳐(40)의 하나보다 더 많은 ILD 층 및/또는 CESL을 통해 연장되는 실시형태를 본 개시가 고려하지만, 디바이스 레벨 콘택(62) 및 디바이스 레벨 콘택(64)은 ILD 층(42), ILD 층(44), 및 CESL(52)을 통해 연장된다. 몇몇 구현예에서, 디바이스 레벨 콘택(60-64)은, FEOL 전도성 피쳐(예를 들면, 게이트 구조체(20A-20C) 및/또는 에피택셜 소스/드레인 피쳐(30))를 BEOL 전도성 피쳐(예를 들면, 비아(70-74))에 인터커넥트하고, 그에 의해 FEOL 전도성 피쳐를 BEOL 전도성 피쳐에 전기적으로 및/또는 물리적으로 커플링하는 MEOL 전도성 피쳐이다.
비아(70-74)는 MLI 피쳐(40)의 전도성 피쳐를 서로 전기적으로 커플링하고 및/또는 물리적으로 커플링한다. 예를 들면, 비아(70)는, 비아(70)가 디바이스 레벨 콘택(60)을 전도성 라인(80)에 연결하도록, 디바이스 레벨 콘택(60) 상에 배치되고; 비아(72)는, 비아(72)가 디바이스 레벨 콘택(62)을 전도성 라인(82)에 연결하도록, 디바이스 레벨 콘택(62) 상에 배치되고; 그리고 비아(74)는, 비아(74)가 디바이스 레벨 콘택(64)을 전도성 라인(84)에 연결하도록, 디바이스 레벨 콘택(64) 상에 배치된다. 묘사된 실시형태에서, 비록 비아(70-74)가 MLI 피쳐(40)의 하나보다 더 많은 ILD 층 및/또는 CESL을 통해 연장되는 실시형태를 본 개시가 고려하지만, 비아(70-74)는 ILD 층(46) 및 CESL(54)을 통해 연장된다. 몇몇 구현예에서, 비아(70-74)는, MEOL 전도성 피쳐(예를 들면, 디바이스 레벨 콘택(60-64))를 BEOL 전도성 피쳐(예를 들면, 전도성 라인(80-84))에 인터커넥트하고, 그에 의해, MEOL 전도성 피쳐를 BEOL 전도성 피쳐에 전기적으로 및/또는 물리적으로 커플링하는 BEOL 전도성 피쳐이다. 몇몇 구현예에서, MLI 피쳐(40)는, 상이한 ILD 층의 BEOL 전도성 피쳐를 서로 인터커넥트하고, 예컨대 전도성 라인(80-84)을, ILD 층(42-48) 위에 놓이는 다른 ILD 층(도시되지 않음)에 배치되는 전도성 라인(도시되지 않음)에 인터커넥트하고, 그에 의해, IC 디바이스(10)의 BEOL 전도성 피쳐를 전기적으로 및/또는 물리적으로 커플링하는 BEOL 전도성 피쳐인 비아를 더 포함한다.
디바이스 레벨 콘택(60-64), 비아(70-74), 및 전도성 라인(80-84)은, Ta, Ti, Al, Cu, Co, TaN, TiN, 및/또는 다른 적절한 전도성 물질과 같은 임의의 적절한 전도성 물질을 포함한다. 디바이스 레벨 콘택(60-64), 비아(70-74), 및 전도성 라인(80-84)은 ILD 층(42-48) 및/또는 CESL(52-56)을 패턴화하는 것에 의해 형성된다. ILD 층(42-48) 및/또는 CESL(52-56)을 패턴화하는 것은, 각각의 ILD 층(42-48) 및/또는 CESL(52-56)에 콘택 개구 및/또는 라인 개구와 같은 개구(트렌치)를 형성하기 위한 리소그래피 프로세스 및/또는 에칭 프로세스를 포함할 수 있다. 몇몇 구현예에서, 리소그래피 프로세스는, 각각의 ILD 층(42-48) 및/또는 CESL(52-56) 위에 레지스트 층을 형성하는 것, 레지스트 층을 패턴 방사선에 노광하는 것, 및 노광된 레지스트 층을 현상하고, 그에 의해, 각각의 ILD 층(42-48) 및/또는 CESL(52-56)에 개구(들)를 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패턴화된 레지스트 층을 형성하는 것을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스, 또는 이들의 조합을 포함한다. 그 후, 개구(들)는 하나 이상의 전도성 물질로 충전된다. 전도성 물질(들)은, PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적절한 퇴적 프로세스, 또는 이들의 조합에 의해 퇴적될 수 있다. 그 후, CMP 프로세스와 같은 평탄화 프로세스에 의해 임의의 잉여의(excess) 전도성 물질(들)이 제거될 수 있고, 그에 의해, ILD 층(42-48), CESL(52-56), 디바이스 레벨 콘택(60-64), 비아(70-74), 및/또는 전도성 라인(80-84)의 상부 표면을 평탄화한다.
도 2는, 본 개시의 다양한 양태에 따른, MLI 피쳐의 인터커넥트 구조체를 제조하기 위한 방법(100)의 플로우차트이다. 도 3a 내지 도 3g는, 본 개시의 다양한 양태에 따른, MLI 피쳐의 인터커넥트 구조체를 제조하기 위해 도 2의 방법(100)을 구현하는 경우의, IC 디바이스(10)의 부분 A의, 부분적인 또는 전체의, 확대된 단편적인 개략도이다. 도 2 및 도 3a 내지 도 3g의 인터커넥트 구조체는, 본원에서 설명되는 바와 같이, 기저의 MEOL 피쳐 및/또는 기저의 BEOL 피쳐와 같은 MLI 피쳐의 기저의 전도성 피쳐를, 후속하는 프로세싱 동안 손상으로부터 보호하도록 구성되는 비아, 예컨대 비아(72)를 포함한다. 도 2 및 도 3a 내지 도 3g는, 본 개시의 발명적 개념을 더 잘 이해하기 위해 명료성을 위해 단순화되었다. 추가적인 단계가, 방법(100)의 이전, 도중 및 이후에 제공될 수 있고, 설명되는 단계 중 일부는 방법(100)의 추가적인 실시형태를 위해 이동, 대체, 또는 제거될 수 있다. 추가적인 피쳐가 부분 A에서 묘사되는 인터커넥트 구조체에 추가될 수 있고, 하기에 설명되는 피쳐 중 일부는, 부분 A에서 묘사되는 인터커넥트 구조체의 다른 실시형태에서 대체, 수정, 또는 제거될 수 있다.
블록 110에서, MLI 피쳐의 제1 인터커넥트 피쳐가 제1 유전체 층에 형성된다. 몇몇 구현예에서, 제1 인터커넥트 피쳐는 MLI 피쳐의 디바이스 레벨 콘택(예를 들면, 디바이스 레벨 콘택(60 내지 64) 중 하나)과 같은 MEOL 피쳐이다. 대안적으로, 몇몇 구현예에서, 제1 인터커넥트 피쳐는, MLI 피쳐의 전도성 라인(예를 들면, 전도성 라인(80-84) 중 하나)과 같은 BEOL 피쳐이다. 제1 인터커넥트 피쳐는 코발트를 포함한다. 예를 들면, 도 3a를 참조하면, 디바이스 레벨 콘택(62)이 ILD 층(44)에 형성된다. 디바이스 레벨 콘택(62)은 코발트를 포함한다. 몇몇 구현예에서, 디바이스 레벨 콘택(62)의 볼륨은 적어도 20 %의 코발트를 포함한다. 예를 들면, 디바이스 레벨 콘택(62)은, 코발트 또는 코발트 합금(예를 들면, 티타늄, 텅스텐, 니켈, 인, 붕소, 알루미늄, 탄탈룸, 다른 적절한 코발트 합금 구성 성분, 또는 이들의 조합을 포함함)을 포함한다. 몇몇 구현예에서, 디바이스 레벨 콘택(62)을 형성하는 것은, 리소그래피 및 에칭 프로세스를 수행하여 ILD 층(44)에 콘택 개구를 형성하는 것(이것은 CESL(52) 및 ILD 층(42)(도시되지 않음)으로 더 연장됨), 콘택 개구를 코발트 함유 물질로 충전하는 것, 및 코발트 함유 물질 및 ILD 층(44)이 실질적으로 평면인 표면을 가지도록, 잉여의 코발트 함유 물질을 제거하는 평탄화 프로세스를 수행하는 것을 포함한다. 콘택 개구는 (CESL(52) 및 ILD 층(42)과 함께) ILD 층(44)에 의해 규정되는 측벽 및 에피택셜 소스/드레인 피쳐(30)(도시되지 않음)와 같은 IC 피쳐에 의해 규정되는 저부를 갖는다. 코발트 함유 물질은 퇴적 프로세스(예를 들면, PVD, CVD, ALD, 또는 다른 적절한 퇴적 프로세스) 및/또는 어닐링 프로세스에 의해 형성된다. 몇몇 구현예에서, 퇴적 프로세스 동안 사용되는 코발트 프리커서는, 시클로펜타디에닐 코발트 디카르보닐(cyclopentadienyl cobalt dicarbonyl; CpCo(CO)2), 디코발트 헥스카르보닐 테르트부틸아세틸렌(dicobalt hexcarbonyl tertbutylacetylene; CCTBA), 코발트 트리카르보닐 니트로실(cobalt tricarbonyl nitrosyl; Co(CO)3NO), 비스(시클로펜타디에닐)코발트(bis(cyclopentadienyl)cobalt; Co(C5H5)2,CpCo(CO)2), 비스(에틸시클로펜타디에닐)코발트(bis(ethylcyclopentadienyl)cobalt; C14H18Co), 비스(펜타메틸시클로펜타디에닐)코발트(bis(pentamethylcyclopentadienyl)cobalt; C20H30Co), 코발트 트리스(2,2,6,6-테트라메틸-3,5-헵타네디오네이트)(cobalt tris(2,2,6,6-tetramethyl-3,5-heptanedionate; Co(OCC(CH3)3CHCOC(CH3)3)3), 비스(에틸시클로펜타디에닐) 코발트)(bis(ethylcyclopentadienyl)cobalt; C14H18Co), 다른 적절한 코발트 프리커서, 또는 이들의 조합이다. 몇몇 구현예에서, 디바이스 레벨 콘택(62)은, 본질적으로 코발트 또는 코발트 합금으로 구성되는 벌크 층(디바이스 레벨 플러그로 또한 칭해짐)을 포함한다. 몇몇 구현예에서, 디바이스 레벨 콘택(62)은, 장벽 층, 부착 층, 및/또는 비아 벌크 층과 ILD 층(44) 사이에서 (CESL(52) 및 ILD 층(42)과 함께) 배치되는 다른 적절한 층을 포함한다. 그러한 구현예에서, 장벽 층 및/또는 부착 층은, 장벽 층 및/또는 부착 층이 (CESL(52), ILD 층(42), 및 에피택셜 소스/드레인 피쳐(30)와 함께) ILD 층(44) 상에 배치되고 벌크 층이 장벽 층 및/또는 부착 층 상에 배치되도록, 콘택 개구에 일치한다. 몇몇 구현예에서, 장벽 층, 부착 층 및/또는 다른 적절한 층은 티타늄, 티타늄 합금(예를 들면, TiN), 탄탈룸, 탄탈룸 합금(예를 들면, TaN), 다른 적절한 구성 성분, 또는 이들의 조합을 포함한다.
블록 120에서, 비아 개구가 제2 유전체 층에 형성되는데, 비아 개구는 제1 인터커넥트 피쳐를 노출시킨다. 예를 들면, 도 3b를 참조하면, 디바이스 레벨 콘택(62)을 노출시키는 패턴화 프로세스에 의해 ILD 층(46)(및, 몇몇 구현예에서는, CESL(54))에 비아 개구(122)가 형성된다. 묘사된 실시형태에서, 비아 개구(122)는 ILD(46) 및 CESL(54)을 통해 수직으로 연장된다. 비아 개구(122)는, 측벽(124)(ILD(46) 및 CESL(54)에 의해 규정됨), 측벽(126)(ILD(46) 및 CESL(54)에 의해 규정됨), 및 측벽(124)과 측벽(126) 사이에서 연장되는 저부(128)(디바이스 레벨 콘택(62)에 의해 규정됨)를 포함한다. 몇몇 구현예에서, 비아 개구(122)의 깊이 D는 대략 10 nm 내지 대략 50 nm이다. 몇몇 구현예에서, 비아 개구(122)를 형성하는 것은, 디바이스 레벨 콘택(62) 및 ILD 층(44)(여기서는 ILD 층(46)) 위에 유전체 층을 형성하는 것 및 디바이스 레벨 콘택(62), 예컨대 디바이스 레벨 콘택(62)의 상부 표면(129)을 노출시키는 개구를 포함하도록 유전체 층을 패턴화하는 것을 포함한다. 몇몇 구현예에서, 디바이스 레벨 콘택(62) 및 ILD 층(44) 위에 저유전율 유전체 물질을 퇴적하고, 그에 의해, ILD 층(46)을 형성하기 위해, CVD 프로세스가 수행된다. 비록 본 개시가 CESL(54)을 생략하는 실시형태를 고려하지만, CESL(54)은 ILD 층(46)을 형성하기 이전에 ILD(44) 위에 형성될 수 있다. CESL(54)은, 실리콘 질화물과 같은 ILD 층(46)의 물질과는 상이한 에칭 특성을 갖는 물질을 포함한다. ILD 층(46)(및 CESL(54))은 리소그래피 프로세스 및/또는 에칭 프로세스에 의해 패턴화될 수 있다. 예를 들면, 비아 개구(122)를 형성하는 것은, 리소그래피 프로세스를 수행하여 ILD 층(46) 위에 패턴화된 레지스트 층(도시되지 않음)을 형성하는 것 및 에칭 프로세스를 수행하여 패턴화된 레지스트 층에서 규정되는 패턴을 ILD 층(46)으로 전사하는 것을 포함한다. 리소그래피 프로세스는, (예를 들면, 스핀 코팅에 의해) ILD 층(46) 상에 레지스트 층을 형성하는 것, 노광 전 베이킹 프로세스(pre-exposure baking process)를 수행하는 것, 마스크를 사용하여 노광 프로세스를 수행하는 것, 노광 후 베이킹 프로세스(post-exposure baking process)를 수행하는 것, 및 현상 프로세스를 수행하는 것을 포함할 수 있다. 노광 프로세스 동안, 레지스트 층은 방사선 에너지(예컨대 자외선(UV) 광, 딥 UV(deep UV; DUV) 광, 또는 극 UV(extreme UV; EUV) 광)에 노출되는데, 마스크는, 마스크 패턴과 대응하는 레지스트 층 상으로 이미지가 투영되도록, 마스크의 마스크 패턴 및/또는 마스크 타입(예를 들면, 바이너리 마스크(binary mask), 위상 시프트 마스크(phase shift mask), 또는 EUV 마스크)에 따라, 레지스트 층으로의 방사선을 차단하고, 레지스트 층으로 방사선을 투과시키고, 및/또는 레지스트 층으로 방사선을 반사한다. 레지스트 층이 방사선 에너지에 민감하기 때문에, 레지스트 층의 노광 부분은 화학적으로 변하고, 레지스트 층의 특성 및 현상 프로세스에서 사용되는 현상 용액의 특성에 따라, 레지스트 층의 노광된(또는 노광되지 않은) 부분은 현상 프로세스 동안 용해된다. 현상 이후, 패턴화된 레지스트 층은 마스크와 대응하는 레지스트 패턴을 포함한다. 에칭 프로세스는 패턴화된 레지스트 층을 에칭 마스크로서 사용하여 ILD 층(46) 및 CESL(54)의 일부를 제거하고, 그에 의해, 디바이스 레벨 콘택(62)(예를 들면, 코발트를 포함하는 디바이스 레벨 콘택(62)의 벌크 층)을 노출시킨다. 몇몇 구현예에서, ILD 층(46)은 CESL(54)의 일부를 제거할 때 에칭 마스크로서 사용된다. 에칭 프로세스는 건식 에칭 프로세스(예를 들면, 반응성 이온 에칭(reactive ion etching; RIE) 프로세스), 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 몇몇 구현예에서, 다양한 선택적 에칭 프로세스가 비아 개구(122)를 형성하도록 수행된다. 에칭 프로세스 이후에, 패턴화된 레지스트 층은, 예를 들면, 레지스트 제거 프로세스(resist stripping process)에 의해 ILD 층(46)으로부터 제거된다. 대안적으로, 노광 프로세스는, 무마스크 리소그래피, 전자 빔 기록, 이온 빔 기록, 및/또는 나노임프린트(nanoimprint) 기술과 같은 다른 방법에 의해 구현 또는 대체될 수 있다.
블록 130에서, 제1 비아 벌크 층(제1 비아 플러그로 또한 칭해짐)이 비아 개구에 형성된다. 예를 들면, 도 3c를 참조하면, 비아 벌크 층(132)은 비아 개구(122) 내에 형성된다. 비아 벌크 층(132)은, 비아 벌크 층(132)이 깊이 D보다 더 작은 두께 T1을 가지도록, 비아 개구(122)를 부분적으로 충전한다. 몇몇 구현예에서, 두께 T1은 대략 50 nm 미만(예를 들면, 대략 5 nm 내지 대략 49 nm)이다. 묘사된 실시형태에서, 비아 벌크 층(132)은 디바이스 레벨 콘택(62)의 노출된 상부 표면(129) 및 ILD 층(46) 및 CESL(54)에 의해 규정되는 측벽(124, 126)의 일부분 바로 상에 배치된다. 비아 개구(122)의 나머지(충전되지 않은) 부분은, ILD 층(46)의 상부 표면과 비아 벌크 층(132)의 상부 표면(134) 사이에서 규정되는 깊이 D'을 갖는다. 몇몇 구현예에서, 깊이 D'은 대략 1 nm 내지 대략 45 nm이다. 묘사된 실시형태에서, 비아 벌크 층(132)은 텅스텐, 텅스텐 합금, 루테늄, 루테늄 합금, 코발트 또는 코발트 합금을 포함한다. 몇몇 구현예에서, 비아 벌크 층(132)은, 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 다른 저 저항률 금속 구성 성분, 이들의 합금, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 구리와 같은 비아 벌크 층(132)의 물질은, 비아 벌크 층(132)의 금속 구성 성분이 ILD 층(46) 안으로 확산하는 것을 방지하도록 구성되는 라이너 층을 필요로 할 수도 있다. 비아 벌크 층(132)은 상향식(bottom-up) 퇴적 프로세스에 의해 형성되는데, 이것은 일반적으로, 개구를 저부에서부터 상부로 충전하는 퇴적 프로세스를 가리킨다(이것은 개구의 상향식 충전으로 칭해질 수 있음). 몇몇 구현예에서, 상향식 퇴적 프로세스는, 유전체 표면(여기서는, ILD 층(46) 및 CESL(54)에 의해 규정되는 측벽(124, 126) 및 ILD 층(46)의 상부 표면)으로부터 비아 벌크 물질의 성장을 제한(또는 방지)하면서, 금속 표면(여기서는 디바이스 레벨 콘택(62)의 노출된 상부 표면(129)에 의해 규정되는 비아 개구(122)의 저부(128))으로부터 비아 벌크 물질을 선택적으로 성장시키는 퇴적 프로세스의 다양한 파라미터를 구성하는 것을 포함한다. 그러한 것은 선택적 퇴적 프로세스로 칭해질 수 있다. 예를 들면, 비아 벌크 층(132)을 형성하는 것은, ILD 층(46) 및/또는 CESL(54)으로부터 텅스텐, 루테늄, 또는 코발트의 성장을 제한(또는 방지)하면서 디바이스 레벨 콘택(62)의 노출된 상부 표면(129)으로부터, 텅스텐, 루테늄, 또는 코발트를 선택적으로 성장시키기 위해, 퇴적 프로세스, 예컨대 CVD 프로세스의 다양한 파라미터를 조정하는 것을 포함한다. 조정될 수 있는 다양한 퇴적 파라미터는, 퇴적 프리커서(예를 들면, 금속 프리커서 및/또는 반응물), 퇴적 프리커서 유량(flow rate), 퇴적 온도, 퇴적 시간, 퇴적 압력, 소스 전력, 무선 주파수(radio frequency; RF) 바이어스 전압, RF 바이어스 전력, 다른 적절한 퇴적 파라미터, 또는 이들의 조합을 포함한다. 다른 예에서, 비아 벌크 층(132)을 형성하는 것은, ALD 순환 프로세스(ALD-cyclic process)를 수행하는 것을 포함하는 데, 여기서 ALD 사이클의 수는, 루테늄 층과 같은 비아 벌크 층(132)의 두께 T1을 제어하도록 조정된다. 퇴적 프로세스는 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적절한 퇴적 프로세스, 또는 이들의 조합이다. 두께 T1 및 깊이 D는, 상향식 퇴적 프로세스를 향상시키는 두께 T1 대 깊이 D의 비율을 달성하도록 조정될 수 있다. 예를 들면, 몇몇 구현예에서, 두께 T1 대 깊이 D의 비율(T1/D)은 대략 1 내지 대략 20이다. 대안적으로, 몇몇 구현예에서, 비아 벌크 층(132)은, 비아 개구(122)를 완전히 충전하는 비아 벌크 물질을 퇴적하는 것(반드시 상향식 양식은 아님) 및 비아 벌크 층(132)의 소망되는 두께(예를 들면, 두께 T1) 및/또는 비아 개구(122)의 나머지(충전되지 않은) 부분의 소망되는 깊이(예를 들면, 깊이 D')를 달성할 때까지 비아 벌크 물질을 에칭 백하는(etching back) 것에 의해 형성된다. 몇몇 구현예에서, 에칭 백은 ILD 층(46)의 상부 표면 위에 퇴적되는 임의의 비아 벌크 물질을 제거할 수 있다. 퇴적 및 에칭 백은 본원에서 설명되는 것과 같은 임의의 적절한 프로세스에 의해 구현될 수 있다.
블록 140에서, 비아 장벽 층(비아 라이너 층으로 또한 칭해짐)이 비아 개구 내의 비아 벌크 층 위에 형성된다. 예를 들면, 도 3d를 참조하면, 비아 장벽 층(142)이 비아 개구(122) 내에 형성된다. 비아 장벽 층(142)은 비아 개구(122)를 부분적으로 충전한다. 묘사된 실시형태에서, 비아 개구(122)의 나머지(충전되지 않은) 부분을 규정하는 비아 벌크 층(132) 및 ILD 층(46)의 부분(여기서는, 비아 벌크 층(132)의 상부 표면(134) 및 ILD 층(46)에 의해 규정되는 측벽(124, 126)의 나머지 부분) 바로 상에 비아 장벽 층(142)이 배치된다. 퇴적될 때, 비아 장벽 층(142)은 오메가 형상을 나타내며, 비아 장벽 층(142)이 비아 개구(122) 내에서 "부유하도록", (종래의 비아 장벽 층과는 대조적으로) 디바이스 레벨 콘택(62)에 물리적으로 접촉하지 않는다. 따라서, 비아 장벽 층(142)은 "부유하는" 오메가 형상의 비아 장벽 층으로 칭해진다. 비아 개구(122)의 나머지(충전되지 않은) 부분의 깊이 D'는, 비아 장벽 층(142)의 상부 표면(144) 및 ILD 층(46)의 상부 표면 사이에서 규정되는 깊이 D1'로 감소된다. 몇몇 구현예에서, 깊이 D1'는 대략 1 nm 내지 대략 10 nm이다. 장벽 층(142)이 인터커넥트 구조체의 노출된 표면 위에서 실질적으로 균일한 두께 T2를 가지도록, 비아 장벽 층(142)은, PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적절한 퇴적 프로세스, 또는 이들의 조합에 의해 컨포멀하게 퇴적된다. 묘사된 실시형태에서, 두께 T2는 깊이 D'보다 더 작고, 두께 T1 및 두께 T2의 합은 깊이 D보다 더 작다. 몇몇 구현예에서, 두께 T2는 대략 1 nm 내지 대략 10 nm이다. 비아 장벽 층(142)은, 유전체 물질(여기서는, ILD 층(46))과 비아 개구(122)를 충전하기 위해 후속하여 형성되는 금속 물질 사이의 부착을 촉진시키는 물질을 포함한다. 예를 들면, 비아 장벽 층(142)은, 티타늄, 티타늄 합금, 탄탈룸, 탄탈룸 합금, 코발트, 코발트 합금, 루테늄, 루테늄 합금, 몰리브덴, 몰리브덴 합금, 금속 물질과 유전체 물질 사이의 부착을 촉진 및/또는 향상시키도록 구성되는 다른 적절한 구성 성분, 또는 이들의 조합을 포함한다. 묘사된 실시형태에서, 비아 장벽 층(142)은 탄탈룸 및 질소(예를 들면, 탄탈룸 질화물) 또는 티타늄 및 질소(예를 들면, 티타늄 질화물)를 포함한다. 몇몇 구현예에서, 비아 장벽 층(142)은 비아 장벽 다층보다 더 많은 것을 포함한다. 예를 들면, 비아 장벽 층(142)은, 티타늄을 포함하는 제1 하위 층(sub-layer) 및 티타늄 질화물을 포함하는 제2 하위 층을 포함한다. 다른 예에서, 비아 장벽 층(142)은, 탄탈룸을 포함하는 제1 하위 층 및 탄탈룸 질화물을 포함하는 제2 하위 층을 포함한다.
블록 150에서, 제2 비아 벌크 층(제2 비아 플러그로 또한 칭해짐)이 비아 개구 내의 비아 장벽 층 위에 형성된다. 예를 들면, 도 3e를 참조하면, 비아 벌크 층(152)이 비아 개구(122)의 임의의 나머지(충전되지 않은) 부분을 충전하도록, 비아 벌크 층(152)이 비아 개구(122) 내에 형성된다. 묘사된 실시형태에서, 비아 벌크 층(152)은 비아 장벽 층(142)의 상부 표면(144) 바로 상에 배치된다. 묘사된 실시형태에서, 비아 벌크 층(152)은 텅스텐, 텅스텐 합금, 루테늄, 루테늄 합금, 코발트, 또는 코발트 합금을 포함한다. 몇몇 구현예에서, 비아 벌크 층(152)은, 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 다른 저 저항률 금속 구성 성분, 이들의 합금, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 비아 벌크 층(152)의 금속 물질은 금속 물질과 동일하다. 몇몇 구현예에서, 비아 벌크 층(152)의 금속 물질은 금속 물질과는 상이하다. 비아 벌크 층(152)은 비선택적(non-selective) 퇴적 프로세스에 의해 형성된다. 예를 들면, 비아 장벽 층(142) 위에 비아 벌크 물질을 퇴적하기 위해 CVD와 같은 블랭킷 퇴적 프로세스가 수행되고, 그에 의해, 비아 벌크 층(152)을 형성한다. 몇몇 구현예에서, 블랭킷 퇴적 프로세스는, PVD, ALD, 전기 도금, 무전해 도금, 다른 적절한 퇴적 프로세스, 또는 이들의 조합이다.
블록 160에서, 제1 비아 벌크 층, 비아 장벽 층, 및 제2 비아 벌크 층의 나머지가 MLI 피쳐의 비아(인터커넥트 피쳐)를 형성하도록, 평탄화 프로세스가 수행된다. 예를 들면, 도 3f를 참조하면, 잉여의 비아 벌크 층(152) 및/또는 (ILD 층(46)의 상부 표면 위에 배치되는 것과 같은) 비아 장벽 층(142)을 제거하여, 결과적으로 비아(72)로 나타나도록, CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다. 비아(72)는, 비아 벌크 층(132), 비아 장벽 층(142), 및 두께 T3을 갖는 비아 벌크 층(152)을 포함한다(이들은 비아 개구(122)를 충전하기 위해 결합됨). 몇몇 구현예에서, 두께 T3은 D1'과 대략 동일하고 두께 T1보다 더 작다. 예를 들면, 몇몇 구현예에서, 두께 T3은 대략 1 nm 내지 대략 10 nm이다. CMP 프로세스는, ILD 층(46)의 상부 표면 및 비아(72)의 상부 표면이 실질적으로 평면인 표면이 되도록, 비아(72)의 상부 표면을 평탄화할 수 있다. 비아 벌크 층(132) 위에 부유하는 오메가 형상의 비아 장벽 층(142)을 형성하는 것(도 3e)은, 비아(72)의 위쪽 부분과 ILD 층(46)(및/또는 CESL) 사이의 부착력을 향상시키고, 비아(72)와 ILD 층(46) 사이의 임의의 갭을 상당히 감소시킨다(그리고, 몇몇 구현예에서는, 제거한다). 따라서, 평탄화 프로세스로부터의 슬러리가 기저의 디바이스 레벨 콘택(62)으로 스며드는 것을 방지하여, 평탄화 프로세스 및/또는 다른 후속하는 프로세싱 동안 기저의 디바이스 레벨 콘택(62)의 부식(손상)을 방지 또는 감소시킨다. 부유하는 오메가 형상의 비아 장벽 층(142)에 의해 비아(72)의 위쪽 부분과 ILD 층 사이에 제공된 향상된 부착력은, 평탄화 유도 박리를 추가로 방지할 수 있다.
비아 벌크 층(132) 및 비아 벌크 층(152)은 일괄적으로 비아 플러그로 칭해질 수 있는데, 이 경우, 비아 벌크 층(132)은 제1 비아 플러그 부분이고 비아 벌크 층(152)은 제2 비아 플러그 부분이다. 묘사된 실시형태에서, 비아(72)는, 비아 플러그(여기서는, 비아 벌크 층(132))와 ILD 층 및/또는 CESL(여기서는 ILD 층(46) 및 CESL(54)) 사이에 어떠한 장벽 층도 존재하지 않는 무장벽 비아 부분(barrier-free via portion)(162A), 및 비아 플러그(여기서는, 비아 벌크 층(152))와 ILD 층 및/또는 CESL(여기서는, ILD 층(46)) 사이에 장벽 층(여기서는, 비아 장벽 층(142))이 배치되는 장벽 비아 부분(barrier via portion)(162B)을 구비한다. 따라서, 비아 장벽 층(142)은 비아(72)의 측벽만을 부분적으로 라이닝한다(line). 도 3f에서, 비아 장벽 층(142)은 비아 벌크 층(152)의 저부 표면, 비아 벌크 층(152)의 측벽, 및 비아 벌크 층(132)의 상부 표면을 라이닝하고, 비아 벌크 층(132)의 저부 표면 또는 측벽을 라이닝하지 않는다. 비아 벌크 층(132)이 비아 장벽 층(142)과 디바이스 레벨 콘택(62) 사이에 배치되기 때문에, 비아 장벽 층(142)은 비아(72) 내에서 부유하고 디바이스 레벨 콘택(62)에 물리적으로 접촉하지 않는다. 따라서, 비아 벌크 층(132) 및/또는 비아 벌크 층(152)과 같은 비아 플러그의 볼륨은 충분히 높게 유지되고, 비아 장벽 층(142)은, 비아(72)가 낮은 저항을 나타내고, 몇몇 구현예에서는, 무장벽 비아의 것과 유사한 저항을 나타내도록, 비아(72)의 저항에 대해 최소의 영향력을 갖는다. 몇몇 구현예에서, 비아 장벽 층(142)은 비아(72)의 볼륨의 대략 2 % 미만을 구성하고, 비아 벌크 층(152)은 비아(72)의 볼륨의 대략 1 % 내지 대략 10 %를 구성하고, 비아 벌크 층(132)은 비아(72)의 볼륨의 대략 90 % 내지 대략 99 %를 구성한다. 몇몇 구현예에서, 비아 플러그 볼륨을 최대화하기 위해, 비아 장벽 층(142)은, 대략 1 nm 내지 대략 10 nm의 두께를 갖는 비아(72)의 최상부 부분(topmost portion)에 배치된다.
묘사된 실시형태를 촉진하기 위해, 비아 벌크 층(142)은, 부분 A 및 부분 A 사이에 배치되는 부분 B를 구비하는데, 여기서 부분 A 및 부분 B는 결합되어 실질적으로 U자 형상 비아 벌크 층(142)을 형성한다. 부분 A는 ILD 층(46)을 라이닝하고 부분 B는 비아 벌크 층(132)의 상부 표면(134)을 라이닝한다. 비아 벌크 층(132)이 비아(72)에서 실질적으로 균일한 두께를 가지도록, 부분 A는 두께 T2를 갖고 부분 B는 두께 T2를 갖는다. 부분 B의 상부 표면은 부분 A의 상부 표면보다 더 낮다. 묘사된 실시형태에서, 비아 벌크 층(142)의 부분 A 및 부분 B의 상부 표면은 실질적으로 평면이다. 비아 벌크 층(152)이 세 개의 면 상에서 비아 장벽 층(142)에 의해 부분적으로 둘러싸이도록, 비아 벌크 층(152)의 측벽은 비아 장벽 층(142)의 부분 A에 의해 라이닝되고, 비아 벌크 층(152)의 저부는 부분 B에 의해 라이닝된다. 비아 벌크 층(152)의 폭(W152)은 비아 벌크 층(132)의 폭(W132)보다 더 작다. 몇몇 구현예에서, 비아 벌크 층(152)의 폭은, 비아 장벽 층(142)의 부분 A의 두께 T2를 뺀 비아 벌크 층(132)의 폭과 대략 동일하다(다시 말하면, W152 = W132 - T2이다). 비아 벌크 층(132)의 두께는, 비아 벌크 층(152)의 두께보다 더 크고(다시 말하면, T1 > T3) 및 비아 장벽 층(142)의 두께보다 더 크다(다시 말하면, T1 > T2이다). 몇몇 구현예에서, 두께 T1 대 두께 T2의 비율(T1:T2)은 대략 5:1 내지 대략 25:1이다. 몇몇 구현예에서, 비아 벌크 층(132)의 두께는 비아 벌크 층(132)의 두께와 비아 장벽 층(142)의 두께의 합보다 더 크다(다시 말하면, T1 > T2 + T3이다). 몇몇 구현예에서, 두께 T2와 두께 T3의 합에 대한 두께 T1의 비율(T1:T2+T3)은 대략 2.5:1 내지 대략 12.5:1이다. 묘사된 실시형태에서, 비아 벌크 층(132)은 직사각형 형상의 단면을 갖는다. 예를 들면, 비아 벌크 층(132)은 실질적으로 평면인 저부 표면, 실질적으로 평면인 상부 표면, 및 실질적으로 평면인 측벽을 갖는다. 몇몇 구현예에서, 비아 벌크 층(132), 비아 장벽 층(142), 및/또는 비아 벌크 층(152)의 측벽이 테이퍼 형상을 가지도록(tapered), 비아(72)의 측벽은 테이퍼 형상을 갖는다. 따라서, 비아 벌크 층(132)은 사다리꼴 형상의 단면을 가질 수도 있다. 그러한 구현예에서, 비아 벌크 층(132) 및/또는 비아 벌크 층(152)의 두께는 그들의 상부 표면으로부터 그들의 저부 표면으로 감소한다.
블록 170에서, MLI 피쳐의 제2 인터커넥트 피쳐가 제3 유전체 층에 형성된다. 제2 인터커넥트 피쳐는, MLI 피쳐의 전도성 라인(예를 들면, 전도성 라인(80-84) 중 하나)과 같은 BEOL 피쳐이다. 예를 들면, 도 3g를 참조하면, ILD 층(48)에 전도성 라인(82)이 형성된다. 전도성 라인(82)은, 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 다른 저 저항률 금속 구성 성분, 이들의 합금, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 전도성 라인(82)을 형성하는 것은, 리소그래피 및 에칭 프로세스를 수행하여 ILD 층(48)에 콘택 개구를 형성하는 것(이것은 CESL(56) 안으로 더 연장됨), 콘택 개구를 전도성 물질로 충전하는 것, 및 전도성 물질 및 ILD 층(48)이 실질적으로 평면의 표면을 가지도록, 잉여의 전도성 물질을 제거하는 평탄화 프로세스를 수행하는 것을 포함한다. 콘택 개구는, (CESL(56)과 함께) ILD 층(48)에 의해 규정되는 측벽 및 비아(72)에 의해 규정되는 저부를 갖는다. 전도성 물질은, 퇴적 프로세스(예를 들면, PVD, CVD, ALD, 또는 다른 적절한 퇴적 프로세스) 및/또는 어닐링 프로세스에 의해 형성된다. 몇몇 구현예에서, 전도성 라인(82)은 벌크 층(전도성 플러그로 또한 칭해짐)을 포함한다. 몇몇 구현예에서, 전도성 라인(82)은, 장벽 층, 부착 층, 및/또는 벌크 층과 ILD 층(48) 사이에서 (CESL(56)과 함께) 배치되는 다른 적절한 층을 포함한다. 그러한 구현예에서, 장벽 층 및/또는 부착 층이 (CESL(56)과 함께) ILD 층(48) 상에 배치되고, 벌크 층이 장벽 층 및/또는 부착 층을 배치되도록, 장벽 층 및/또는 부착 층은 콘택 개구에 일치한다. 몇몇 구현예에서, 장벽 층, 부착 층 및/또는 다른 적절한 층은 티타늄, 티타늄 합금(예를 들면, TiN), 탄탈룸, 탄탈룸 합금(예를 들면, TaN), 다른 적절한 구성 성분, 또는 이들의 조합을 포함한다. 묘사된 실시형태에서, 전도성 라인(82)은 직사각형 형상의 단면을 갖는다. 예를 들면, 전도성 라인(82)은 실질적으로 평면인 저부 표면, 실질적으로 평면인 상부 표면, 및 실질적으로 평면인 측벽을 갖는다. 몇몇 구현예에서, 전도성 라인(82)의 두께가 ILD 층(48)의 상부 표면으로부터 ILD 층(46)의 상부 표면으로 감소하도록, 전도성 라인(82)의 측벽은 테이퍼 형상을 갖는다. 묘사된 실시형태를 촉진하기 위해, 전도성 라인(82)은, ILD 층(46), 비아 장벽 층(142), 및 비아 벌크 층(152)에 물리적으로 접촉한다.
디바이스 레벨 콘택(62), 비아(72), 및 전도성 라인(82)은 결합하여 MLI 피쳐(40)의 인터커넥트 구조체(172)를 형성한다. 비아(72)는 ILD 층(46) 및 CESL(54)을 통해 수직으로 연장되어, MLI 피쳐(40)의 상이한 레벨(또는 층)에 있는 인터커넥트 피쳐 - 여기서는 (MLI 피쳐(40)의 콘택 층에 배치되는) 디바이스 레벨 콘택(62) - 및 (MLI 피쳐(40)의 금속 1(metal-1; M1) 층에 배치되는) 전도성 라인(82)에 물리적으로 및/또는 전기적으로 커플링된다. 블록 180에서, 제조는 MLI 피쳐(40)와 같은 MLI 피쳐의 제조를 완료하도록 계속될 수 있다. 예를 들면, M2 층 내지 Mn 층과 같은 M1 층 위에 MLI 피쳐(40)의 추가적인 레벨이 형성될 수 있는데, 여기서 n은 MLI 피쳐(40)에서의 금속 층의 수를 나타내고 M2 층 내지 Mn 층의 각각은, 유전체 물질에 배치되는 전도성 라인(80-84)과 유사한 전도성 라인을 포함한다. 비아(70-74)와 유사한 비아가, M2 층 내지 Mn 층과 같은 인접한 금속 층을 연결하도록 제조될 수 있다. 몇몇 구현예에서, 비아 중 하나 이상은 인접하지 않은 금속 층을 연결할 수도 있다.
본 개시는, 비아 벌크 층(152) 및/또는 비아 장벽 층(142)이 평탄화 프로세스에 의해 비아 개구(122)로부터 부분적으로 또는 완전히 제거되는 실시형태를 고려한다. 예를 들면, CMP 프로세스와 같은 평탄화 프로세스의 파라미터는, 필요에 따라, 비아 장벽 층(142) 및/또는 비아 벌크 층(152)의 프로파일을 수정하도록 구성될 수 있다. 몇몇 구현예에서, 평탄화 프로세스의 파라미터는, 비아 장벽 층(142) 및/또는 비아 벌크 층(152)의 소망되는 상부 표면 구성 및/또는 두께 구성을 달성하도록 조정된다. 도 4 내지 도 6을 참조하면, 도 4 내지 도 6은, 본 개시의 다양한 양태에 따른, IC 디바이스(10)의 부분 A의, 부분적인 또는 전체의, 확대된 단편적인 개략도이다. 도 4에서, 도 2의 방법(100)에서 구현되는 평탄화 프로세스는, 비아(72)가 비아 벌크 층(152)을 포함하지 않도록, 비아 벌크 층(152)이 완전히 제거하고 비아 장벽 층(142)을 부분적으로 제거한다. 평탄화 프로세스는 비아 장벽 층(142)의 상부 표면을 수정한다. 예를 들면, 비아 장벽 층(142)의 부분 B는, 부분 B의 중심의 두께가 부분 B의 가장자리의 두께보다 더 작도록, 오목한 상부 표면을 갖는다. 몇몇 구현예에서, 부분 B의 두께는 부분 B의 가장자리에서의 두께 T2로부터 부분 B의 중심에서의 두께 T2 미만의 두께로 감소한다. 몇몇 구현예에서, 묘사되는 바와 같이, 부분 A는 테이퍼 형상의 두께를 갖는다. 예를 들면, 부분 A의 두께는, 부분 A의 상부 표면에서의 두께 T2 미만의 두께로부터 부분 A의 저부 표면에서의 두께 T2로 증가한다. 몇몇 구현예에서, 부분 A는 실질적으로 평면인 측벽 표면 및 만곡된 측벽 표면을 가지며, 부분 B는 만곡된 상부 표면 및 실질적으로 평면인 저부 표면을 갖는다. 묘사된 실시형태를 촉진하기 위해, 전도성 라인(82)은, ILD 층(46)의 상부 표면 아래로 연장되고 비아 장벽 층(142)과 물리적으로 접촉하는 부분 C를 포함한다. 부분 C는, 두께 T3과 두께 T2의 합보다 더 작은 두께 T4를 갖는다(다시 말하면, T4 < T3 + T2이다). 몇몇 구현예에서, 두께 T4는 대략 10 nm 미만이다. 부분 C의 오목한 저부 표면은, 부분 C의 중심의 두께가 부분 C의 가장자리의 두께보다 더 크도록, 비아 장벽 층(142)과 물리적으로 접촉한다. 예를 들면, 부분 C의 중심에서의 두께 T4는 부분 C의 가장자리에서의 두께 T4보다 더 크다. 따라서, 전도성 라인(82)은, 실질적으로 평면인 저부 표면 부분 사이에 배치되는 오목한 저부 표면 부분을 포함하는 저부 표면을 갖는다. 도 4의 부분 A에서 묘사되는 인터커넥트 구조체에 추가적인 피쳐가 추가될 수 있고 설명되는 피쳐 중 일부는 도 4의 부분 A에서 묘사되는 인터커넥트 구조체의 다른 실시형태에서 대체, 수정 또는 제거될 수 있다.
도 5에서, 평탄화 프로세스는, 비아(72)가 비아 벌크 층(152)을 포함하지 않고 비아 장벽 층(142)의 부분이 비아 벌크 층(132)의 상부 표면(134)으로부터 완전히 제거되도록, 비아 벌크 층(152)을 완전히 제거하고 비아 장벽 층(142)의 부분을 완전히 제거한다. 그러한 구현예에서, 평탄화 프로세스는 비아 장벽 층(142)의 상부 표면을 수정하고, 비아 장벽 층(142)이 두 개의 별개의 부분으로 분리되도록, 비아 장벽 층(142)의 부분 B를 부분 B1으로 분리하는데, 여기서 각각의 별개의 부분은 부분 A 중 하나 및 부분 B1 중 하나를 포함한다. 부분 B1은 만곡된 상부 표면 및 실질적으로 평면인 저부 표면을 갖는다. 부분 B1의 두께는 두께 T2(부분 A에 인접함)로부터 제로까지 테이퍼 형상을 갖는다. 몇몇 구현예에서, 묘사되는 바와 같이, 부분 A의 상부 부분은 테이퍼 형상의 두께를 가지며, 부분 A의 저부 부분은 두께 T2를 갖는다. 예를 들면, 부분 A의 상부 부분의 두께는, 부분 A의 상부 표면에서의 두께 T2 미만의 두께로부터, 부분 A의 길이를 따르는 어떤 지점에서의 두께 T2로 증가한다. 몇몇 구현예에서, 부분 A는 실질적으로 평면인 측벽 표면 및 만곡된 측벽 표면을 갖는다. 묘사된 실시형태를 촉진하기 위해, 전도성 라인(82)은 또한, ILD 층(46)의 상부 표면 아래로 연장되는 부분 C를 포함하며, 여기서 부분 C는 비아 장벽 층(142)뿐만 아니라, 비아 벌크 층(132)의 상부 표면(134)의 부분과도 또한 물리적으로 접촉한다. 그러한 구현예에서, 두께 T4는, 두께 T3과 두께 T2의 합보다 더 작거나 같다(다시 말하면, T4 ≤ T3 + T2이다). 몇몇 구현예에서, 두께 T4는 대략 1 nm 내지 대략 10 nm이다. 부분 C의 오목한 저부 표면은, 부분 C의 중심의 두께가 부분 C의 가장자리의 두께보다 더 크도록, 비아 장벽 층(142) 및 비아 벌크 층(132)과 물리적으로 접촉한다. 예를 들면, 부분 C의 중심에서의 두께 T4는 부분 C의 가장자리에서의 두께 T4보다 더 크다. 따라서, 전도성 라인(82)은, 실질적으로 평면인 저부 표면 부분 사이에 배치되는 오목한 저부 표면 부분을 포함하는 저부 표면을 갖는다. 도 5의 부분 A에서 묘사되는 인터커넥트 구조체에 추가적인 피쳐가 추가될 수 있고 설명되는 피쳐 중 일부는 도 5의 부분 A에서 묘사되는 인터커넥트 구조체의 다른 실시형태에서 대체, 수정 또는 제거될 수 있다.
도 6에서, 평탄화 프로세스는, 비아(72)가 비아 벌크 층(152)을 여전히 포함하도록, 비아 벌크 층(152)을 부분적으로 제거한다. 평탄화 프로세스는 비아 벌크 층(152)의 상부 표면을 수정한다. 예를 들면, 비아 벌크 층(152)은, 부분 D 및 부분 D 사이에 배치되는 부분 E를 구비하는데, 여기서, 부분 E의 상부 표면은 부분 D의 상부 표면 및 ILD 층(46)의 상부 표면보다 더 낮다. 부분 D의 두께가 실질적으로 두께 T3와 동일하도록, 부분 D는 실질적으로 평면인 상부 표면을 갖는다. 몇몇 구현예에서, 부분 D의 두께는 두께 T3보다 더 작을 수도 있다. 몇몇 구현예에서, 부분 D는 도 4 및 도 5에서 묘사되는 비아 장벽 층(142)의 부분 A와 마찬가지로, 테이퍼 형상의 두께를 가질 수도 있다. 부분 E의 중심의 두께가 부분 E의 가장자리의 두께보다 더 작도록, 부분 E는 오목한 표면을 갖는다. 몇몇 구현예에서, 부분 E의 두께는, 부분 E의 가장자리에서의 두께 T3으로부터, 부분 E의 중심에서의 두께 T3 미만의 두께로 감소한다. 몇몇 구현예에서, 부분 E의 두께는, 부분 E의 가장자리에서의 두께 T3 미만의 두께로부터, 부분 E의 중심에서의 두께 T3 미만의 다른 두께로 감소한다. 몇몇 구현예에서, 평탄화 프로세스는 비아 벌크 층(152)의 부분 E를, 도 5에서 묘사되는 비아 장벽 층(142)과 마찬가지로, 두 개의 별개의 부분으로 분리한다. 몇몇 구현예에서, 비아 벌크 층(152)은 상이한 부분을 포함하지 않으며, 대신, 비아 장벽 층(142)의 부분 A 사이에서 연장되는 오목한 상부 표면을 갖는다. 묘사된 실시형태를 촉진하기 위해, 전도성 라인(82)은 또한, 부분 C가 비아 벌크 층(152)과 물리적으로 접촉하고 비아 장벽 층(142)과 접촉하지 않는 것 외에는, ILD 층(46)의 상부 표면 아래로 연장되는 부분 C를 포함한다. 그러한 구현예에서, 두께 T4는 두께 T3보다 더 작거나 같다(다시 말하면, T4 ≤ T3이다). 부분 C의 오목한 저부 표면은, 부분 C의 중심의 두께가 부분 C의 가장자리의 두께보다 더 크도록, 비아 장벽 층(142) 및 비아 벌크 층(132)과 물리적으로 접촉한다. 예를 들면, 부분 C의 중심에서의 두께 T4는 부분 C의 가장자리에서의 두께 T4보다 더 크다. 따라서, 전도성 라인(82)은, 실질적으로 평면인 저부 표면 부분 사이에 배치되는 오목한 저부 표면 부분을 포함하는 저부 표면을 갖는다. 도 6의 부분 A에서 묘사되는 인터커넥트 구조체에 추가적인 피쳐가 추가될 수 있고 설명되는 피쳐 중 일부는 도 6의 부분 A에서 묘사되는 인터커넥트 구조체의 다른 실시형태에서 대체, 수정 또는 제거될 수 있다.
본 개시는 많은 상이한 실시형태를 제공한다. 인터커넥트 구조체 및 인터커넥트 구조체를 형성하기 위한 대응 기술이 본원에서 개시된다. 예시적인 인터커넥트 구조체는 유전체 층에 배치되는 비아를 포함한다. 비아는 제1 인터커넥트 피쳐 및 제2 인터커넥트 피쳐를 전기적으로 커플링하도록 구성된다. 비아는 유전체 층과 물리적으로 접촉하는 비아 장벽 층을 포함한다. 비아 플러그가 제1 인터커넥트 피쳐 및 유전체 층과 물리적으로 접촉하도록, 비아는 비아 장벽 층과 제1 인터커넥트 피쳐 사이에 배치되는 비아 플러그를 더 포함한다. 몇몇 구현예에서, 제1 인터커넥트 피쳐는 라인 미들 엔드 전도성 피쳐이고, 제2 인터커넥트 피쳐는 라인 백엔드 전도성 피쳐이다. 몇몇 구현예에서, 제1 인터커넥트 피쳐 및 제2 인터커넥트 피쳐는 라인 백엔드 전도성 피쳐이다. 몇몇 구현예에서, 비아 플러그는 텅스텐을 포함한다. 몇몇 구현예에서, 비아 플러그는 루테늄을 포함한다. 몇몇 구현예에서, 비아 플러그는 코발트를 포함한다. 몇몇 구현예에서, 비아 장벽 층은 티타늄을 포함한다. 몇몇 구현예에서, 비아 장벽 층은 탄탈룸을 포함한다. 몇몇 구현예에서, 비아 플러그는 제1 비아 플러그 부분(via plug portion)이고, 비아는 비아 장벽 층 위에 배치되는 제2 비아 플러그 부분을 더 포함한다. 비아 장벽 층은 제1 비아 플러그 부분과 제2 비아 플러그 부분 사이에 배치된다. 비아 장벽 층은 또한, 유전체 층과 제2 비아 플러그 부분 사이에 배치된다. 몇몇 구현예에서, 제1 비아 플러그 부분의 물질은 제2 비아 플러그 부분의 물질과 동일하다. 몇몇 구현예에서, 제1 비아 플러그 부분의 물질은 제2 비아 플러그 부분의 물질과는 상이하다.
예시적인 인터커넥트 구조체는, 유전체 층, 유전체 층에 배치되는 코발트 포함 디바이스 레벨 콘택(cobalt-comprising device-level contact), 및 코발트 포함 디바이스 레벨 콘택 위의 유전체 층에 배치되는 부분적 무장벽 비아를 포함하는 다층 인터커넥트(MLI) 피쳐를 포함한다. 부분적 무장벽 비아는, 코발트 포함 디바이스 레벨 콘택 및 유전체 층 상에 배치되며 코발트 포함 디바이스 레벨 콘택 및 유전체 층과 물리적으로 접촉하는 제1 비아 플러그 부분, 제1 비아 플러그 부분 위에 배치되는 제2 비아 플러그 부분, 및 제2 비아 플러그 부분과 제1 비아 플러그 부분 사이에 배치되는 비아 장벽 층을 포함한다. 비아 장벽 층은 또한, 제2 비아 플러그 부분과 유전체 층 사이에 배치된다. 몇몇 구현예에서, 제1 비아 플러그 부분 및 제2 비아 플러그 부분은 텅스텐, 코발트, 루테늄, 또는 이들의 조합을 포함한다. 몇몇 구현예에서, 비아 장벽 층은 티타늄을 포함한다. 몇몇 구현예에서, 비아 장벽 층은, 티타늄을 포함하는 제1 층 및 티타늄 및 질소를 포함하는 제2 층을 포함한다. 몇몇 구현예에서, 비아 장벽 층은 탄탈룸을 포함한다. 몇몇 구현예에서, 비아 장벽 층은, 탄탈룸을 포함하는 제1 층 및 탄탈룸 및 질소를 포함하는 제2 층을 포함한다. 몇몇 구현예에서, 유전체 층은, 제1 ILD 층, 제1 ILD 층 위에 배치되는 CESL, 및 CESL 위에 배치되는 제2 ILD 층을 포함한다. 그러한 구현예에서, 코발트 포함 디바이스 레벨 콘택은 제1 ILD 층에 배치된다. 그러한 구현예를 촉진하기 위해, 제1 비아 플러그 부분이 ILD 층 및 CESL과 물리적으로 접촉하고 비아 장벽 층이 ILD 층과 물리적으로 접촉하도록, 부분적 무장벽 비아가 CESL 및 제2 ILD 층에 배치된다.
예시적인 방법은 유전체 층에 비아 개구를 형성하는 것을 포함한다. 비아 개구는 유전체 층에 의해 규정되는 측벽 및 콘택에 의해 규정되는 저부를 구비한다. 방법은, 제1 비아 벌크 층을 형성하는 것, 제1 비아 벌크 층 위에 비아 장벽 층을 형성하는 것, 비아 장벽 층 위에 제2 비아 벌크 층을 형성하는 것, 및 제2 비아 벌크 층, 비아 장벽 층, 및 제1 비아 벌크 층의 나머지(remainder)가 비아를 형성하도록 평탄화 프로세스를 수행하는 것에 의해 비아 개구를 충전하는 것을 더 포함한다. 몇몇 구현예에서, 제1 비아 벌크 층은 선택적 퇴적 프로세스에 의해 형성되고, 제2 비아 벌크 층은 비선택적 퇴적 프로세스에 의해 형성된다. 몇몇 구현예에서, 선택적 퇴적 프로세스 및 비선택적 퇴적 프로세스는 CVD 프로세스이다. 몇몇 구현예에서, 평탄화 프로세스는 제2 비아 벌크 층을 완전히 제거한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 인터커넥트 구조체(interconnect structure)로서,
유전체 층에 배치되는 비아(via)를 포함하고, 상기 비아는 제1 인터커넥트 피쳐(feature) 및 제2 인터커넥트 피쳐를 연결하고, 상기 비아는 또한:
상기 유전체 층과 물리적으로 접촉하는 비아 장벽 층; 및
비아 플러그가 상기 제1 인터커넥트 피쳐 및 상기 유전체 층과 물리적으로 접촉하도록, 상기 비아 장벽 층과 상기 제1 인터커넥트 피쳐 사이에 배치되는 상기 비아 플러그를 포함하는, 인터커넥트 구조체.
실시예 2. 실시예 1에 있어서,
상기 비아 플러그는 제1 비아 플러그 부분이고; 및
상기 비아는 상기 비아 장벽 층 위에 배치되는 제2 비아 플러그 부분을 더 포함하고, 상기 비아 장벽 층은 상기 제1 비아 플러그 부분과 상기 제2 비아 플러그 부분 사이에 배치되고, 또한, 상기 비아 장벽 층은 상기 유전체 층과 상기 제2 비아 플러그 부분 사이에 배치되는, 인터커넥트 구조체.
실시예 3. 실시예 2에 있어서,
상기 제1 비아 플러그 부분의 물질은 상기 제2 비아 플러그 부분의 물질과 동일한 것인, 인터커넥트 구조체.
실시예 4. 실시예 2에 있어서,
상기 제1 비아 플러그 부분의 물질은 상기 제2 비아 플러그 부분의 물질과는 상이한 것인, 인터커넥트 구조체.
실시예 5. 실시예 2에 있어서,
상기 제1 비아 플러그 부분은 평면인 상부 표면(top surface)을 가지며 상기 제2 비아 플러그 부분은 볼록한 상부 표면을 갖는 것인, 인터커넥트 구조체.
실시예 6. 실시예 1에 있어서,
상기 비아 장벽 층이 제2 부분들 사이에 배치되는 제1 부분을 포함하도록, 상기 비아 장벽 층은 U자 형상이고, 상기 제1 부분은 상기 비아 플러그의 상부 표면을 라이닝하고(line) 상기 제2 부분은 상기 유전체 층을 라이닝하는 것인, 인터커넥트 구조체.
실시예 7. 실시예 6에 있어서,
상기 비아 장벽 층의 상기 제1 부분의 두께는, 상기 비아 장벽 층의 상기 제2 부분의 두께와 동일한 것인, 인터커넥트 구조체.
실시예 8. 실시예 6에 있어서,
상기 비아 장벽 층의 상기 제1 부분의 중심의 두께가 상기 비아 장벽 층의 상기 제1 부분의 가장자리(edge)의 두께보다 더 작도록, 상기 제1 부분은 오목한 상부 표면을 갖는 것인, 인터커넥트 구조체.
실시예 9. 실시예 6에 있어서,
상기 제2 부분은, 상기 유전체 층의 상부 표면으로부터 상기 비아 플러그의 상부 표면까지 증가하는 테이퍼 형상의(tapered) 두께를 갖는 것인, 인터커넥트 구조체.
실시예 10. 다층 인터커넥트(multilayer interconnect; MLI) 피쳐의 인터커넥트 구조체로서,
유전체 층;
상기 유전체 층에 배치되는 코발트 포함 디바이스 레벨 콘택(cobalt-comprising device-level contact); 및
상기 코발트 포함 디바이스 레벨 콘택 위의 상기 유전체 층 내에 배치되는 부분적 무장벽 비아(barrier-free via)를 포함하고, 상기 부분적 무장벽 비아는,
상기 코발트 포함 디바이스 레벨 콘택 상에 배치되고 이와 물리적으로 접촉하며 상기 유전체 층과 물리적으로 접촉하는 제1 비아 플러그 부분,
상기 제1 비아 플러그 부분 위에 배치되는 제2 비아 플러그 부분, 및
상기 제2 비아 플러그 부분과 상기 제1 비아 플러그 부분 사이에 배치되며, 또한, 상기 제2 비아 플러그 부분과 상기 유전체 층 사이에 배치되는 비아 장벽 층을 포함하는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 11. 실시예 10에 있어서,
상기 제1 비아 플러그 부분 및 상기 제2 비아 플러그 부분은 텅스텐, 코발트, 루테늄, 또는 이들의 조합을 포함하는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 12. 실시예 10에 있어서,
상기 비아 장벽 층은 티타늄, 질소, 탄탈룸, 또는 이들의 조합을 포함하는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 13. 실시예 10에 있어서,
상기 유전체 층은 제1 유전체 층이고, 상기 인터커넥트 구조체는,
상기 제1 유전체 층 위에 배치되는 제2 유전체 층; 및
상기 부분적 무장벽 비아 위의 상기 제2 유전체 층 내에 배치되는 전도성 라인을 더 포함하되, 상기 전도성 라인은, 상기 제1 유전체 층의 상부 표면 아래로 연장되며 상기 제2 비아 플러그 부분 및 상기 비아 장벽 층과 물리적으로 접촉하는 부분을 포함하고, 또한, 상기 부분은, 상기 전도성 라인의 상기 부분의 중심의 두께가, 상기 전도성 라인의 상기 부분의 가장자리의 두께보다 더 크도록, 오목한 저부(bottom) 표면을 갖는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 14. 실시예 10에 있어서,
상기 제2 비아 플러그 부분은 평면인 상부 표면을 갖는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 15. 실시예 10에 있어서,
상기 제2 비아 플러그 부분의 중심의 두께가 상기 제2 비아 플러그 부분의 가장자리의 두께보다 더 작도록, 상기 제2 비아 플러그 부분은 볼록한 상부 표면을 갖는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 16. 실시예 10에 있어서,
상기 유전체 층은 제1 층간 유전체(interlayer dielectric; ILD) 층, 상기 제1 ILD 층 위에 배치되는 콘택 에칭 정지 층(contact etch stop layer; CESL), 및 상기 CESL 위에 배치되는 제2 ILD 층을 포함하고,
상기 코발트 포함 디바이스 레벨 콘택은 상기 제1 ILD 층에 배치되며,
상기 부분적 무장벽 비아는, 상기 제1 비아 플러그 부분이 상기 ILD 층 및 상기 CESL과 물리적으로 접촉하고 상기 비아 장벽 층이 상기 ILD 층과 물리적으로 접촉하도록, 상기 CESL 및 상기 제2 ILD 층에 배치되는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
실시예 17. 방법으로서,
유전체 층에 비아 개구 - 상기 비아 개구는 상기 유전체 층에 의해 규정되는 측벽 및 콘택에 의해 규정되는 저부(bottom)를 구비함 - 를 형성하는 단계; 및
상기 비아 개구를,
제1 비아 벌크 층을 형성하는 것,
상기 제1 비아 벌크 층 위에 비아 장벽 층을 형성하는 것,
상기 비아 장벽 층 위에 제2 비아 벌크 층을 형성하는 것, 및
상기 제2 비아 벌크 층, 상기 비아 장벽 층, 및 상기 제1 비아 벌크 층의 나머지(remainder)가 상기 비아를 형성하도록, 평탄화 프로세스를 수행하는 것
에 의해 충전하는 단계를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 비아 벌크 층을 형성하는 것은 선택적 퇴적 프로세스(selective deposition process)를 수행하는 것을 포함하고, 상기 제2 비아 벌크 층을 형성하는 것은 비선택적 퇴적 프로세스(non-selective deposition process)를 수행하는 것을 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 선택적 퇴적 프로세스 및 상기 비선택적 퇴적 프로세스는 화학 기상 퇴적 프로세스(chemical vapor deposition process)인 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 평탄화 프로세스는, 상기 비아 장벽 층, 상기 제2 비아 벌크 층, 또는 둘 모두의 프로파일을 수정하는 것인, 방법.

Claims (20)

  1. 인터커넥트 구조체(interconnect structure)로서,
    유전체 층에 배치되는 비아(via)를 포함하고, 상기 비아는 제1 인터커넥트 피쳐(feature) 및 제2 인터커넥트 피쳐를 연결하고, 상기 비아는 또한,
    상기 유전체 층과 물리적으로 접촉하는 비아 장벽 층; 및
    비아 플러그가 상기 제1 인터커넥트 피쳐 및 상기 유전체 층과 물리적으로 접촉하도록, 상기 비아 장벽 층과 상기 제1 인터커넥트 피쳐 사이에 배치되는 상기 비아 플러그를 포함하고,
    상기 비아 장벽 층은 상기 비아 플러그의 상부 표면을 라이닝하는 제1 부분을 포함하고,
    상기 비아 장벽 층의 상기 제1 부분의 중심의 두께가 상기 비아 장벽 층의 상기 제1 부분의 가장자리(edge)의 두께보다 더 작도록, 상기 제1 부분은 오목한 상부 표면을 갖는 것인, 인터커넥트 구조체.
  2. 제1항에 있어서,
    상기 비아 플러그는 제1 비아 플러그 부분이고,
    상기 비아는 상기 비아 장벽 층 위에 배치되는 제2 비아 플러그 부분을 더 포함하고, 상기 비아 장벽 층은 상기 제1 비아 플러그 부분과 상기 제2 비아 플러그 부분 사이에 배치되고, 또한, 상기 비아 장벽 층은 상기 유전체 층과 상기 제2 비아 플러그 부분 사이에 배치되는 것인, 인터커넥트 구조체.
  3. 제2항에 있어서,
    상기 제1 비아 플러그 부분은 평면인 상부 표면(top surface)을 가지며 상기 제2 비아 플러그 부분은 볼록한 상부 표면을 갖는 것인, 인터커넥트 구조체.
  4. 제1항에 있어서,
    상기 비아 장벽 층은 상기 유전체 층을 라이닝하는 제2 부분들을 더 포함하고, 상기 제1 부분이 상기 제2 부분들 사이에 배치되도록, 상기 비아 장벽 층은 U자 형상인 것인, 인터커넥트 구조체.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서,
    상기 제2 부분은, 상기 유전체 층의 상부 표면으로부터 상기 비아 플러그의 상부 표면까지 증가하는 테이퍼 형상의(tapered) 두께를 갖는 것인, 인터커넥트 구조체.
  8. 다층 인터커넥트(multilayer interconnect; MLI) 피쳐의 인터커넥트 구조체로서,
    유전체 층;
    상기 유전체 층에 배치되는 코발트 포함 디바이스 레벨 콘택(cobalt-comprising device-level contact); 및
    상기 코발트 포함 디바이스 레벨 콘택 위의 상기 유전체 층 내에 배치되는 부분적 무장벽 비아(barrier-free via)
    을 포함하고, 상기 부분적 무장벽 비아는,
    상기 코발트 포함 디바이스 레벨 콘택 상에 배치되고 이와 물리적으로 접촉하며 상기 유전체 층과 물리적으로 접촉하는 제1 비아 플러그 부분,
    상기 제1 비아 플러그 부분 위에 배치되는 제2 비아 플러그 부분, 및
    상기 제2 비아 플러그 부분과 상기 제1 비아 플러그 부분 사이에 배치되며, 또한, 상기 제2 비아 플러그 부분과 상기 유전체 층 사이에 배치되는 비아 장벽 층
    을 포함하고,
    상기 비아 장벽 층은 상기 제1 비아 플러그의 상부 표면을 라이닝하는 제1 부분을 포함하고,
    상기 비아 장벽 층의 상기 제1 부분의 중심의 두께가 상기 비아 장벽 층의 상기 제1 부분의 가장자리(edge)의 두께보다 더 작도록, 상기 제1 부분은 오목한 상부 표면을 갖는 것인, 다층 인터커넥트(MLI) 피쳐의 인터커넥트 구조체.
  9. 방법으로서,
    유전체 층에 비아 개구 - 상기 비아 개구는 상기 유전체 층에 의해 규정되는 측벽 및 콘택에 의해 규정되는 저부(bottom)를 구비함 - 를 형성하는 단계; 및
    상기 비아 개구를,
    제1 비아 벌크 층을 형성하는 것,
    상기 제1 비아 벌크 층 위에 비아 장벽 층을 형성하는 것,
    상기 비아 장벽 층 위에 제2 비아 벌크 층을 형성하는 것, 및
    상기 제2 비아 벌크 층, 상기 비아 장벽 층, 및 상기 제1 비아 벌크 층의 나머지(remainder)가 상기 비아를 형성하도록, 평탄화 프로세스를 수행하는 것
    에 의해 충전하는 단계
    를 포함하고,
    상기 비아 장벽 층은 상기 제1 비아 벌크 층의 상부 표면을 라이닝하는 제1 부분을 포함하고,
    상기 비아 장벽 층의 상기 제1 부분의 중심의 두께가 상기 비아 장벽 층의 상기 제1 부분의 가장자리(edge)의 두께보다 더 작도록, 상기 제1 부분은 오목한 상부 표면을 갖는, 방법.
  10. 제9항에 있어서,
    상기 제1 비아 벌크 층을 형성하는 것은 선택적 퇴적 프로세스(selective deposition process)를 수행하는 것을 포함하고, 상기 제2 비아 벌크 층을 형성하는 것은 비선택적 퇴적 프로세스(non-selective deposition process)를 수행하는 것을 포함하는 것인, 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020190076507A 2018-06-27 2019-06-26 코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법 KR102400765B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690586P 2018-06-27 2018-06-27
US62/690,586 2018-06-27
US16/399,697 2019-04-30
US16/399,697 US11004794B2 (en) 2018-06-27 2019-04-30 Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof

Publications (2)

Publication Number Publication Date
KR20200001544A KR20200001544A (ko) 2020-01-06
KR102400765B1 true KR102400765B1 (ko) 2022-05-24

Family

ID=68886197

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190076507A KR102400765B1 (ko) 2018-06-27 2019-06-26 코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법

Country Status (5)

Country Link
US (3) US11004794B2 (ko)
KR (1) KR102400765B1 (ko)
CN (1) CN110648994B (ko)
DE (1) DE102019116730A1 (ko)
TW (1) TWI725459B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102661847B1 (ko) * 2018-09-11 2024-04-30 삼성전자주식회사 반도체 소자
US11270936B2 (en) * 2018-10-31 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including supervia and method of making
US11476196B2 (en) * 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
US11227794B2 (en) * 2019-12-19 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure
US11257755B2 (en) 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures
US20210391438A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure Having a Multi-Deck Conductive Feature and Method of Forming the Same
US11710657B2 (en) * 2020-09-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure having air gap and method of fabrication thereof
US20220102138A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure for Semiconductor Devices
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots
US11640936B2 (en) 2021-01-08 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of fabrication thereof
CN116648782A (zh) * 2021-03-26 2023-08-25 华为技术有限公司 芯片、电子设备、膜层穿孔的形成方法
US11791387B2 (en) 2021-04-30 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with backside via and methods thereof
CN113506786B (zh) * 2021-07-08 2022-02-15 哈尔滨工业大学 一种适用于叠层式封装的层间连接线改良设计方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170229372A1 (en) * 2016-02-05 2017-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnect structure having catalys layer
US20170345739A1 (en) * 2016-05-27 2017-11-30 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133139A (en) * 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
US7075134B2 (en) * 2001-11-29 2006-07-11 Symetrix Corporation Ferroelectric and high dielectric constant integrated circuit capacitors with three-dimensional orientation for high-density memories, and method of making the same
JP4340040B2 (ja) 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TW200707640A (en) 2005-03-18 2007-02-16 Applied Materials Inc Contact metallization scheme using a barrier layer over a silicide layer
US7973409B2 (en) 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
US8105937B2 (en) 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
US8354313B2 (en) 2010-04-30 2013-01-15 International Business Machines Corporation Method to optimize work function in complementary metal oxide semiconductor (CMOS) structures
US8778797B2 (en) 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias
US20120153483A1 (en) 2010-12-20 2012-06-21 Akolkar Rohan N Barrierless single-phase interconnect
US9159699B2 (en) 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9514983B2 (en) 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
CN105336672A (zh) 2014-07-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107004597A (zh) * 2014-12-23 2017-08-01 英特尔公司 解耦过孔填充
US9355893B1 (en) 2015-01-20 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing extreme low-K (ELK) dielectric layer from being damaged during plasma process
US9793212B2 (en) 2015-04-16 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170229372A1 (en) * 2016-02-05 2017-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnect structure having catalys layer
US20170345739A1 (en) * 2016-05-27 2017-11-30 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration

Also Published As

Publication number Publication date
US11004794B2 (en) 2021-05-11
DE102019116730A1 (de) 2020-01-02
US20200006230A1 (en) 2020-01-02
KR20200001544A (ko) 2020-01-06
US20230361042A1 (en) 2023-11-09
TW202006917A (zh) 2020-02-01
CN110648994B (zh) 2021-05-07
TWI725459B (zh) 2021-04-21
CN110648994A (zh) 2020-01-03
US20210257302A1 (en) 2021-08-19
US11776910B2 (en) 2023-10-03

Similar Documents

Publication Publication Date Title
KR102400765B1 (ko) 코발트 기반 인터커넥트를 위한 부분적 무장벽 비아 및 그 제조 방법
US11410877B2 (en) Source/drain contact spacers and methods of forming same
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
US11532510B2 (en) Contacts and interconnect structures in field-effect transistors
US11967552B2 (en) Methods of forming interconnect structures in semiconductor fabrication
US11908735B2 (en) Vias for cobalt-based interconnects and methods of fabrication thereof
KR20150126777A (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
US11848190B2 (en) Barrier-less structures
US20220199523A1 (en) Barrier-free interconnect structure and manufacturing method thereof
US20220359675A1 (en) Source/Drain Via Having Reduced Resistance
US10847417B1 (en) Methods of forming interconnect structures in semiconductor fabrication
KR20220021879A (ko) 다양한 채널 층을 갖는 다중 게이트 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant