JP2004221344A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】携帯電話用ＲＦモジュールなどに使用されるＭＩＳＦＥＴの高周波特性の向上と信頼性の向上を図る。
【解決手段】携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴは、ゲート電極６のドレイン９側の側面に、ソース電位に接続されたフィールドプレート電極１３を形成することによって、ホットキャリアの発生を抑制すると共に、ゲート、ドレイン間容量（帰還容量）を低減する。また、ゲート電極６の側壁にサイドウォールスペーサ１１を形成し、ゲート電極６とフィールドプレート電極１３の距離を離すことによって、ゲート電極６の近傍にフィールドプレート電極１３を設けたことに起因するゲート、ソース間容量の増大を抑制する。
【選択図】 図２
【解決手段】携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴは、ゲート電極６のドレイン９側の側面に、ソース電位に接続されたフィールドプレート電極１３を形成することによって、ホットキャリアの発生を抑制すると共に、ゲート、ドレイン間容量（帰還容量）を低減する。また、ゲート電極６の側壁にサイドウォールスペーサ１１を形成し、ゲート電極６とフィールドプレート電極１３の距離を離すことによって、ゲート電極６の近傍にフィールドプレート電極１３を設けたことに起因するゲート、ソース間容量の増大を抑制する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、携帯電話用ＲＦ（Ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）モジュールなどに使用されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板上に形成したＭＩＳＦＥＴの上部に、ソース電位に接続された導電層を形成し、この導電層でＭＩＳＦＥＴを被覆することによって、ゲート、ドレイン間の寄生容量の低減およびオン抵抗の低減を図る、いわゆるフィールドプレート構造が知られている（例えば、特許文献１参照）。
【０００３】
上記特許文献１には、ＦＥＴのゲート、ドレイン間寄生容量（帰還容量）の低減およびオン抵抗の低減を目的として、チャネルに隣接するドレインの一部とゲート電極のそれぞれの上部を特性増強導電体（Ａ ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｉｎｇ ｃｏｎｄｕｃｔｏｒ）と称するフィールドプレート電極で被覆する構造が開示されている。この特許文献１によれば、上記特性増強導電体は、チャネルとドレインとの交差部にできるだけ近づけて配置することが重要であるとされている。
【０００４】
【特許文献１】
米国特許第５２５２８４８号
【０００５】
【発明が解決しようとする課題】
携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの課題は、高周波特性（利得および効率）の向上である。
【０００６】
一般に、ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性を向上させる手法としては、素子のスケーリング（ゲート絶縁膜の薄膜化やソース、ドレインの浅接合化）が有効であると考えられている。しかし、ＲＦモジュール用ＭＩＳＦＥＴの場合は、通常のＭＩＳＦＥＴに較べて、電源電圧に相当するバッテリ（電池）の電圧が高く、かつ必要とされる出力電圧もほぼ一定であるため、スケーリングによって高周波特性の向上を実現しようとすると、ホットキャリアによる信頼性の低下が顕在化してしまう。
【０００７】
すなわち、ＲＦモジュールに使用されるＭＩＳＦＥＴは、一般にゲート電極に対してオフセットされたドレインを有するＬＤ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ）構造を採用しているため、ドレインとゲート電極との間の電位差に起因してゲート電極の近傍のドレインオフセット領域に電界が集中し、ホットキャリアが誘発されるという特徴がある。
【０００８】
このように、ＭＩＳＦＥＴの高周波特性を向上させる従来の手法は、高周波特性の向上と信頼性の向上を両立させることが困難であるという問題があった。
【０００９】
本発明の目的は、携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性を向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性の向上と信頼性の向上を両立させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明のＭＩＳＦＥＴは、第１導電型のシリコン基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の主面に形成された第２導電型のソースと、前記シリコン基板の主面に形成された第２導電型の半導体領域を介して前記ゲート電極と離間する位置に形成されたドレインと、前記ゲート電極の側壁に形成された絶縁膜からなるサイドウォールスペーサとを有し、前記ゲート電極のドレイン側の側面には、前記サイドウォールスペーサによって前記ゲート電極と離間された導電膜からなるフィールドプレート電極が形成されているものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
（実施の形態１）
図１は、本実施の形態の携帯電話用ＲＦモジュールを構成するＭＩＳＦＥＴを示すシリコン基板（以下、基板という）１の要部平面図、図２は、図１のＡ−Ａ線に沿った基板１の断面図、図３は、図１のＢ−Ｂ線に沿った基板１の断面図である。
【００１６】
ＲＦモジュールを構成するＭＩＳＦＥＴは、ｐ型の単結晶シリコンからなる基板１の主面上に成長させたｐ型のエピタキシャル層２の活性領域（Ｌ）に形成されている。このＭＩＳＦＥＴは、ｎチャネル型で構成されており、エピタキシャル層２に形成されたｎ−型半導体領域からなるドレインオフセット層８、ｎ＋型半導体領域からなるドレイン９およびｎ＋型半導体領域からなるソース１０と、エピタキシャル層２の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５の上部に形成されたゲート電極６とを備えている。
【００１７】
上記ＭＩＳＦＥＴのドレイン９は、ゲート電極６から離間した位置に形成されている。一方、ソース１０の下部のエピタキシャル層２には、その一端がゲート電極６の下部に延在するｐ型半導体領域からなるパンチスルーストッパ層４が形成されている。すなわち、上記ＭＩＳＦＥＴは、ゲート電極６に対してオフセットされたドレイン９と、パンチスルーストッパ層４とを備えたＬＤ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ）構造で構成されている。
【００１８】
また、ソース１０側のエピタキシャル層２には、ソース１０に接続され、かつその底部が基板１に達するｐ＋型の半導体領域からなるソース打ち抜き層３が形成されている。すなわち、ソース１０は、このソース打ち抜き層３を介して基板１に接続され、基板１を通じて例えば０Ｖのソース電位に接続されている。
【００１９】
ゲート電極６の側壁には、例えば酸化シリコン膜からなるサイドウォールスペーサ１１が形成されている。また、ゲート電極６のドレイン９側の側面には、ゲート電極６の上部と、サイドウォールスペーサ１１の上部と、ドレインオフセット層８の上部とを覆っている薄い絶縁膜１２を介してフィールドプレート電極１３が形成されている。絶縁膜１２は、例えば酸化シリコン膜、窒化シリコン膜あるいはそれらの積層膜からなる。フィールドプレート電極１３は、例えばｐ型またはｎ型の低抵抗多結晶シリコン膜で構成されており、図２に示すように、その上端部はゲート電極６の上部の一部を覆い、下端部はドレインオフセット層８の上部の一部を覆っている。
【００２０】
図４は、上記サイドウォールスペーサ１１と絶縁膜１２の膜厚比を示す図である。図に示すように、基板１の主面に平行な方向に沿ったサイドウォールスペーサ１１の最も厚い部分の幅（ａ）は、フィールドプレート電極１３の下端部と基板１（ドレインオフセット層８）との間の最短距離（ｂ）、すなわちフィールドプレート電極１３の下端部と基板１（ドレインオフセット層８）との間に介在する絶縁膜１２の膜厚よりも厚い（ａ＞ｂ）。このため、ゲート電極６の側壁からフィールドプレート電極１３までの距離は、上記最短距離（ｂ）、すなわちフィールドプレート電極１３の下端部から基板１（ドレインオフセット層８）の表面までの距離よりも大きい。特に限定はされないが、上記したサイドウォールスペーサ１１の最厚部の幅（ａ）は１００ｎｍ程度であり、フィールドプレート電極１３と基板１（ドレインオフセット層８）との距離（ｂ）は２０ｎｍ〜５０ｎｍ程度である。
【００２１】
上記ＭＩＳＦＥＴおよびフィールドプレート電極１３の上部には、例えば酸化シリコン膜からなる第１層間絶縁膜１５が形成されている。ＭＩＳＦＥＴのソース１０には、その上部の第１層間絶縁膜１５に形成されたコンタクトホール１６を介してソース電極１８が接続されている。また、ドレイン９には、その上部の第１層間絶縁膜１５に形成されたコンタクトホール１７を介してドレイン電極１９が接続されている。ドレイン９には、このドレイン電極１９を通じて０〜１０Ｖ程度の電圧が印加される。ソース電極１８とドレイン電極１９は、例えばアルミニウム（Ａｌ）合金膜からなる。
【００２２】
図１および図３に示すように、上記ＭＩＳＦＥＴが形成された活性領域（Ｌ）の外部には、上記ソース電極１８およびドレイン電極１９と同層のアルミニウム（Ａｌ）合金膜からなるゲート配線３１が形成されている。ゲート配線３１は、第１層間絶縁膜１５に形成されたコンタクトホール３０を介してゲート電極６に接続されている。ゲート電極６には、このゲート配線３１を通じて、例えば１．５Ｖ〜２Ｖの電位が印加される。
【００２３】
また、図１および図３に示すように、上記フィールドプレート電極１３は、活性領域（Ｌ）の外部において、第１層間絶縁膜１５に形成されたコンタクトホール３２を通じてソース電極１８と接続されている。すなわち、フィールドプレート電極１３は、このソース電極１８を介してソース電位に接続されている。
【００２４】
上記ソース電極１８、ドレイン電極１９およびゲート配線３１の上部には、例えば酸化シリコン膜からなる第２層間絶縁膜２２が形成されている。また、第２層間絶縁膜２２の上部には、ソース配線２０およびドレイン配線２１が形成されている。図２に示すように、ソース電極１８は、その上部の第２層間絶縁膜２２に形成されたスルーホール２３を介してソース配線２０と接続されている。一方、ドレイン電極１９は、その上部の第２層間絶縁膜２２に形成されたスルーホール２４を介してドレイン配線２１に接続されている。ソース配線２０およびドレイン配線２１は、例えばアルミニウム（Ａｌ）合金膜からなる。
【００２５】
このように、本実施の形態のＭＩＳＦＥＴは、ドレイン９とゲート電極６との間の電位差に起因する電界が集中するドレインオフセット層８の上部に、ソース電位に接続されたフィールドプレート電極１３を形成する。これにより、ドレインオフセット層８の電界が低電位のフィールドプレート電極１３によって緩和されるので、ホットキャリアの発生を抑制することが可能となる。この電界緩和効果は、フィールドプレート電極１３とドレインオフセット層８の距離に反比例するため、ホットキャリアの発生を抑制するためには、フィールドプレート電極１３をドレインオフセット層８に十分近づける必要がある。
【００２６】
図５は、フィールドプレート電極１３の下端部とドレインオフセット層８との間に介在する前記絶縁膜１２の膜厚（ｂ）とホットキャリア発生量との関係を示すグラフである。
【００２７】
このグラフから、絶縁膜１２の膜厚（ｂ）が５０ｎｍ以下になるとホットキャリアの発生が抑制されるようになり、特に膜厚（ｂ）が２０ｎｍの場合、ホットキャリアの抑制に大きな効果が得られることが分かる。ただし、絶縁膜１２の膜厚（ｂ）を２０ｎｍよりもさらに薄くした場合は、ホットキャリアがさらに抑制される反面、ソース電位に接続されたフィールドプレート電極１３とドレインオフセット層８との間に生じるソース、ドレイン間容量（出力容量）が顕在化するという不利益が生じる。
【００２８】
また、ソース電位に接続されたフィールドプレート電極１３をゲート電極６のドレイン９側の側面に形成することにより、このフィールドプレート電極１３がゲート電極６とドレイン９の間のシールド電極として機能するので、ゲート、ドレイン間容量（帰還容量）を低減することが可能となる。これにより、ＭＩＳＦＥＴの利得および効率が向上するので、高周波特性が向上する。
【００２９】
一方、ソース電位に接続されたフィールドプレート電極１３をゲート電極６の近傍に形成した場合は、ゲート電極６の寄生容量（ゲート、ソース間入力容量）の増大に起因するＭＩＳＦＥＴの効率低下が問題となる。
【００３０】
しかし、本実施の形態のＭＩＳＦＥＴは、ゲート電極６の側壁にサイドウォールスペーサ１１を形成したことにより、前記絶縁膜１２の膜厚（ｂ）を十分薄くした場合でも、ゲート電極６とフィールドプレート電極１３の距離を大きくすることができので、入力容量の増大に起因する効率の低下を抑制することが可能である。
【００３１】
例えば、前述したサイドウォールスペーサ１１の最も厚い部分の幅（ａ）を１００ｎｍとした場合、フィールドプレート電極１３を設けたことによる入力容量の増分は１０％以下であり、効率への影響は１％程度に過ぎない。また、サイドウォールスペーサ１１の最厚部の幅（ａ）を５０ｎｍとした場合でも、上記入力容量の増分は２０％以下であり、効率への影響は２％程度に過ぎない。
【００３２】
このように、ゲート電極６の側壁にサイドウォールスペーサ１１を形成することにより、ゲート電極６とフィールドプレート電極１３の距離を、フィールドプレート電極１３とドレインオフセット層８の距離に対して独立に制御することができる。これにより、ＭＩＳＦＥＴの高周波特性の向上と、ホットキャリアの抑制による信頼性の向上を共に実現することが可能となるので、高性能で信頼性の高い携帯電話用ＲＦモジュールを実現することができる。
【００３３】
次に、上記ＭＩＳＦＥＴの製造方法を図６〜図１４を用いて工程順に説明する。
【００３４】
まず、図６に示すように、ｐ型の単結晶シリコンからなる基板１の主面上にｐ型のエピタキシャル層２を成長させた後、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）をイオン注入することにより、その底部が基板１の表面に達するｐ＋型半導体領域からなるソース打ち抜き層３を形成する。
【００３５】
次に、図７に示すように、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）をイオン注入することにより、ｐ型半導体領域からなるパンチスルーストッパ層４を形成し、続いて、基板１を熱処理することによって、エピタキシャル層２の表面に膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成する。
【００３６】
次に、図８に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６を形成するには、ゲート絶縁膜５の上部に、例えばＣＶＤ法でｐ型多結晶シリコン膜とタングステン（Ｗ）シリサイド膜の積層膜からなるゲート電極材料を堆積し、続いて、このゲート電極材料の上部にＣＶＤ法で酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜７を堆積した後、フォトレジスト膜（図示せず）をマスクにして上記キャップ絶縁膜７とゲート電極材料をドライエッチングする。
【００３７】
次に、図９に示すように、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にヒ素（Ａｓ）およびリン（Ｐ）をイオン注入することにより、ｎ−型半導体領域からなるドレインオフセット層８、ｎ＋型半導体領域からなるドレイン９およびｎ＋型半導体領域からなるソース１０を順次形成する。
【００３８】
次に、図１０に示すように、ゲート電極６の側壁にサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１を形成するには、基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜を異方性エッチングする。サイドウォールスペーサ１１の材料は、ゲート電極６の寄生容量を低減する観点から、酸化シリコン膜が好ましいが、サイドウォールスペーサ１１の加工性などを考慮して、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜の積層膜とすることもできる。
【００３９】
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる絶縁膜１２とｐ型またはｎ型の多結晶シリコン膜１３ａとを堆積する。絶縁膜１２は、酸化シリコン膜の他、窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜などで構成してもよいが、容量低減の観点からは、酸化シリコン膜で構成することが好ましい。
【００４０】
次に、図１２に示すように、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１３ａをドライエッチングすることにより、ゲート電極６のドレイン９側の側面にフィールドプレート電極１３を形成する。フィールドプレート電極１３は、前述したホットキャリアの抑制およびゲート、ドレイン間容量低減の観点から、ゲート電極６のドレイン９側の側面のみに形成すればよいが、フォトレジスト膜をマスクにしたドライエッチングでフィールドプレート電極１３を形成する場合は、フォトマスクとゲート電極６との合わせ余裕が必要となるので、フィールドプレート電極１３の上端部は、ゲート電極６の上部の一部を覆うように形成される。フィールドプレート電極１３は、多結晶シリコン膜１３ａに代えて、より低抵抗の金属膜で構成することもできる。
【００４１】
次に、図１３に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる第１層間絶縁膜１５を形成した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでソース１０およびソース打ち抜き層３の上部の第１層間絶縁膜１５にコンタクトホール１６を形成し、ドレイン９の上部の第１層間絶縁膜１５にコンタクトホール１７を形成する。また、前記図１および図３に示すように、ゲート電極６の上部の第１層間絶縁膜１５、絶縁膜１２およびキャップ絶縁膜７にコンタクトホール３０を形成し、フィールドプレート電極１３の上部の第１層間絶縁膜１５にコンタクトホール３２を形成する。
【００４２】
次に、図１４に示すように、基板１上にスパッタリング法でアルミニウム（Ａｌ）合金膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこのアルミニウム（Ａｌ）合金膜をドライエッチングすることにより、コンタクトホール１６を介してソース１０およびソース打ち抜き層３に接続されるソース電極１８と、コンタクトホール１７を介してドレイン９に接続されるドレイン電極１９とを形成する。また、前記図１および図３に示すように、コンタクトホール３０を介してゲート電極６に接続されるゲート配線３１を形成し、コンタクトホール３２を介してソース電極１８とフィールドプレート電極１３とを接続する。
【００４３】
このように、フィールドプレート電極１３をアルミニウム（Ａｌ）合金膜からなるソース電極１８に接続することにより、フィールドプレート電極１３を金属よりも高抵抗の多結晶シリコン膜１３ａで構成した場合でも、例えば２ＧＨｚ程度の携帯電話用高周波に対しては、フィールドプレート電極１３をソース電位に確実に固定することが可能である。
【００４４】
その後、基板１上にＣＶＤ法で酸化シリコン膜からなる第２層間絶縁膜２２を形成し、続いて第２層間絶縁膜２２にスルーホール２３、２４を形成した後、第２層間絶縁膜２２上にスパッタリング法で堆積したアルミニウム（Ａｌ）合金膜をドライエッチングしてソース配線２０およびドレイン配線２１を形成することにより、前記図１〜図３に示す本実施の形態のＭＩＳＦＥＴが得られる。
【００４５】
図１５は、本実施の形態のＲＦモジュールが形成された基板（チップ）１の全体平面図である。
【００４６】
ＲＦモジュールは、前記図１〜図３に示すＭＩＳＦＥＴを基板（チップ）１上に複数個形成したものであり、前記図１は、図１５の四角い枠５０で囲んだ領域の平面図である。
【００４７】
図中、横方向に延在するゲート配線３１は、基板（チップ）１の両端部において、縦方向に延在するゲート配線５１に接続され、さらに配線５２およびスルーホール５３を介してゲートパッド５４に接続されている。ゲート配線５１およびゲートパッド５４は、前記ソース配線２０、ドレイン配線２１と同層のアルミニウム（Ａｌ）合金膜からなる。また、縦方向に延在するドレイン配線２１は、これと同層の配線５５を介して同層のドレインパッド５６に接続されている。
【００４８】
（実施の形態２）
前記フィールドプレート電極１３は、次のような方法で形成することもできる。まず、図１６に示すように、前記実施の形態１と同様の方法で基板１上にゲート電極６を形成した後、ゲート電極６の側壁にサイドウォールスペーサ１１を形成する。ここまでの工程は、前記実施の形態１の図６〜図１０に示す工程と同じである。ただし、本実施の形態では、ゲート電極６の上部を覆うキャップ絶縁膜７を厚く形成する（例えば４００ｎｍ程度）。
【００４９】
次に、図１７に示すように、前記実施の形態１と同様の方法で基板１上に絶縁膜１２を形成し、続いて、絶縁膜１２上にｐ型またはｎ型の多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１をドライエッチングすることにより、ゲート電極６のドレイン９側の側面にフィールドプレート電極１３を形成する。ここまでの工程は、前記実施の形態１の図１１、図１２に示す工程と同じである。
【００５０】
次に、図１８に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる第１層間絶縁膜１５を形成する。ただし、この第１層間絶縁膜１５は、前記実施の形態１よりも厚く形成する。
【００５１】
次に、図１９に示すように、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１層間絶縁膜１５の表面を研磨、平坦化する。この研磨は、ゲート電極６の上部を覆うキャップ絶縁膜７の一部が残った時点で終了し、ゲート電極６の上面が露出しないようにする。
【００５２】
上記研磨を行うことにより、フィールドプレート電極１３は、ゲート電極６の上部を覆っていた上端部が除去され、ゲート電極６のドレイン９側の側面部分のみが残る。
【００５３】
次に、図２０に示すように、前記実施の形態１と同様の方法で第１層間絶縁膜１５にコンタクトホール１６、１７を形成した後、ソース電極１８およびドレイン電極１９を形成する。図示は省略するが、その後、前記実施の形態１と同様の方法で第２層間絶縁膜２２、スルーホール２３、２３、ソース配線２０およびドレイン配線２１を形成する。
【００５４】
上記したフィールドプレート電極１３の形成方法によれば、ゲート電極６のドレイン９側の側面部のみにフィールドプレート電極１３を形成することが可能となるので、前記実施の形態１に比べてゲート、ソース間入力容量をさらに小さくすることができる。これにより、サイドウォールスペーサ１１の最厚部の幅（ａ）を４０ｎｍ程度まで薄くした場合でも、入力容量の増分は２０％以下となるので、効率への影響を２％程度に抑えることができる。
【００５５】
図２１は、本実施の形態のＭＩＳＦＥＴを示す基板１の要部平面図である。前記実施の形態１との相違点は、フィールドプレート電極１３がゲート電極６を横切らないようにしたことである。これにより、化学的機械研磨工程でゲート電極６の上部のフィールドプレート電極１３を除去しても、フィールドプレート電極１３が断線する怖れはない。この場合、フィールドプレート電極１３は、コンタクトホール３２、中継配線４０およびスルーホール４１を介してソース配線２０に接続される。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えばフィールドプレート電極１３を、ソース電位以外であってゲート電極６やドレイン９に印加される電圧よりも低い電位に固定してもよい。また、図２２に示すように、エピタキシャル層２、ソース打ち抜き層３あるいはパンチスルーストッパ層４を有しないドレインオフセット構造のＭＩＳＦＥＴに適用することもできる。
【００５８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５９】
ゲート電極のドレイン側の側面に、ソース電位に接続されたフィールドプレート電極を形成することにより、ＭＩＳＦＥＴの高周波特性の向上と、ホットキャリアの抑制による信頼性の向上を共に実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部平面図である。
【図２】図１のＡ−Ａ線に沿ったシリコン基板の断面図である。
【図３】図１のＢ−Ｂ線に沿ったシリコン基板の断面図である。
【図４】サイドウォールスペーサと絶縁膜の膜厚比を示す図である。
【図５】フィールドプレート電極の下端部とドレインオフセット層との間に介在する絶縁膜の膜厚（ｂ）とホットキャリア発生量との関係を示すグラフである。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１１】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１２】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１３】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１４】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１５】本発明の一実施の形態であるＲＦモジュールが形成されたシリコン基板（チップ）の全体平面図である。
【図１６】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１９】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部平面図である。
【図２２】本発明の他の実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部断面図である。
【符号の説明】
１ シリコン基板
２ エピタキシャル層
３ ソース打ち抜き層
４ パンチスルーストッパ層
５ ゲート絶縁膜
６ ゲート電極
７ キャップ絶縁膜
８ ドレインオフセット層
９ ドレイン
１０ ソース
１１ サイドウォールスペーサ
１２ 絶縁膜
１３ａ 多結晶シリコン膜
１３ フィールドプレート電極
１５ 第１層間絶縁膜
１６、１７ コンタクトホール
１８ ソース電極
１９ ドレイン電極
２０ ソース配線
２１ ドレイン配線
２２ 第２層間絶縁膜
２３、２４ スルーホール
３０ コンタクトホール
３１ ゲート配線
３２ コンタクトホール
４０ 中継配線
４１ スルーホール
５０ 枠
５１ ゲート配線
５２ 配線
５３ スルーホール
５４ ゲートパッド
５５ 配線
５６ ドレインパッド
Ｌ 活性領域
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、携帯電話用ＲＦ（Ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）モジュールなどに使用されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板上に形成したＭＩＳＦＥＴの上部に、ソース電位に接続された導電層を形成し、この導電層でＭＩＳＦＥＴを被覆することによって、ゲート、ドレイン間の寄生容量の低減およびオン抵抗の低減を図る、いわゆるフィールドプレート構造が知られている（例えば、特許文献１参照）。
【０００３】
上記特許文献１には、ＦＥＴのゲート、ドレイン間寄生容量（帰還容量）の低減およびオン抵抗の低減を目的として、チャネルに隣接するドレインの一部とゲート電極のそれぞれの上部を特性増強導電体（Ａ ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｉｎｇ ｃｏｎｄｕｃｔｏｒ）と称するフィールドプレート電極で被覆する構造が開示されている。この特許文献１によれば、上記特性増強導電体は、チャネルとドレインとの交差部にできるだけ近づけて配置することが重要であるとされている。
【０００４】
【特許文献１】
米国特許第５２５２８４８号
【０００５】
【発明が解決しようとする課題】
携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの課題は、高周波特性（利得および効率）の向上である。
【０００６】
一般に、ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性を向上させる手法としては、素子のスケーリング（ゲート絶縁膜の薄膜化やソース、ドレインの浅接合化）が有効であると考えられている。しかし、ＲＦモジュール用ＭＩＳＦＥＴの場合は、通常のＭＩＳＦＥＴに較べて、電源電圧に相当するバッテリ（電池）の電圧が高く、かつ必要とされる出力電圧もほぼ一定であるため、スケーリングによって高周波特性の向上を実現しようとすると、ホットキャリアによる信頼性の低下が顕在化してしまう。
【０００７】
すなわち、ＲＦモジュールに使用されるＭＩＳＦＥＴは、一般にゲート電極に対してオフセットされたドレインを有するＬＤ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ）構造を採用しているため、ドレインとゲート電極との間の電位差に起因してゲート電極の近傍のドレインオフセット領域に電界が集中し、ホットキャリアが誘発されるという特徴がある。
【０００８】
このように、ＭＩＳＦＥＴの高周波特性を向上させる従来の手法は、高周波特性の向上と信頼性の向上を両立させることが困難であるという問題があった。
【０００９】
本発明の目的は、携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性を向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、携帯電話用ＲＦモジュールに使用されるＭＩＳＦＥＴの高周波特性の向上と信頼性の向上を両立させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明のＭＩＳＦＥＴは、第１導電型のシリコン基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の主面に形成された第２導電型のソースと、前記シリコン基板の主面に形成された第２導電型の半導体領域を介して前記ゲート電極と離間する位置に形成されたドレインと、前記ゲート電極の側壁に形成された絶縁膜からなるサイドウォールスペーサとを有し、前記ゲート電極のドレイン側の側面には、前記サイドウォールスペーサによって前記ゲート電極と離間された導電膜からなるフィールドプレート電極が形成されているものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
（実施の形態１）
図１は、本実施の形態の携帯電話用ＲＦモジュールを構成するＭＩＳＦＥＴを示すシリコン基板（以下、基板という）１の要部平面図、図２は、図１のＡ−Ａ線に沿った基板１の断面図、図３は、図１のＢ−Ｂ線に沿った基板１の断面図である。
【００１６】
ＲＦモジュールを構成するＭＩＳＦＥＴは、ｐ型の単結晶シリコンからなる基板１の主面上に成長させたｐ型のエピタキシャル層２の活性領域（Ｌ）に形成されている。このＭＩＳＦＥＴは、ｎチャネル型で構成されており、エピタキシャル層２に形成されたｎ−型半導体領域からなるドレインオフセット層８、ｎ＋型半導体領域からなるドレイン９およびｎ＋型半導体領域からなるソース１０と、エピタキシャル層２の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５の上部に形成されたゲート電極６とを備えている。
【００１７】
上記ＭＩＳＦＥＴのドレイン９は、ゲート電極６から離間した位置に形成されている。一方、ソース１０の下部のエピタキシャル層２には、その一端がゲート電極６の下部に延在するｐ型半導体領域からなるパンチスルーストッパ層４が形成されている。すなわち、上記ＭＩＳＦＥＴは、ゲート電極６に対してオフセットされたドレイン９と、パンチスルーストッパ層４とを備えたＬＤ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ）構造で構成されている。
【００１８】
また、ソース１０側のエピタキシャル層２には、ソース１０に接続され、かつその底部が基板１に達するｐ＋型の半導体領域からなるソース打ち抜き層３が形成されている。すなわち、ソース１０は、このソース打ち抜き層３を介して基板１に接続され、基板１を通じて例えば０Ｖのソース電位に接続されている。
【００１９】
ゲート電極６の側壁には、例えば酸化シリコン膜からなるサイドウォールスペーサ１１が形成されている。また、ゲート電極６のドレイン９側の側面には、ゲート電極６の上部と、サイドウォールスペーサ１１の上部と、ドレインオフセット層８の上部とを覆っている薄い絶縁膜１２を介してフィールドプレート電極１３が形成されている。絶縁膜１２は、例えば酸化シリコン膜、窒化シリコン膜あるいはそれらの積層膜からなる。フィールドプレート電極１３は、例えばｐ型またはｎ型の低抵抗多結晶シリコン膜で構成されており、図２に示すように、その上端部はゲート電極６の上部の一部を覆い、下端部はドレインオフセット層８の上部の一部を覆っている。
【００２０】
図４は、上記サイドウォールスペーサ１１と絶縁膜１２の膜厚比を示す図である。図に示すように、基板１の主面に平行な方向に沿ったサイドウォールスペーサ１１の最も厚い部分の幅（ａ）は、フィールドプレート電極１３の下端部と基板１（ドレインオフセット層８）との間の最短距離（ｂ）、すなわちフィールドプレート電極１３の下端部と基板１（ドレインオフセット層８）との間に介在する絶縁膜１２の膜厚よりも厚い（ａ＞ｂ）。このため、ゲート電極６の側壁からフィールドプレート電極１３までの距離は、上記最短距離（ｂ）、すなわちフィールドプレート電極１３の下端部から基板１（ドレインオフセット層８）の表面までの距離よりも大きい。特に限定はされないが、上記したサイドウォールスペーサ１１の最厚部の幅（ａ）は１００ｎｍ程度であり、フィールドプレート電極１３と基板１（ドレインオフセット層８）との距離（ｂ）は２０ｎｍ〜５０ｎｍ程度である。
【００２１】
上記ＭＩＳＦＥＴおよびフィールドプレート電極１３の上部には、例えば酸化シリコン膜からなる第１層間絶縁膜１５が形成されている。ＭＩＳＦＥＴのソース１０には、その上部の第１層間絶縁膜１５に形成されたコンタクトホール１６を介してソース電極１８が接続されている。また、ドレイン９には、その上部の第１層間絶縁膜１５に形成されたコンタクトホール１７を介してドレイン電極１９が接続されている。ドレイン９には、このドレイン電極１９を通じて０〜１０Ｖ程度の電圧が印加される。ソース電極１８とドレイン電極１９は、例えばアルミニウム（Ａｌ）合金膜からなる。
【００２２】
図１および図３に示すように、上記ＭＩＳＦＥＴが形成された活性領域（Ｌ）の外部には、上記ソース電極１８およびドレイン電極１９と同層のアルミニウム（Ａｌ）合金膜からなるゲート配線３１が形成されている。ゲート配線３１は、第１層間絶縁膜１５に形成されたコンタクトホール３０を介してゲート電極６に接続されている。ゲート電極６には、このゲート配線３１を通じて、例えば１．５Ｖ〜２Ｖの電位が印加される。
【００２３】
また、図１および図３に示すように、上記フィールドプレート電極１３は、活性領域（Ｌ）の外部において、第１層間絶縁膜１５に形成されたコンタクトホール３２を通じてソース電極１８と接続されている。すなわち、フィールドプレート電極１３は、このソース電極１８を介してソース電位に接続されている。
【００２４】
上記ソース電極１８、ドレイン電極１９およびゲート配線３１の上部には、例えば酸化シリコン膜からなる第２層間絶縁膜２２が形成されている。また、第２層間絶縁膜２２の上部には、ソース配線２０およびドレイン配線２１が形成されている。図２に示すように、ソース電極１８は、その上部の第２層間絶縁膜２２に形成されたスルーホール２３を介してソース配線２０と接続されている。一方、ドレイン電極１９は、その上部の第２層間絶縁膜２２に形成されたスルーホール２４を介してドレイン配線２１に接続されている。ソース配線２０およびドレイン配線２１は、例えばアルミニウム（Ａｌ）合金膜からなる。
【００２５】
このように、本実施の形態のＭＩＳＦＥＴは、ドレイン９とゲート電極６との間の電位差に起因する電界が集中するドレインオフセット層８の上部に、ソース電位に接続されたフィールドプレート電極１３を形成する。これにより、ドレインオフセット層８の電界が低電位のフィールドプレート電極１３によって緩和されるので、ホットキャリアの発生を抑制することが可能となる。この電界緩和効果は、フィールドプレート電極１３とドレインオフセット層８の距離に反比例するため、ホットキャリアの発生を抑制するためには、フィールドプレート電極１３をドレインオフセット層８に十分近づける必要がある。
【００２６】
図５は、フィールドプレート電極１３の下端部とドレインオフセット層８との間に介在する前記絶縁膜１２の膜厚（ｂ）とホットキャリア発生量との関係を示すグラフである。
【００２７】
このグラフから、絶縁膜１２の膜厚（ｂ）が５０ｎｍ以下になるとホットキャリアの発生が抑制されるようになり、特に膜厚（ｂ）が２０ｎｍの場合、ホットキャリアの抑制に大きな効果が得られることが分かる。ただし、絶縁膜１２の膜厚（ｂ）を２０ｎｍよりもさらに薄くした場合は、ホットキャリアがさらに抑制される反面、ソース電位に接続されたフィールドプレート電極１３とドレインオフセット層８との間に生じるソース、ドレイン間容量（出力容量）が顕在化するという不利益が生じる。
【００２８】
また、ソース電位に接続されたフィールドプレート電極１３をゲート電極６のドレイン９側の側面に形成することにより、このフィールドプレート電極１３がゲート電極６とドレイン９の間のシールド電極として機能するので、ゲート、ドレイン間容量（帰還容量）を低減することが可能となる。これにより、ＭＩＳＦＥＴの利得および効率が向上するので、高周波特性が向上する。
【００２９】
一方、ソース電位に接続されたフィールドプレート電極１３をゲート電極６の近傍に形成した場合は、ゲート電極６の寄生容量（ゲート、ソース間入力容量）の増大に起因するＭＩＳＦＥＴの効率低下が問題となる。
【００３０】
しかし、本実施の形態のＭＩＳＦＥＴは、ゲート電極６の側壁にサイドウォールスペーサ１１を形成したことにより、前記絶縁膜１２の膜厚（ｂ）を十分薄くした場合でも、ゲート電極６とフィールドプレート電極１３の距離を大きくすることができので、入力容量の増大に起因する効率の低下を抑制することが可能である。
【００３１】
例えば、前述したサイドウォールスペーサ１１の最も厚い部分の幅（ａ）を１００ｎｍとした場合、フィールドプレート電極１３を設けたことによる入力容量の増分は１０％以下であり、効率への影響は１％程度に過ぎない。また、サイドウォールスペーサ１１の最厚部の幅（ａ）を５０ｎｍとした場合でも、上記入力容量の増分は２０％以下であり、効率への影響は２％程度に過ぎない。
【００３２】
このように、ゲート電極６の側壁にサイドウォールスペーサ１１を形成することにより、ゲート電極６とフィールドプレート電極１３の距離を、フィールドプレート電極１３とドレインオフセット層８の距離に対して独立に制御することができる。これにより、ＭＩＳＦＥＴの高周波特性の向上と、ホットキャリアの抑制による信頼性の向上を共に実現することが可能となるので、高性能で信頼性の高い携帯電話用ＲＦモジュールを実現することができる。
【００３３】
次に、上記ＭＩＳＦＥＴの製造方法を図６〜図１４を用いて工程順に説明する。
【００３４】
まず、図６に示すように、ｐ型の単結晶シリコンからなる基板１の主面上にｐ型のエピタキシャル層２を成長させた後、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）をイオン注入することにより、その底部が基板１の表面に達するｐ＋型半導体領域からなるソース打ち抜き層３を形成する。
【００３５】
次に、図７に示すように、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）をイオン注入することにより、ｐ型半導体領域からなるパンチスルーストッパ層４を形成し、続いて、基板１を熱処理することによって、エピタキシャル層２の表面に膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成する。
【００３６】
次に、図８に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６を形成するには、ゲート絶縁膜５の上部に、例えばＣＶＤ法でｐ型多結晶シリコン膜とタングステン（Ｗ）シリサイド膜の積層膜からなるゲート電極材料を堆積し、続いて、このゲート電極材料の上部にＣＶＤ法で酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜７を堆積した後、フォトレジスト膜（図示せず）をマスクにして上記キャップ絶縁膜７とゲート電極材料をドライエッチングする。
【００３７】
次に、図９に示すように、フォトレジスト膜（図示せず）をマスクにしてエピタキシャル層２の一部にヒ素（Ａｓ）およびリン（Ｐ）をイオン注入することにより、ｎ−型半導体領域からなるドレインオフセット層８、ｎ＋型半導体領域からなるドレイン９およびｎ＋型半導体領域からなるソース１０を順次形成する。
【００３８】
次に、図１０に示すように、ゲート電極６の側壁にサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１を形成するには、基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜を異方性エッチングする。サイドウォールスペーサ１１の材料は、ゲート電極６の寄生容量を低減する観点から、酸化シリコン膜が好ましいが、サイドウォールスペーサ１１の加工性などを考慮して、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜の積層膜とすることもできる。
【００３９】
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる絶縁膜１２とｐ型またはｎ型の多結晶シリコン膜１３ａとを堆積する。絶縁膜１２は、酸化シリコン膜の他、窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜などで構成してもよいが、容量低減の観点からは、酸化シリコン膜で構成することが好ましい。
【００４０】
次に、図１２に示すように、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１３ａをドライエッチングすることにより、ゲート電極６のドレイン９側の側面にフィールドプレート電極１３を形成する。フィールドプレート電極１３は、前述したホットキャリアの抑制およびゲート、ドレイン間容量低減の観点から、ゲート電極６のドレイン９側の側面のみに形成すればよいが、フォトレジスト膜をマスクにしたドライエッチングでフィールドプレート電極１３を形成する場合は、フォトマスクとゲート電極６との合わせ余裕が必要となるので、フィールドプレート電極１３の上端部は、ゲート電極６の上部の一部を覆うように形成される。フィールドプレート電極１３は、多結晶シリコン膜１３ａに代えて、より低抵抗の金属膜で構成することもできる。
【００４１】
次に、図１３に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる第１層間絶縁膜１５を形成した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでソース１０およびソース打ち抜き層３の上部の第１層間絶縁膜１５にコンタクトホール１６を形成し、ドレイン９の上部の第１層間絶縁膜１５にコンタクトホール１７を形成する。また、前記図１および図３に示すように、ゲート電極６の上部の第１層間絶縁膜１５、絶縁膜１２およびキャップ絶縁膜７にコンタクトホール３０を形成し、フィールドプレート電極１３の上部の第１層間絶縁膜１５にコンタクトホール３２を形成する。
【００４２】
次に、図１４に示すように、基板１上にスパッタリング法でアルミニウム（Ａｌ）合金膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこのアルミニウム（Ａｌ）合金膜をドライエッチングすることにより、コンタクトホール１６を介してソース１０およびソース打ち抜き層３に接続されるソース電極１８と、コンタクトホール１７を介してドレイン９に接続されるドレイン電極１９とを形成する。また、前記図１および図３に示すように、コンタクトホール３０を介してゲート電極６に接続されるゲート配線３１を形成し、コンタクトホール３２を介してソース電極１８とフィールドプレート電極１３とを接続する。
【００４３】
このように、フィールドプレート電極１３をアルミニウム（Ａｌ）合金膜からなるソース電極１８に接続することにより、フィールドプレート電極１３を金属よりも高抵抗の多結晶シリコン膜１３ａで構成した場合でも、例えば２ＧＨｚ程度の携帯電話用高周波に対しては、フィールドプレート電極１３をソース電位に確実に固定することが可能である。
【００４４】
その後、基板１上にＣＶＤ法で酸化シリコン膜からなる第２層間絶縁膜２２を形成し、続いて第２層間絶縁膜２２にスルーホール２３、２４を形成した後、第２層間絶縁膜２２上にスパッタリング法で堆積したアルミニウム（Ａｌ）合金膜をドライエッチングしてソース配線２０およびドレイン配線２１を形成することにより、前記図１〜図３に示す本実施の形態のＭＩＳＦＥＴが得られる。
【００４５】
図１５は、本実施の形態のＲＦモジュールが形成された基板（チップ）１の全体平面図である。
【００４６】
ＲＦモジュールは、前記図１〜図３に示すＭＩＳＦＥＴを基板（チップ）１上に複数個形成したものであり、前記図１は、図１５の四角い枠５０で囲んだ領域の平面図である。
【００４７】
図中、横方向に延在するゲート配線３１は、基板（チップ）１の両端部において、縦方向に延在するゲート配線５１に接続され、さらに配線５２およびスルーホール５３を介してゲートパッド５４に接続されている。ゲート配線５１およびゲートパッド５４は、前記ソース配線２０、ドレイン配線２１と同層のアルミニウム（Ａｌ）合金膜からなる。また、縦方向に延在するドレイン配線２１は、これと同層の配線５５を介して同層のドレインパッド５６に接続されている。
【００４８】
（実施の形態２）
前記フィールドプレート電極１３は、次のような方法で形成することもできる。まず、図１６に示すように、前記実施の形態１と同様の方法で基板１上にゲート電極６を形成した後、ゲート電極６の側壁にサイドウォールスペーサ１１を形成する。ここまでの工程は、前記実施の形態１の図６〜図１０に示す工程と同じである。ただし、本実施の形態では、ゲート電極６の上部を覆うキャップ絶縁膜７を厚く形成する（例えば４００ｎｍ程度）。
【００４９】
次に、図１７に示すように、前記実施の形態１と同様の方法で基板１上に絶縁膜１２を形成し、続いて、絶縁膜１２上にｐ型またはｎ型の多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１をドライエッチングすることにより、ゲート電極６のドレイン９側の側面にフィールドプレート電極１３を形成する。ここまでの工程は、前記実施の形態１の図１１、図１２に示す工程と同じである。
【００５０】
次に、図１８に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる第１層間絶縁膜１５を形成する。ただし、この第１層間絶縁膜１５は、前記実施の形態１よりも厚く形成する。
【００５１】
次に、図１９に示すように、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１層間絶縁膜１５の表面を研磨、平坦化する。この研磨は、ゲート電極６の上部を覆うキャップ絶縁膜７の一部が残った時点で終了し、ゲート電極６の上面が露出しないようにする。
【００５２】
上記研磨を行うことにより、フィールドプレート電極１３は、ゲート電極６の上部を覆っていた上端部が除去され、ゲート電極６のドレイン９側の側面部分のみが残る。
【００５３】
次に、図２０に示すように、前記実施の形態１と同様の方法で第１層間絶縁膜１５にコンタクトホール１６、１７を形成した後、ソース電極１８およびドレイン電極１９を形成する。図示は省略するが、その後、前記実施の形態１と同様の方法で第２層間絶縁膜２２、スルーホール２３、２３、ソース配線２０およびドレイン配線２１を形成する。
【００５４】
上記したフィールドプレート電極１３の形成方法によれば、ゲート電極６のドレイン９側の側面部のみにフィールドプレート電極１３を形成することが可能となるので、前記実施の形態１に比べてゲート、ソース間入力容量をさらに小さくすることができる。これにより、サイドウォールスペーサ１１の最厚部の幅（ａ）を４０ｎｍ程度まで薄くした場合でも、入力容量の増分は２０％以下となるので、効率への影響を２％程度に抑えることができる。
【００５５】
図２１は、本実施の形態のＭＩＳＦＥＴを示す基板１の要部平面図である。前記実施の形態１との相違点は、フィールドプレート電極１３がゲート電極６を横切らないようにしたことである。これにより、化学的機械研磨工程でゲート電極６の上部のフィールドプレート電極１３を除去しても、フィールドプレート電極１３が断線する怖れはない。この場合、フィールドプレート電極１３は、コンタクトホール３２、中継配線４０およびスルーホール４１を介してソース配線２０に接続される。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えばフィールドプレート電極１３を、ソース電位以外であってゲート電極６やドレイン９に印加される電圧よりも低い電位に固定してもよい。また、図２２に示すように、エピタキシャル層２、ソース打ち抜き層３あるいはパンチスルーストッパ層４を有しないドレインオフセット構造のＭＩＳＦＥＴに適用することもできる。
【００５８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５９】
ゲート電極のドレイン側の側面に、ソース電位に接続されたフィールドプレート電極を形成することにより、ＭＩＳＦＥＴの高周波特性の向上と、ホットキャリアの抑制による信頼性の向上を共に実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部平面図である。
【図２】図１のＡ−Ａ線に沿ったシリコン基板の断面図である。
【図３】図１のＢ−Ｂ線に沿ったシリコン基板の断面図である。
【図４】サイドウォールスペーサと絶縁膜の膜厚比を示す図である。
【図５】フィールドプレート電極の下端部とドレインオフセット層との間に介在する絶縁膜の膜厚（ｂ）とホットキャリア発生量との関係を示すグラフである。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１１】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１２】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１３】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１４】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１５】本発明の一実施の形態であるＲＦモジュールが形成されたシリコン基板（チップ）の全体平面図である。
【図１６】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図１９】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示すシリコン基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部平面図である。
【図２２】本発明の他の実施の形態であるＭＩＳＦＥＴを示すシリコン基板の要部断面図である。
【符号の説明】
１ シリコン基板
２ エピタキシャル層
３ ソース打ち抜き層
４ パンチスルーストッパ層
５ ゲート絶縁膜
６ ゲート電極
７ キャップ絶縁膜
８ ドレインオフセット層
９ ドレイン
１０ ソース
１１ サイドウォールスペーサ
１２ 絶縁膜
１３ａ 多結晶シリコン膜
１３ フィールドプレート電極
１５ 第１層間絶縁膜
１６、１７ コンタクトホール
１８ ソース電極
１９ ドレイン電極
２０ ソース配線
２１ ドレイン配線
２２ 第２層間絶縁膜
２３、２４ スルーホール
３０ コンタクトホール
３１ ゲート配線
３２ コンタクトホール
４０ 中継配線
４１ スルーホール
５０ 枠
５１ ゲート配線
５２ 配線
５３ スルーホール
５４ ゲートパッド
５５ 配線
５６ ドレインパッド
Ｌ 活性領域
Claims (19)
- 第１導電型のシリコン基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の主面に形成された第２導電型のソースと、前記シリコン基板の主面に形成された第２導電型の半導体領域を介して前記ゲート電極と離間する位置に形成されたドレインと、前記ゲート電極の側壁に形成された絶縁膜からなるサイドウォールスペーサとを有するＭＩＳＦＥＴを備えたことを特徴とする半導体装置。
- 前記ゲート電極のドレイン側の側面には、前記サイドウォールスペーサによって前記ゲート電極と離間された導電膜からなるフィールドプレート電極が形成されていることを特徴とする請求項１記載の半導体装置。
- 前記ソースの下部の前記シリコン基板には、その一端が前記ゲート電極の下部に延在する第２導電型の半導体領域からなるパンチスルーストッパ層が形成されていることを特徴とする請求項２記載の半導体装置。
- 前記シリコン基板の主面に平行な方向に沿った前記サイドウォールスペーサの最厚部の幅は、前記フィールドプレート電極と前記シリコン基板の最短距離より大きいことを特徴とする請求項２記載の半導体装置。
- 前記シリコン基板の主面に平行な方向に沿った前記サイドウォールスペーサの最厚部の幅は、前記フィールドプレート電極と前記シリコン基板の最短距離の２倍以上であることを特徴とする請求項４記載の半導体装置。
- 前記シリコン基板の主面と前記フィールドプレート電極との間には、前記フィールドプレート電極と接する第１絶縁膜が介在していることを特徴とする請求項２記載の半導体装置。
- 前記シリコン基板の主面に平行な方向に沿った前記サイドウォールスペーサの最厚部の幅は、前記第１絶縁膜の膜厚より大きいことを特徴とする請求項６記載の半導体装置。
- 前記第１絶縁膜の膜厚は、５０ｎｍ以下であることを特徴とする請求項６記載の半導体装置。
- 前記フィールドプレート電極は、ソース電位に接続されていることを特徴とする請求項２記載の半導体装置。
- 前記フィールドプレート電極と前記ゲート電極とを隔てる距離は、前記フィールドプレート電極と前記シリコン基板の主面とを隔てる距離よりも大きいことを特徴とする請求項２記載の半導体装置。
- 前記フィールドプレート電極の一部は、前記シリコン基板の主面に平行な面内において、前記ゲート電極の一部と重なりあっていることを特徴とする請求項２記載の半導体装置。
- 前記フィールドプレート電極は、前記シリコン基板の主面に平行な面内において、前記ゲート電極と離間していることを特徴とする請求項２記載の半導体装置。
- 前記ゲート電極の上面は、キャップ絶縁膜によって覆われていることを特徴とする請求項２記載の半導体装置。
- 前記半導体領域の上部には、前記サイドウォールスペーサによって前記ゲート電極と離間された導電膜からなる第１電極が形成されていることを特徴とする請求項１記載の半導体装置。
- 以下の工程を含む半導体装置の製造方法：
（ａ）第１導電型のシリコン基板の主面上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ）前記シリコン基板の主面に第２導電型のソースと、第２導電型の半導体領域と、前記第２導電型の半導体領域を介して前記ゲート電極と離間されたドレインとを形成する工程、
（ｃ）前記ゲート電極の側壁と上部とを覆う絶縁膜を形成した後、前記絶縁膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記絶縁膜からなるサイドウォールスペーサを形成する工程、
（ｄ）前記（ｃ）工程の後、前記ゲート電極と前記サイドウォールスペーサのそれぞれの上部を覆う第１絶縁膜を形成した後、前記第１絶縁膜の上部に導電膜を形成する工程、
（ｅ）フォトレジスト膜をマスクにしたドライエッチングで前記導電膜をパターニングすることによって、前記ゲート電極のドレイン側の側面に前記導電膜からなるフィールドプレート電極を形成する工程。 - 前記ソースの下部の前記シリコン基板に、その一端が前記ゲート電極の下部に延在する第２導電型の半導体領域からなるパンチスルーストッパ層を形成する工程をさらに含むことを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記シリコン基板の主面に平行な方向に沿った前記サイドウォールスペーサの最厚部の幅を、前記第１絶縁膜の膜厚より大きくすることを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記フィールドプレート電極と前記ソースとを電気的に接続する工程をさらに含むことを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記（ａ）工程は、前記第１導電型のシリコン基板の主面上に前記ゲート絶縁膜を介してゲート電極用導電膜を形成し、続いて前記ゲート電極用導電膜の上部にキャップ絶縁膜を形成した後、前記キャップ絶縁膜と前記ゲート電極用導電膜とをパターニングすることによって、その上面が前記キャップ絶縁膜で覆われた前記ゲート電極を形成する工程を含み、
さらに、前記（ｅ）工程の後、
（ｆ）前記シリコン基板上に層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜および前記キャップ絶縁膜のそれぞれの一部を化学的機械研磨法で研磨する工程とを含むことを特徴とする請求項１５記載の半導体装置の製造方法。
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