JP2014523649A5 - - Google Patents

Claims (12)

1. 半導体デバイスであって、
   半導体基板と、
   拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタと、
   集積されたスナバと、
   ソース相互接続と、
   を含み、
   前記拡張されたドレインＭＯＳトランジスタが、
   前記基板に配置され、第１の導電型を有するドレインドリフト領域と、
   前記基板の頂部表面において前記ドレインドリフト領域に接するように前記基板に配置されるボディ領域であって、前記第１の導電型と反対の第２の導電型を有する、前記ボディ領域と、
   前記基板の上に配置されるゲートであって、前記ドレインドリフト領域の一部と前記ボディ領域の一部とに重なる、前記ゲートと、
   前記ゲートに隣接し、前記ドレインドリフト領域と反対で、前記基板に配置されるソース領域であって、前記第１の導電型を有する、前記ソース領域と、
   を含み、
   前記集積されたスナバが、
   スナバキャパシタであって、前記ドレインドリフト領域と、前記ドレインドリフト領域の上に配置されるスナバ誘電体層と、前記誘電体層の上に配置されるスナバキャパシタプレートとを含む、前記スナバキャパシタと、
   前記ゲートと前記ソース領域と前記ドレインドリフト領域との上に配置されるプリメタル誘電体（ＰＭＤ）層の上に配置されるスナバレジスタであって、前記スナバレジスタが、前記ソース領域上の前記ＰＭＤ層に配置される少なくとも１つのトランジスタソースコンタクトを介して前記ソース領域に電気的に結合され、前記スナバキャパシタプレート上の前記ＰＭＤ層に配置される少なくとも１つのスナバキャパシタコンタクトを介して前記スナバキャパシタプレートに電気的に結合され、前記スナバレジスタが、ポリシリコン、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、アルミニウム、タングステン、チタン、タンタル、チタンタングステン、窒化チタン、窒化タンタル、ニッケルクロム、シリコンクロム及びサーメットから成るグループから選択される材料の少なくとも１つの層を含む、前記スナバレジスタと、
   前記スナバレジスタを介して前記トランジスタソースコンタクトと電気的な接続を形成するように、前記ソース相互接続が前記トランジスタソースコンタクトの上の前記スナバレジスタ上に配置される、半導体デバイス。
2. 請求項１に記載のデバイスであって、
   前記スナバレジスタが、前記スナバレジスタを介して配置される少なくとも１つのレジスタアパーチャを含む、半導体デバイス。
3. 半導体デバイスを形成するプロセスであって、
   半導体基板を提供する工程と、
   拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタを形成する工程と、
   集積されたスナバを形成する工程と、
   を含み、
   前記拡張されたドレインＭＯＳトランジスタを形成する工程が、
   第１の導電型を有するドレインドリフト領域を前記基板に形成する工程と、
   前記基板の頂部表面においてボディ領域が前記ドレインドリフト領域に接するように、前記第１の導電型と反対の第２の導電型を有する前記ボディ領域を前記基板に形成する工程と、
   ゲートが前記ドレインドリフト領域の一部と前記ボディ領域の一部とに部分的に重なるように、前記基板の上に前記ゲートを形成する工程と、
   前記ゲートに隣接し、前記ドレインドリフト領域と反対で、前記基板に前記第１の導電型を有するソース領域を形成する工程と、
   を含むプロセスによるものであり、
   前記集積されたスナバを形成する工程が、
   スナバキャパシタを形成する工程と、
   前記ゲートの上にスナバレジスタを形成する工程と、
   を含むプロセスによるものであり、
   前記スナバキャパシタを形成する工程が、
   前記ドレインドリフト領域の上にスナバキャパシタ誘電体層を形成する工程と、
   前記スナバキャパシタ誘電体層の上にスナバキャパシタプレートを形成する工程と、
   を含むプロセスによるものであり、
   前記スナバレジスタが、前記ソース領域に電気的に結合され、前記スナバキャパシタプレートに電気的に結合される、プロセス。
4. 請求項３に記載のプロセスであって、
   前記スナバキャパシタ誘電体層が１０と２００ナノメータの間の厚さであり、
   前記スナバレジスタを形成するプロセスが、
   スナバキャパシタコンタクトが前記スナバキャパシタプレートに電気的に接続されるように、前記スナバキャパシタプレート上のＰＭＤ層を介して少なくとも１つの前記スナバキャパシタコンタクトを形成する工程と、
   スナバソースコンタクトが前記ソース領域に電気的に接続されるように、前記ソース領域上の前記ＰＭＤ層を介して少なくとも１つの前記スナバソースコンタクトを形成する工程と、
   スナバレジスタリンクが前記スナバキャパシタコンタクトと前記スナバソースコンタクトとに対して電気的な接触を形成するように、前記ＰＭＤ層上に前記スナバレジスタリンクを形成する構成と、
   を含む、プロセス。
5. 請求項３に記載のプロセスであって、
   少なくとも１つのレジスタアパーチャが前記スナバレジスタを介して形成されるように、前記スナバレジスタを形成するプロセスが実行される、プロセス。
6. 請求項３に記載のプロセスであって、
   前記スナバキャパシタ誘電体層が１０と２００ナノメータとの間の厚さであり、
   前記スナバキャパシタ誘電体層が前記ゲートの上に延びるように、前記スナバキャパシタ誘電体層を形成する工程が実行され、
   前記スナバキャパシタプレートを形成する工程が、前記スナバキャパシタプレートが前記ドレインドリフト領域の上に配置されるスナバレジスタ／キャパシタ層の一部であるように、前記ドレインドリフト領域の上と前記ゲートの上と前記ソース領域の上とに前記スナバレジスタ／キャパシタ層を形成することを含み、
   前記スナバレジスタが前記ゲートと前記ソース領域との上の前記スナバレジスタ／キャパシタ層の一部であり、
   前記半導体デバイスを形成するプロセスが、前記スナバレジスタ／キャパシタ層がトランジスタソースコンタクトを介して前記ソース領域に電気的に結合するように、少なくとも１つの前記トランジスタソースコンタクトを形成することを更に含む、プロセス。
7. 請求項６に記載のプロセスであって、
   少なくとも１つのレジスタアパーチャが前記スナバレジスタ／キャパシタ層を介して形成されるように、前記スナバレジスタ／キャパシタ層を形成するプロセスが実行される、プロセス。
8. 請求項３に記載のプロセスであって、
   前記基板が１０と２００ミクロンとの間の厚さであり、
   前記ドレインドリフト領域が前記基板の前記頂部表面から前記基板の底部表面の近傍に延びるように、前記ドレインドリフト領域を形成する工程が実行され、
   前記ＭＯＳトランジスタを形成するプロセスが、ドレインコンタクト領域が前記第１の導電型を有するように、前記ドレインドリフト領域に接触する前記ドレインコンタクト領域を前記基板の前記底面に形成することを更に含み、
   前記スナバキャパシタ誘電体層が１０と２００ナノメートルの間の厚さであるように、前記スナバキャパシタ誘電体層を形成する工程が実行され、
   前記スナバキャパシタ誘電体層が前記ゲートの上に延びるように、前記スナバキャパシタ誘電体層を形成する工程が実行され、
   前記ＭＯＳトランジスタを形成するプロセスが、前記ゲートに隣接して横方向に隔てられて、前記ボディ領域内に前記ソース領域を介してソーストレンチを形成することを更に含み、
   前記スナバキャパシタプレートを形成する工程が、前記スナバキャパシタプレートが前記ドレインドリフト領域の上に配置されるスナバレジスタ／キャパシタ層の一部であるように、前記ドレインドリフト領域の上と前記ゲートの上と前記ソース領域の上と前記ソーストレンチの上とに前記スナバレジスタ／キャパシタ層を形成することを含み、
   前記スナバレジスタ／キャパシタ層が前記ソーストレンチ内の前記ソース領域に電気的に接続されるように、前記スナバレジスタが前記ゲートと前記ソース領域との上の前記スナバレジスタ／キャパシタ層の一部である、プロセス。
9. 請求項８に記載のプロセスであって、
   少なくとも１つのレジスタアパーチャが前記スナバレジスタ／キャパシタ層を介して形成されるように、前記スナバレジスタ／キャパシタ層を形成するプロセスが実行される、プロセス。
10. 請求項３に記載のプロセスであって、
    前記スナバキャパシタ誘電体層が１０と２００ナノメータの間の厚さであるように前記スナバキャパシタ誘電体層を形成する工程が実行され、
    前記集積されたスナバを形成するプロセスが、スナバキャパシタコンタクトが前記スナバキャパシタプレートに電気的に接続されるように、前記スナバキャパシタプレート上の前記ＰＭＤ層を介して少なくとも１つの前記スナバキャパシタコンタクトを形成することを更に含み、
    前記集積されたスナバを形成するプロセスが、前記ソース領域上の前記ＰＭＤ層を介して少なくとも１つのスナバソースコンタクトを形成することを更に含み、
    前記スナバレジスタがＰＭＤ層の上に形成されて前記スナバキャパシタコンタクトと前記スナバソースコンタクトとに電気的な接触を形成するように、前記スナバレジスタを形成するプロセスが実行され、
    前記スナバレジスタが、ポリシリコン、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、アルミニウム、タングステン、チタン、タンタル、チタンタングステン、窒化チタン、窒化タンタル、ニッケルクロム、シリコンクロム及びサーメットから成るグループから選択される材料の少なくとも１つの層を含むように、前記スナバレジスタを形成するプロセスが実行され、
    前記半導体デバイスを形成するプロセスが、ソース相互接続が前記スナバレジスタを介して前記トランジスタソースコンタウトと電気的な接触を形成するように、前記スナバレジスタ上に前記ソース相互接続を形成することを更に含む、プロセス。
11. 請求項１０に記載のプロセスであって、
    少なくとも１つのレジスタアパーチャが前記スナバレジスタを介して形成されるように、前記スナバレジスタを形成するプロセスが実行される、プロセス。
12. 請求項３に記載のプロセスであって、
    前記スナバレジスタの電気的な抵抗が０．５と２０オームの間である、プロセス。