JP2023143961A5 - - Google Patents
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims 4
- 239000011159 matrix material Substances 0.000 claims 3
Claims (7)
- 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有する、半導体装置。 - 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有し、
前記第1のトランジスタのチャネル形成領域は、前記酸化物半導体層との重なりを有さない、半導体装置。 - マトリクス状に配置された複数の回路を有し、
前記回路の少なくとも一は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有する、半導体装置。 - マトリクス状に配置された複数の回路を有し、
前記回路の少なくとも一は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有し、
前記第1のトランジスタのチャネル形成領域は、前記酸化物半導体層との重なりを有さない、半導体装置。 - 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有し、
前記第2の絶縁層は、酸化シリコンを有し、
前記第3の絶縁層は、酸化シリコンを有する、半導体装置。 - マトリクス状に配置された複数の回路を有し、
前記回路の少なくとも一は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタのチャネル形成領域は、シリコンを有し、
前記第2のトランジスタのチャネル形成領域は、シリコンを有する、半導体装置であって、
前記第1のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第1のトランジスタのゲート電極としての機能を有する第1の導電層と、
前記第1の導電層の上方に位置する領域を有する第1の絶縁層と、
前記第1の絶縁層の上方に位置する領域を有する第2の絶縁層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第3のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上面と接する領域を有し、且つ前記第3のトランジスタのソース電極又はドレイン電極としての機能を有する第2の導電層と、
前記酸化物半導体層の上方に位置する領域を有する第3の絶縁層と、
前記第3の絶縁層を介して前記酸化物半導体層と重なる領域を有し、且つ前記第3のトランジスタのゲート電極としての機能を有する第3の導電層と、
前記第2の絶縁層の上面と接する領域を有し、且つ前記第1のトランジスタと電気的に接続された第4の導電層と、を有し、
前記第2の導電層と、前記第4の導電層とは、同じ材料を有し、
前記第2の導電層は、前記第1の導電層との重なりを有し、
前記第2の絶縁層は、酸化シリコンを有し、
前記第3の絶縁層は、酸化シリコンを有する、半導体装置。 - 請求項3又は4において、
前記回路の少なくとも一は、さらに容量素子を有し、
前記容量素子の一方の電極は、前記第3のトランジスタのソース又はドレインの一方及び前記第1のトランジスタのゲートと電気的に接続される、半導体装置。
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