JP2009157354A5 - - Google Patents

Claims (6)

1. 薄膜トランジスタと、画素電極と、保持容量と、を有する表示装置であって、
   第１の導電膜と、
   前記第１の導電膜上に形成される第１の絶縁層と、
   前記第１の絶縁層上に形成される第１の半導体層と、
   前記第１の半導体層上に形成される第２の絶縁層と、
   前記第２の絶縁層上に形成され、一導電性を付与する不純物元素を含む第２の半導体層と、
   前記第２の半導体層上に形成される第２の導電膜と、
   前記第２の導電膜上に形成される第３の絶縁層と、
   前記第３の絶縁層上に形成される第３の導電膜と、
   を有し、
   前記薄膜トランジスタは、
   前記第１の導電膜により形成されるゲート電極と、
   前記第１の絶縁層により形成されるゲート絶縁膜と、
   前記第１の半導体層により形成され、前記ゲート絶縁膜を介して前記ゲート電極と重なるチャネル形成領域を有する半導体層と、
   前記第２の絶縁層により形成され、前記チャネル形成領域と重なるチャネル保護膜と、
   前記第２の半導体層により形成され、前記チャネル形成領域を有する半導体層と重なり、且つ、前記チャネル保護膜上において分離された、ソース領域及びドレイン領域と、
   前記第２の導電膜により形成され、前記ソース領域上に配置されたソース電極、及び前記ドレイン領域上に配置されたドレイン電極と、
   を有し、
   前記画素電極は、
   前記第３の導電膜により形成され、且つ、前記第３の絶縁層に形成されたコンタクトホールを介して前記ソース電極または前記ドレイン電極の一方と電気的に接続され、
   前記保持容量は、
   前記第１の半導体層、前記第２の半導体層、及び前記第２の導電膜の積層体により形成される容量配線と、
   前記第３の絶縁層により形成される誘電体膜と、
   前記誘電体膜を介して前記容量配線と重畳する前記画素電極と、
   を有することを特徴とする表示装置。
2. 薄膜トランジスタと、画素電極と、保持容量と、配線と、を有する表示装置であって、
   第１の導電膜と、
   前記第１の導電膜上に形成される第１の絶縁層と、
   前記第１の絶縁層上に形成される第１の半導体層と、
   前記第１の半導体層上に形成される第２の絶縁層と、
   前記第２の絶縁層上に形成され、一導電性を付与する不純物元素を含む第２の半導体層と、
   前記第２の半導体層上に形成される第２の導電膜と、
   前記第２の導電膜上に形成される第３の絶縁層と、
   前記第３の絶縁層上に形成される第３の導電膜と、
   を有し、
   前記薄膜トランジスタは、
   前記第１の導電膜により形成されるゲート電極と、
   前記第１の絶縁層により形成されるゲート絶縁膜と、
   前記第１の半導体層により形成され、前記ゲート絶縁膜を介して前記ゲート電極と重なるチャネル形成領域を有する半導体層と、
   前記第２の絶縁層により形成され、前記チャネル形成領域と重なるチャネル保護膜と、
   前記第２の半導体層により形成され、前記チャネル形成領域を有する半導体層と重なり、且つ、前記チャネル保護膜上において分離された、ソース領域及びドレイン領域と、
   前記第２の導電膜により形成され、前記ソース領域上に配置されたソース電極、及び前記ドレイン領域上に配置されたドレイン電極と、
   を有し、
   前記画素電極は、
   前記第３の導電膜により形成され、且つ、前記第３の絶縁層に形成されたコンタクトホールを介して前記ソース電極または前記ドレイン電極の一方と電気的に接続され、
   前記保持容量は、
   前記第１の半導体層、前記第２の半導体層、及び前記第２の導電膜の積層体により形成される容量配線と、
   前記第３の絶縁層により形成される誘電体膜と、
   前記誘電体膜を介して前記容量配線と重畳する前記画素電極と、
   を有し、
   前記配線は、
   前記第１の導電膜により形成され、接続電極によって前記ソース電極または前記ドレイン電極の他方と電気的に接続され、
   前記接続電極は、前記第３の導電膜により形成され、前記ソース電極または前記ドレイン電極の他方の上面及び側面と前記配線とに接することを特徴とする表示装置。
3. 請求項１または請求項２において、
   前記第３の導電膜は、透光性導電膜であることを特徴とする表示装置。
4. 基板上に第１の導電膜を成膜し、
   前記第１の導電膜上に、第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の導電膜をエッチングして、ゲート電極を形成し、
   前記ゲート電極上に、第１の絶縁層、第１の半導体層、及び第２の絶縁層を順に成膜し、
   前記第２の絶縁層上に、第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の絶縁層をエッチングして、チャネル保護膜を形成し、
   前記第１の半導体層及び前記チャネル保護膜上に、一導電性を付与する不純物元素を含む第２の半導体層、及び第２の導電膜を順に成膜し、
   前記第２の導電膜上に、第３のレジストマスクを形成し、前記第３のレジストマスクを用いて、前記第２の導電膜、前記第２の半導体層、前記第１の半導体層をエッチングして、前記チャネル保護膜の一部を露出させることによって、ソース電極及びドレイン電極と、ソース領域及びドレイン領域と、チャネル形成領域と有する半導体層と、を形成するとともに、前記第１の半導体層、前記第２の半導体層、及び前記第２の導電膜の積層体でなる容量配線を形成し、
   前記ソース電極及び前記ドレイン電極、前記チャネル保護膜、並びに前記容量配線を覆って、第３の絶縁層を形成し、
   前記第３の絶縁層上に第４のレジストマスクを形成し、前記第４のレジストマスクを用いて、前記第３の絶縁層をエッチングして、前記ソース電極または前記ドレイン電極の一方に達するコンタクトホールを形成し、
   前記第３の絶縁層上に、第３の導電膜を成膜し、
   前記第３の導電膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記第３の導電膜をエッチングして、前記コンタクトホールにおいて前記ソース電極または前記ドレイン電極の一方と電気的に接続されるとともに、前記第３の絶縁層を介して前記容量配線と重畳する画素電極を形成することを特徴とする表示装置の作製方法。
5. 基板上に第１の導電膜を成膜し、
   前記第１の導電膜上に、第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の導電膜をエッチングして、ゲート電極及び配線を形成し、
   前記ゲート電極及び前記配線上に、第１の絶縁層、第１の半導体層、並びに第２の絶縁層を順に成膜し、
   前記第２の絶縁層上に、第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の絶縁層をエッチングして、チャネル保護膜を形成し、
   前記第１の半導体層及び前記チャネル保護膜上に、一導電性を付与する不純物元素を含む第２の半導体層、及び第２の導電膜を順に成膜し、
   前記第２の導電膜上に、第３のレジストマスクを形成し、前記第３のレジストマスクを用いて、前記第２の導電膜、前記第２の半導体層、前記第１の半導体層をエッチングして、前記チャネル保護膜の一部を露出させることによって、ソース電極及びドレイン電極と、ソース領域及びドレイン領域と、チャネル形成領域と有する半導体層と、を形成するとともに、前記第１の半導体層、前記第２の半導体層、及び前記第２の導電膜の積層体でなる容量配線と、前記配線に達する第１のコンタクトホールと、を形成し、
   前記ソース電極及び前記ドレイン電極、前記チャネル保護膜、前記容量配線、並びに前記配線を覆って、第３の絶縁層を形成し、
   前記第３の絶縁層上に第４のレジストマスクを形成し、前記第４のレジストマスクを用いて、前記第３の絶縁層をエッチングして、前記ソース電極または前記ドレイン電極の一方に達する第２のコンタクトホールを形成するとともに、前記第１のコンタクトホールと重なる第３のコンタクトホールを形成することによって、前記ソース電極または前記ドレイン電極の他方の上面及び側面を露出させ、
   前記第３の絶縁層上に、第３の導電膜を成膜し、
   前記第３の導電膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記第３の導電膜をエッチングして、前記第２のコンタクトホールにおいて前記ソース電極または前記ドレイン電極の一方と電気的に接続されるとともに、前記第３の絶縁層を介して前記容量配線と重畳する画素電極と、前記ソース電極または前記ドレイン電極の他方の上面及び側面と前記配線とに接する接続電極と、を形成することを特徴とする表示装置の作製方法。
6. 請求項４または請求項５において、
   前記第３の導電膜は、透光性導電膜であることを特徴とする表示装置の作製方法。