JP2009231828A5 - - Google Patents

Claims (9)

1. 第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第１のレジストマスクを後退させることで、前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第２のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
   前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
2. 第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１のレジストマスクを後退させることで、前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第２のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
   前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
3. 請求項１又は請求項２において、
   前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
4. 第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第１のレジストマスクを除去し、
   前記第２の導電膜上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第２のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
   前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
5. 第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
   前記第１のレジストマスクを除去し、
   前記第２の導電膜上に第２のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
   前記第２のレジストマスクを除去し、
   前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
   前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
   前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
   前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記第１のエッチングによって素子領域を形成し、
   前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
7. 請求項１乃至請求項６のいずれか一において、
   前記第１のエッチングはドライエッチングであり、
   前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
8. 請求項１乃至請求項７のいずれか一において、
   前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
9. 請求項１乃至請求項８のいずれか一において、
   前記第２の半導体膜は、一導電性を付与する不純物元素を含む半導体膜を有することを特徴とする表示装置の作製方法。