JP2009246348A5 - - Google Patents

Claims (8)

1. 遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
   前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
   前記遮光層上に下地膜を形成し、
   前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２の導電膜上に第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
   前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
2. 遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
   前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
   前記遮光層上に下地膜を形成し、
   前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
   前記第２の導電膜上に第３のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第３のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
   前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
3. 遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
   前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
   前記遮光層上に下地膜を形成し、
   前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に凹部を有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第２のレジストマスクを後退させることで前記第２のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第３のレジストマスクを形成し、
   前記第３のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
   前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
4. 遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
   前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
   前記遮光層上に下地膜を形成し、
   前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
   前記第２の導電膜上に凹部を有する第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
   前記第２のレジストマスクを後退させることで前記第２のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第３のレジストマスクを形成し、
   前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
   前記第３のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
   前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
5. 請求項３又は請求項４において、
   前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする薄膜トランジスタの作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記第１のエッチングによって素子領域を形成し、
   前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。
7. 請求項１乃至請求項６のいずれか一において、
   前記第２のレジストマスクの面積は、酸素プラズマによりアッシングして前記第１のレジストマスクの面積よりも小さく形成することを特徴とする薄膜トランジスタの作製方法。
8. 請求項１乃至請求項７のいずれか一において、
   前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする薄膜トランジスタの作製方法。