JPH07307477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07307477A JPH07307477A JP1924695A JP1924695A JPH07307477A JP H07307477 A JPH07307477 A JP H07307477A JP 1924695 A JP1924695 A JP 1924695A JP 1924695 A JP1924695 A JP 1924695A JP H07307477 A JPH07307477 A JP H07307477A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【目的】 高精度なＬＤＤ構造の簡単且つ容易な製造方
法を提供する。 【構成】 フォトレジスト５をエッチングマスクとした
等方性エッチングにより、多結晶シリコン膜をエッチン
グしてゲート電極６を形成する。このとき、フォトレジ
スト５の端部の多結晶シリコン膜に積極的にサイドエッ
チングが入るようにする。次に、フォトレジスト５をイ
オン注入マスクとし、ゲート酸化膜３を介して多結晶シ
リコン膜２にリンをイオン注入することにより、高濃度
ドープ領域７ａ、７ｂを形成する。続いて、フォトレジ
スト５をイオン注入マスクとし、ゲート酸化膜３を介し
て多結晶シリコン膜２にリンを斜めイオン注入すること
により、低濃度ドープ領域８ａを形成する。その結果、
多結晶シリコン膜２において、高濃度ドープ領域７ａよ
り内側でゲート電極６の直下を除く領域に、低濃度ドー
プ領域８ａが自己整合的に形成される。
法を提供する。 【構成】 フォトレジスト５をエッチングマスクとした
等方性エッチングにより、多結晶シリコン膜をエッチン
グしてゲート電極６を形成する。このとき、フォトレジ
スト５の端部の多結晶シリコン膜に積極的にサイドエッ
チングが入るようにする。次に、フォトレジスト５をイ
オン注入マスクとし、ゲート酸化膜３を介して多結晶シ
リコン膜２にリンをイオン注入することにより、高濃度
ドープ領域７ａ、７ｂを形成する。続いて、フォトレジ
スト５をイオン注入マスクとし、ゲート酸化膜３を介し
て多結晶シリコン膜２にリンを斜めイオン注入すること
により、低濃度ドープ領域８ａを形成する。その結果、
多結晶シリコン膜２において、高濃度ドープ領域７ａよ
り内側でゲート電極６の直下を除く領域に、低濃度ドー
プ領域８ａが自己整合的に形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくは、ＬＤＤ（Lightly Doped Drain）構造
のＭＯＳトランジスタの製造方法に関する。
係り、詳しくは、ＬＤＤ（Lightly Doped Drain）構造
のＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタではドレイン近傍の
電界が高くなると、耐圧の低下、ホットキャリア効果、
リーク電流の増大などの諸問題が生じる。特に、多結晶
シリコンを能動層に用いる薄膜トランジスタでは、多結
晶シリコンの結晶粒界などに多くの欠陥準位を含んでい
る。
電界が高くなると、耐圧の低下、ホットキャリア効果、
リーク電流の増大などの諸問題が生じる。特に、多結晶
シリコンを能動層に用いる薄膜トランジスタでは、多結
晶シリコンの結晶粒界などに多くの欠陥準位を含んでい
る。
【０００３】そのため、ドレイン近傍の電界が高くなる
と、欠陥準位によってキャリアのフィールドエミッショ
ンが加速され、ドレイン電圧に依存するリーク電流が増
大する。リーク電流が増大するとドレイン電流が小さく
なりトランジスタの駆動能力が低くなる。そこで、ドレ
イン近傍に低濃度ドープ領域を設けて電界を緩和させる
ＬＤＤ構造が採用されている。
と、欠陥準位によってキャリアのフィールドエミッショ
ンが加速され、ドレイン電圧に依存するリーク電流が増
大する。リーク電流が増大するとドレイン電流が小さく
なりトランジスタの駆動能力が低くなる。そこで、ドレ
イン近傍に低濃度ドープ領域を設けて電界を緩和させる
ＬＤＤ構造が採用されている。
【０００４】従来、ＬＤＤ構造の作製方法として以下の
方法が提案されている。 サイドウォールスペーサを用いる通常の方法 まず、ゲート電極をマスクとして、基板に低濃度ドープ
領域を形成するためのイオン注入を行う。次に、ゲート
電極の側壁に、シリコン酸化膜、シリコン窒化膜、多結
晶シリコン膜（多結晶シリコン膜の場合は絶縁膜を介
す）等によりサイドウォールスペーサを形成する。続い
て、そのサイドウォールスペーサをマスクとして、基板
に高濃度ドープ領域（ドレイン領域）を形成するための
イオン注入を行う。
方法が提案されている。 サイドウォールスペーサを用いる通常の方法 まず、ゲート電極をマスクとして、基板に低濃度ドープ
領域を形成するためのイオン注入を行う。次に、ゲート
電極の側壁に、シリコン酸化膜、シリコン窒化膜、多結
晶シリコン膜（多結晶シリコン膜の場合は絶縁膜を介
す）等によりサイドウォールスペーサを形成する。続い
て、そのサイドウォールスペーサをマスクとして、基板
に高濃度ドープ領域（ドレイン領域）を形成するための
イオン注入を行う。
【０００５】ディスポーサブル・スペーサを用いる方
法（Parrillo:IDEM Technology Digest,pp.244,1986） まず、ゲート電極の上に上記と同様のサイドウォール
スペーサを形成する。次に、そのサイドウォールスペー
サをマスクとして、基板に高濃度ドープ領域を形成する
ためのイオン注入を行う。続いて、サイドウォールスペ
ーサを除去する。そして、ゲート電極をマスクとして、
基板に低濃度ドープ領域を形成するためのイオン注入を
行う。
法（Parrillo:IDEM Technology Digest,pp.244,1986） まず、ゲート電極の上に上記と同様のサイドウォール
スペーサを形成する。次に、そのサイドウォールスペー
サをマスクとして、基板に高濃度ドープ領域を形成する
ためのイオン注入を行う。続いて、サイドウォールスペ
ーサを除去する。そして、ゲート電極をマスクとして、
基板に低濃度ドープ領域を形成するためのイオン注入を
行う。
【０００６】フォトレジストを用いる方法 上記又はの方法におけるサイドウォールスペーサ
を、ゲート電極の上部及び側壁を覆うように形成された
フォトレジストに置き代える。
を、ゲート電極の上部及び側壁を覆うように形成された
フォトレジストに置き代える。
【０００７】
【発明が解決しようとする課題】上記又はの方法で
は、ゲートに対するドレインのオフセットがサイドウォ
ールスペーサの幅によって規定される。しかし、サイド
ウォールスペーサはデバイスの全面に前記膜（シリコン
酸化膜、シリコン窒化膜、多結晶シリコン膜等）を成膜
した後にエッチバックして形成されるため、その幅をゲ
ート電極の高さ以上にすることができない。
は、ゲートに対するドレインのオフセットがサイドウォ
ールスペーサの幅によって規定される。しかし、サイド
ウォールスペーサはデバイスの全面に前記膜（シリコン
酸化膜、シリコン窒化膜、多結晶シリコン膜等）を成膜
した後にエッチバックして形成されるため、その幅をゲ
ート電極の高さ以上にすることができない。
【０００８】従って、素子の微細化に伴ってゲート電極
の高さが低くなると、ゲートに対するドレインのオフセ
ットを十分にとることができなくなるという欠点があ
る。更に、ＬＤＤ構造では、ＯＮ電流及びＯＦＦ電流が
低濃度ドープ領域の幅及びドーズ量に大きく依存する。
そのため、低濃度ドープ領域の幅を正確に制御してＬＤ
Ｄ構造の寸法精度を高くすることが重要である。しか
し、サイドウォールスペーサの幅を正確に制御するのは
容易ではないため、高精度なＬＤＤ構造を実現するのが
難しいという欠点もある。
の高さが低くなると、ゲートに対するドレインのオフセ
ットを十分にとることができなくなるという欠点があ
る。更に、ＬＤＤ構造では、ＯＮ電流及びＯＦＦ電流が
低濃度ドープ領域の幅及びドーズ量に大きく依存する。
そのため、低濃度ドープ領域の幅を正確に制御してＬＤ
Ｄ構造の寸法精度を高くすることが重要である。しか
し、サイドウォールスペーサの幅を正確に制御するのは
容易ではないため、高精度なＬＤＤ構造を実現するのが
難しいという欠点もある。
【０００９】一方、上記の方法では、ゲートに対する
ドレインのオフセットがゲート電極の側壁部に形成され
るフォトレジストの幅によって形成されるため、フォト
レジストの幅を適宜に設定することにより、オフセット
を十分にとることができる。しかし、フォトレジストは
ゲート電極に対して自己整合的に形成することができな
い。従って、上記又はの方法よりも更に制御性が悪
くなり、高精度なＬＤＤ構造を実現するのが難しくな
る。
ドレインのオフセットがゲート電極の側壁部に形成され
るフォトレジストの幅によって形成されるため、フォト
レジストの幅を適宜に設定することにより、オフセット
を十分にとることができる。しかし、フォトレジストは
ゲート電極に対して自己整合的に形成することができな
い。従って、上記又はの方法よりも更に制御性が悪
くなり、高精度なＬＤＤ構造を実現するのが難しくな
る。
【００１０】加えて、上記〜の方法では、工程数が
多いため歩留りが悪くなって、製造コストが高くなると
いう欠点もある。本発明は、斯かる問題点に鑑み、高精
度なＬＤＤ構造の簡単且つ容易な製造方法を提供するこ
とを目的とする。
多いため歩留りが悪くなって、製造コストが高くなると
いう欠点もある。本発明は、斯かる問題点に鑑み、高精
度なＬＤＤ構造の簡単且つ容易な製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、半導体層に低濃度ドープ領域と高濃
度ドープ領域からなる不純物領域を有するものであっ
て、前記低濃度ドープ領域を斜めイオン注入法により形
成するものである。また、請求項２に記載の半導体装置
の製造方法は、半導体層上に断面ほぼＴ字状のマスク材
を形成する工程と、前記マスク材をイオン注入マスクと
し、前記半導体層に不純物をイオン注入することによ
り、高濃度ドープ領域を形成する工程と、前記マスク材
をイオン注入マスクとし、前記半導体層に不純物を斜め
イオン注入することにより、低濃度ドープ領域を形成す
る工程とを含むものである。
装置の製造方法は、半導体層に低濃度ドープ領域と高濃
度ドープ領域からなる不純物領域を有するものであっ
て、前記低濃度ドープ領域を斜めイオン注入法により形
成するものである。また、請求項２に記載の半導体装置
の製造方法は、半導体層上に断面ほぼＴ字状のマスク材
を形成する工程と、前記マスク材をイオン注入マスクと
し、前記半導体層に不純物をイオン注入することによ
り、高濃度ドープ領域を形成する工程と、前記マスク材
をイオン注入マスクとし、前記半導体層に不純物を斜め
イオン注入することにより、低濃度ドープ領域を形成す
る工程とを含むものである。
【００１２】また、請求項３に記載の半導体装置の製造
方法は、半導体層上にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上に導電層を形成し、その導電層上にレジスト
パターンを形成する工程と、そのレジストパターンをエ
ッチングマスクとした等方性エッチングにより、前記導
電層をエッチングしてゲート電極を形成する工程と、前
記レジストパターンをイオン注入マスクとし、前記半導
体層に不純物をイオン注入することにより、高濃度ドー
プ領域を形成する工程と、前記レジストパターンをイオ
ン注入マスクとし、前記半導体層に不純物を斜めイオン
注入することにより、低濃度ドープ領域を形成する工程
とを含むものである。
方法は、半導体層上にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上に導電層を形成し、その導電層上にレジスト
パターンを形成する工程と、そのレジストパターンをエ
ッチングマスクとした等方性エッチングにより、前記導
電層をエッチングしてゲート電極を形成する工程と、前
記レジストパターンをイオン注入マスクとし、前記半導
体層に不純物をイオン注入することにより、高濃度ドー
プ領域を形成する工程と、前記レジストパターンをイオ
ン注入マスクとし、前記半導体層に不純物を斜めイオン
注入することにより、低濃度ドープ領域を形成する工程
とを含むものである。
【００１３】また、請求項４に記載の半導体装置の製造
方法は、絶縁基板１上に多結晶シリコン層２を形成し、
多結晶シリコン層上にゲート絶縁膜３を形成し、そのゲ
ート絶縁膜上に導電層４を形成し、その導電層上にレジ
ストパターン５を形成する工程と、そのレジストパター
ンをエッチングマスクとした等方性エッチングにより、
前記導電層をエッチングしてゲート電極６を形成する工
程と、前記レジストパターンをイオン注入マスクとし、
前記多結晶シリコン層に不純物をイオン注入することに
より、高濃度ドープ領域７ａ、７ｂを形成する工程と、
前記レジストパターンをイオン注入マスクとし、前記多
結晶シリコン層に不純物を斜めイオン注入することによ
り、低濃度ドープ領域８ａ、８ｂを形成する工程とを含
むものである。
方法は、絶縁基板１上に多結晶シリコン層２を形成し、
多結晶シリコン層上にゲート絶縁膜３を形成し、そのゲ
ート絶縁膜上に導電層４を形成し、その導電層上にレジ
ストパターン５を形成する工程と、そのレジストパター
ンをエッチングマスクとした等方性エッチングにより、
前記導電層をエッチングしてゲート電極６を形成する工
程と、前記レジストパターンをイオン注入マスクとし、
前記多結晶シリコン層に不純物をイオン注入することに
より、高濃度ドープ領域７ａ、７ｂを形成する工程と、
前記レジストパターンをイオン注入マスクとし、前記多
結晶シリコン層に不純物を斜めイオン注入することによ
り、低濃度ドープ領域８ａ、８ｂを形成する工程とを含
むものである。
【００１４】また、請求項５に記載の半導体装置の製造
方法は、半導体層上に断面ほぼ逆Ｔ字状のマスク材を形
成する工程と、前記マスク材をイオン注入マスクとし、
半導体層に不純物をイオン注入することにより、高濃度
ドープ領域を形成する工程と、前記マスク材の下部の幅
を縮小する工程と、前記マスク材をイオン注入マスクと
し、半導体層に不純物をイオン注入することにより、低
濃度ドープ領域を形成する工程とを含むものである。
方法は、半導体層上に断面ほぼ逆Ｔ字状のマスク材を形
成する工程と、前記マスク材をイオン注入マスクとし、
半導体層に不純物をイオン注入することにより、高濃度
ドープ領域を形成する工程と、前記マスク材の下部の幅
を縮小する工程と、前記マスク材をイオン注入マスクと
し、半導体層に不純物をイオン注入することにより、低
濃度ドープ領域を形成する工程とを含むものである。
【００１５】また、請求項６に記載の半導体装置の製造
方法は、請求項１、２又は５に記載の半導体装置の製造
方法において、前記マスク材の少なくとも下方の部分が
導電層を有するものである。また、請求項７に記載の半
導体装置の製造方法は、半導体層上にゲート絶縁膜を形
成し、そのゲート絶縁膜上に導電層を形成し、その導電
層上に絶縁層を形成し、更に、その絶縁層上にレジスト
パターンを形成する工程と、そのレジストパターンをエ
ッチングマスクとした等方性エッチングにより、前記絶
縁層をエッチングする工程と、前記レジストパターンを
除去し、残った前記絶縁層及び導電層をイオン注入マス
クとし、前記半導体層に不純物をイオン注入することに
より、高濃度ドープ領域を形成する工程と、前記絶縁層
をエッチングマスクとして前記導電層を更にエッチング
し、ゲート電極を形成する工程と、前記絶縁層及びゲー
ト電極をイオン注入マスクとし、前記半導体層に不純物
をイオン注入することにより、低濃度ドープ領域を形成
する工程とを含むものである。
方法は、請求項１、２又は５に記載の半導体装置の製造
方法において、前記マスク材の少なくとも下方の部分が
導電層を有するものである。また、請求項７に記載の半
導体装置の製造方法は、半導体層上にゲート絶縁膜を形
成し、そのゲート絶縁膜上に導電層を形成し、その導電
層上に絶縁層を形成し、更に、その絶縁層上にレジスト
パターンを形成する工程と、そのレジストパターンをエ
ッチングマスクとした等方性エッチングにより、前記絶
縁層をエッチングする工程と、前記レジストパターンを
除去し、残った前記絶縁層及び導電層をイオン注入マス
クとし、前記半導体層に不純物をイオン注入することに
より、高濃度ドープ領域を形成する工程と、前記絶縁層
をエッチングマスクとして前記導電層を更にエッチング
し、ゲート電極を形成する工程と、前記絶縁層及びゲー
ト電極をイオン注入マスクとし、前記半導体層に不純物
をイオン注入することにより、低濃度ドープ領域を形成
する工程とを含むものである。
【００１６】また、請求項８に記載の半導体装置の製造
方法は、絶縁基板上に多結晶シリコン層を形成し、この
多結晶シリコン層上にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上に導電層を形成し、その導電層上に絶縁層を
形成し、更に、その絶縁層上にレジストパターンを形成
する工程と、そのレジストパターンをエッチングマスク
とした等方性エッチングにより、前記絶縁層をエッチン
グする工程と、前記レジストパターンを除去し、残った
前記絶縁層及び導電層をイオン注入マスクとし、前記多
結晶シリコン層に不純物をイオン注入することにより、
高濃度ドープ領域を形成する工程と、前記絶縁層をエッ
チングマスクとして前記導電層を更にエッチングし、ゲ
ート電極を形成する工程と、前記絶縁層及びゲート電極
をイオン注入マスクとし、前記多結晶シリコン層に不純
物をイオン注入することにより、低濃度ドープ領域を形
成する工程とを含むものである。
方法は、絶縁基板上に多結晶シリコン層を形成し、この
多結晶シリコン層上にゲート絶縁膜を形成し、そのゲー
ト絶縁膜上に導電層を形成し、その導電層上に絶縁層を
形成し、更に、その絶縁層上にレジストパターンを形成
する工程と、そのレジストパターンをエッチングマスク
とした等方性エッチングにより、前記絶縁層をエッチン
グする工程と、前記レジストパターンを除去し、残った
前記絶縁層及び導電層をイオン注入マスクとし、前記多
結晶シリコン層に不純物をイオン注入することにより、
高濃度ドープ領域を形成する工程と、前記絶縁層をエッ
チングマスクとして前記導電層を更にエッチングし、ゲ
ート電極を形成する工程と、前記絶縁層及びゲート電極
をイオン注入マスクとし、前記多結晶シリコン層に不純
物をイオン注入することにより、低濃度ドープ領域を形
成する工程とを含むものである。
【００１７】また、請求項９に記載の半導体装置の製造
方法は、請求項３、４、６、７、８のいずれか１項に記
載の半導体装置の製造方法において、前記導電層を多結
晶シリコン層としてものである。
方法は、請求項３、４、６、７、８のいずれか１項に記
載の半導体装置の製造方法において、前記導電層を多結
晶シリコン層としてものである。
【００１８】
【作用】請求項１に記載の発明によれば、斜めイオン注
入の注入角度を調整することにより、低濃度ドープ領域
の幅を正確に制御することができる。請求項２に記載の
発明によれば、断面ほぼＴ字状のマスク材の加工を調整
することにより、ゲートに対するドレインのオフセット
を任意に設定することが可能になる。
入の注入角度を調整することにより、低濃度ドープ領域
の幅を正確に制御することができる。請求項２に記載の
発明によれば、断面ほぼＴ字状のマスク材の加工を調整
することにより、ゲートに対するドレインのオフセット
を任意に設定することが可能になる。
【００１９】更に、斜めイオン注入の注入角度を調整す
ることにより、低濃度ドープ領域の幅を正確に制御する
ことができる。請求項３に記載の発明によれば、レジス
トパターンをエッチングマスクとした等方性エッチング
時にレジストパターンの端部の導電層に積極的にサイド
エッチングを入れることで、レジストパターンの幅より
もゲート電極の幅の方が狭くなる。そのため、サイドエ
ッチングの量を調整することにより、ゲート電極の高さ
に関係なく、ゲートに対するドレインのオフセットを任
意に設定することが可能になる。
ることにより、低濃度ドープ領域の幅を正確に制御する
ことができる。請求項３に記載の発明によれば、レジス
トパターンをエッチングマスクとした等方性エッチング
時にレジストパターンの端部の導電層に積極的にサイド
エッチングを入れることで、レジストパターンの幅より
もゲート電極の幅の方が狭くなる。そのため、サイドエ
ッチングの量を調整することにより、ゲート電極の高さ
に関係なく、ゲートに対するドレインのオフセットを任
意に設定することが可能になる。
【００２０】また、ゲート電極の形成時にエッチングマ
スクとして用いたレジストパターンをイオン注入マスク
として流用することにより、低濃度ドープ領域を自己整
合的に形成することが可能になる。更に、斜めイオン注
入の注入角度を調整することにより、低濃度ドープ領域
の幅を正確に制御することができる。
スクとして用いたレジストパターンをイオン注入マスク
として流用することにより、低濃度ドープ領域を自己整
合的に形成することが可能になる。更に、斜めイオン注
入の注入角度を調整することにより、低濃度ドープ領域
の幅を正確に制御することができる。
【００２１】従って、高精度なＬＤＤ構造を実現するこ
とができ、リーク電流が低減されることからドレイン電
流が大きく駆動能力の高いトランジスタを製造すること
ができる。また、サイドエッチングと斜めイオン注入と
を組み合わせるだけであるため、ＬＤＤ構造を採用しな
い場合と工程数が変わらない。更には、サイドエッチン
グ量及びイオン注入角度の調整は簡単且つ容易である。
従って、工程が複雑になることなく簡単且つ容易に製造
することができる。
とができ、リーク電流が低減されることからドレイン電
流が大きく駆動能力の高いトランジスタを製造すること
ができる。また、サイドエッチングと斜めイオン注入と
を組み合わせるだけであるため、ＬＤＤ構造を採用しな
い場合と工程数が変わらない。更には、サイドエッチン
グ量及びイオン注入角度の調整は簡単且つ容易である。
従って、工程が複雑になることなく簡単且つ容易に製造
することができる。
【００２２】請求項４に記載の発明によれば、多結晶シ
リコンを能動層に用いるトップゲート型薄膜トランジス
タを製造することができる。その薄膜トランジスタにお
いても請求項３に記載の発明と同様の作用により同様の
効果を得ることができる。その上、絶縁基板にはイオン
が注入されないため、低濃度ドープ領域の幅を正確に制
御するのが容易になる。
リコンを能動層に用いるトップゲート型薄膜トランジス
タを製造することができる。その薄膜トランジスタにお
いても請求項３に記載の発明と同様の作用により同様の
効果を得ることができる。その上、絶縁基板にはイオン
が注入されないため、低濃度ドープ領域の幅を正確に制
御するのが容易になる。
【００２３】請求項５に記載の発明によれば、断面ほぼ
逆Ｔ字状のマスク材の加工を調整することにより、ゲー
トに対するドレインのオフセットを任意に設定すること
が可能になる。請求項６に記載の発明によれば、断面ほ
ぼＴ字状又は逆Ｔ字状のマスク材の少なくとも下方の部
分に導電層を有するので、これをゲート電極として利用
できる。
逆Ｔ字状のマスク材の加工を調整することにより、ゲー
トに対するドレインのオフセットを任意に設定すること
が可能になる。請求項６に記載の発明によれば、断面ほ
ぼＴ字状又は逆Ｔ字状のマスク材の少なくとも下方の部
分に導電層を有するので、これをゲート電極として利用
できる。
【００２４】請求項７に記載の発明によれば、絶縁層を
導電層（ゲート電極）自身をイオン注入用マスクとして
用いるため、自己整合的にＬＤＤ構造を形成できる。ま
た、導電層及びゲート電極の加工を調整することによ
り、ゲートに対するドレインのオフセットを任意に設定
することが可能になる。従って、高精度なＬＤＤ構造を
実現することができ、リーク電流が低減されることから
ドレイン電流が大きく駆動能力の高いトランジスタを製
造することができる。また、イオン注入作業は自己整合
的に行えるので、工程が複雑になることなく簡単且つ容
易に製造することができる。
導電層（ゲート電極）自身をイオン注入用マスクとして
用いるため、自己整合的にＬＤＤ構造を形成できる。ま
た、導電層及びゲート電極の加工を調整することによ
り、ゲートに対するドレインのオフセットを任意に設定
することが可能になる。従って、高精度なＬＤＤ構造を
実現することができ、リーク電流が低減されることから
ドレイン電流が大きく駆動能力の高いトランジスタを製
造することができる。また、イオン注入作業は自己整合
的に行えるので、工程が複雑になることなく簡単且つ容
易に製造することができる。
【００２５】請求項８に記載の発明によれば、多結晶シ
リコンを能動層に用いるトップゲート型薄膜トランジス
タを製造することができる。その薄膜トランジスタにお
いても請求項７に記載の発明と同様の作用により同様の
効果を得ることができる。その上、絶縁基板にはイオン
が注入されないため、低濃度ドープ領域の幅を正確に制
御するのが容易になる。
リコンを能動層に用いるトップゲート型薄膜トランジス
タを製造することができる。その薄膜トランジスタにお
いても請求項７に記載の発明と同様の作用により同様の
効果を得ることができる。その上、絶縁基板にはイオン
が注入されないため、低濃度ドープ領域の幅を正確に制
御するのが容易になる。
【００２６】請求項９に記載の発明によれば、ゲート電
極の形成を容易に行うことができる。
極の形成を容易に行うことができる。
【００２７】
【実施例】以下、多結晶シリコンを能動層に用いるトッ
プゲート型（コプレーナ型）薄膜トランジスタの製造方
法に具体化した本発明の第１の実施例を、図１〜図５に
従って順次説明する。 工程１（図１参照）：減圧ＣＶＤ法により、石英基板１
上に能動層となる多結晶シリコン膜２を形成する。次
に、多結晶シリコン膜２が所望の形状になるようにエッ
チングする。そして、熱酸化法により、多結晶シリコン
膜２上にゲート酸化膜３（膜厚：１０００Å）を形成す
る。多結晶シリコン膜２は熱酸化によって薄くなり、最
終的な膜厚は６００Åになる。続いて、減圧ＣＶＤ法に
より、ゲート酸化膜３上に多結晶シリコン膜４（膜厚：
３０００Å）を形成する。次に、多結晶シリコン膜４上
に所望の形状のフォトレジスト５（膜厚：１μｍ）を形
成する。
プゲート型（コプレーナ型）薄膜トランジスタの製造方
法に具体化した本発明の第１の実施例を、図１〜図５に
従って順次説明する。 工程１（図１参照）：減圧ＣＶＤ法により、石英基板１
上に能動層となる多結晶シリコン膜２を形成する。次
に、多結晶シリコン膜２が所望の形状になるようにエッ
チングする。そして、熱酸化法により、多結晶シリコン
膜２上にゲート酸化膜３（膜厚：１０００Å）を形成す
る。多結晶シリコン膜２は熱酸化によって薄くなり、最
終的な膜厚は６００Åになる。続いて、減圧ＣＶＤ法に
より、ゲート酸化膜３上に多結晶シリコン膜４（膜厚：
３０００Å）を形成する。次に、多結晶シリコン膜４上
に所望の形状のフォトレジスト５（膜厚：１μｍ）を形
成する。
【００２８】工程２（図２参照）：フォトレジスト５を
エッチングマスクとした等方性エッチングにより、多結
晶シリコン膜４をエッチングしてゲート電極６を形成す
る。このとき、フォトレジスト５の端部の多結晶シリコ
ン膜４に積極的にサイドエッチングが入るようにし、フ
ォトレジスト５の幅よりもゲート電極６の幅の方が狭く
なるようにする。エッチングには反応性イオンエッチン
グ（ＲＩＥ）装置を用い、エッチングガス：ＳＦ6、ガ
ス圧力：８５mTorr、ＲＦパワー：１６０Wの条件で行う
と、サイドエッチング量Ａは１μｍとなる。
エッチングマスクとした等方性エッチングにより、多結
晶シリコン膜４をエッチングしてゲート電極６を形成す
る。このとき、フォトレジスト５の端部の多結晶シリコ
ン膜４に積極的にサイドエッチングが入るようにし、フ
ォトレジスト５の幅よりもゲート電極６の幅の方が狭く
なるようにする。エッチングには反応性イオンエッチン
グ（ＲＩＥ）装置を用い、エッチングガス：ＳＦ6、ガ
ス圧力：８５mTorr、ＲＦパワー：１６０Wの条件で行う
と、サイドエッチング量Ａは１μｍとなる。
【００２９】次に、フォトレジスト５をイオン注入マス
クとし、ゲート酸化膜３を介して多結晶シリコン膜２に
リンをイオン注入することにより、高濃度ドープ領域
（ドレイン領域又はソース領域）７ａ、７ｂを形成す
る。イオン注入は、注入エネルギー：１００keV、ドー
ズ量：２×１０15cm-2、注入角度：０°の条件で行う。
ここで、ゲート電極６の幅はサイドエッチング量Ａ分だ
けフォトレジスト５の幅よりも狭いため、ゲートに対し
てドレインはサイドエッチング量Ａ分だけのオフセット
をもつことになる。
クとし、ゲート酸化膜３を介して多結晶シリコン膜２に
リンをイオン注入することにより、高濃度ドープ領域
（ドレイン領域又はソース領域）７ａ、７ｂを形成す
る。イオン注入は、注入エネルギー：１００keV、ドー
ズ量：２×１０15cm-2、注入角度：０°の条件で行う。
ここで、ゲート電極６の幅はサイドエッチング量Ａ分だ
けフォトレジスト５の幅よりも狭いため、ゲートに対し
てドレインはサイドエッチング量Ａ分だけのオフセット
をもつことになる。
【００３０】工程３（図３参照）：フォトレジスト５を
イオン注入マスクとし、ゲート酸化膜３を介して多結晶
シリコン膜２にリンを斜めイオン注入することにより、
低濃度ドープ領域８ａを形成する。イオン注入は、注入
エネルギー：２００keV、ドーズ量：５×１０13cm-2、
注入角度：α°の条件で、ゲート電極６の伸長方向に対
して片側（すなわち、ドレイン領域又はソース領域側）
から行う。ここで、注入角度α°は式（１）、（２）で
表される。
イオン注入マスクとし、ゲート酸化膜３を介して多結晶
シリコン膜２にリンを斜めイオン注入することにより、
低濃度ドープ領域８ａを形成する。イオン注入は、注入
エネルギー：２００keV、ドーズ量：５×１０13cm-2、
注入角度：α°の条件で、ゲート電極６の伸長方向に対
して片側（すなわち、ドレイン領域又はソース領域側）
から行う。ここで、注入角度α°は式（１）、（２）で
表される。
【００３１】０＜α＜θ・・（１） θ＝ｔａｎ-1｛サイドエッチング量Ａ／（ゲート電極６
の膜厚＋ゲート酸化膜３の膜厚＋多結晶シリコン膜２の
膜厚）｝＝ｔａｎ-1｛１μｍ／（３０００Å＋１０００
Å＋６００Å）｝・・（２） これにより、多結晶シリコン膜２において、高濃度ドー
プ領域７ａより内側でゲート電極６の直下を除く領域
に、低濃度ドープ領域８ａが自己整合的に形成される。
の膜厚＋ゲート酸化膜３の膜厚＋多結晶シリコン膜２の
膜厚）｝＝ｔａｎ-1｛１μｍ／（３０００Å＋１０００
Å＋６００Å）｝・・（２） これにより、多結晶シリコン膜２において、高濃度ドー
プ領域７ａより内側でゲート電極６の直下を除く領域
に、低濃度ドープ領域８ａが自己整合的に形成される。
【００３２】工程４（図４参照）：ゲート電極６の伸長
方向に対して工程３とは反対側（すなわち、ソース領域
又はドレイン領域側）から工程３と同じ条件でリンの斜
めイオン注入を行う。これにより、多結晶シリコン膜２
において、高濃度ドープ領域７ａより内側でゲート電極
６の直下を除く領域に、低濃度ドープ領域８ｂが自己整
合的に形成される。ここで、石英基板１にはイオンが注
入されないため、低濃度ドープ領域８ａ、８ｂの幅を正
確に制御するのは容易である。
方向に対して工程３とは反対側（すなわち、ソース領域
又はドレイン領域側）から工程３と同じ条件でリンの斜
めイオン注入を行う。これにより、多結晶シリコン膜２
において、高濃度ドープ領域７ａより内側でゲート電極
６の直下を除く領域に、低濃度ドープ領域８ｂが自己整
合的に形成される。ここで、石英基板１にはイオンが注
入されないため、低濃度ドープ領域８ａ、８ｂの幅を正
確に制御するのは容易である。
【００３３】工程５（図５参照）：フォトレジスト５を
除去する。その後、窒素雰囲気中で約９００℃の熱処理
を行い、工程２〜工程４で注入したイオンを活性化させ
る。続いて、熱酸化法により、デバイスの全体表面にシ
リコン酸化膜からなる層間絶縁膜（図示略）を形成す
る。次に、層間絶縁膜にコンタクトホールを開口した
後、スパッタ法によりデバイスの全体表面にアルミ層を
形成し、そのアルミ層をエッチングしてソース・ドレイ
ン電極（図示略）を形成して、薄膜トランジスタを完成
する。
除去する。その後、窒素雰囲気中で約９００℃の熱処理
を行い、工程２〜工程４で注入したイオンを活性化させ
る。続いて、熱酸化法により、デバイスの全体表面にシ
リコン酸化膜からなる層間絶縁膜（図示略）を形成す
る。次に、層間絶縁膜にコンタクトホールを開口した
後、スパッタ法によりデバイスの全体表面にアルミ層を
形成し、そのアルミ層をエッチングしてソース・ドレイ
ン電極（図示略）を形成して、薄膜トランジスタを完成
する。
【００３４】このように本実施例では、サイドエッチン
グを利用してゲート電極６を形成している。そして、ゲ
ート電極６の形成時にエッチングマスクとして用いたフ
ォトレジスト５をイオン注入マスクとして流用し、斜め
イオン注入によって低濃度ドープ領域８ａ、８ｂを自己
整合的に形成している。従って、本実施例によれば、サ
イドエッチングの量Ａを調整することにより、ゲート電
極６の高さに関係なく、ゲートに対するドレインのオフ
セットを任意に設定することができる。また、斜めイオ
ン注入の注入角度αを調整することにより、低濃度ドー
プ領域８ａ、８ｂの幅を正確に制御してＬＤＤ構造の寸
法精度を高くすることができる。
グを利用してゲート電極６を形成している。そして、ゲ
ート電極６の形成時にエッチングマスクとして用いたフ
ォトレジスト５をイオン注入マスクとして流用し、斜め
イオン注入によって低濃度ドープ領域８ａ、８ｂを自己
整合的に形成している。従って、本実施例によれば、サ
イドエッチングの量Ａを調整することにより、ゲート電
極６の高さに関係なく、ゲートに対するドレインのオフ
セットを任意に設定することができる。また、斜めイオ
ン注入の注入角度αを調整することにより、低濃度ドー
プ領域８ａ、８ｂの幅を正確に制御してＬＤＤ構造の寸
法精度を高くすることができる。
【００３５】ここで、サイドエッチング量Ａ及び注入角
度αの調整は簡単且つ容易である。また、サイドエッチ
ングと斜めイオン注入とを組み合わせるだけであるた
め、ＬＤＤ構造を採用しない場合と工程数が変わらず、
ＬＤＤ構造の作製にサイドウォールスペーサを用いる従
来例に比べて工程数を少なくすることができる。その結
果、本実施例によれば、歩留りを高くして製造コストを
低くすることができる。
度αの調整は簡単且つ容易である。また、サイドエッチ
ングと斜めイオン注入とを組み合わせるだけであるた
め、ＬＤＤ構造を採用しない場合と工程数が変わらず、
ＬＤＤ構造の作製にサイドウォールスペーサを用いる従
来例に比べて工程数を少なくすることができる。その結
果、本実施例によれば、歩留りを高くして製造コストを
低くすることができる。
【００３６】次に、多結晶シリコンを能動層に用いるト
ップゲート型（コプレーナ型）薄膜トランジスタの製造
方法に具体化した本発明の第２の実施例を、図６〜図１
１に従って順次説明する。 工程（図６参照）：減圧ＣＶＤ法により、石英基板９
上に能動層となる多結晶シリコン膜１０（膜厚：６００
Å）を形成する。次に、多結晶シリコン膜１０が所望の
形状になるようにエッチングする。そして、減圧ＣＶＤ
法により、多結晶シリコン膜１０上にゲート酸化膜１１
（膜厚：１０００Å）を形成する。
ップゲート型（コプレーナ型）薄膜トランジスタの製造
方法に具体化した本発明の第２の実施例を、図６〜図１
１に従って順次説明する。 工程（図６参照）：減圧ＣＶＤ法により、石英基板９
上に能動層となる多結晶シリコン膜１０（膜厚：６００
Å）を形成する。次に、多結晶シリコン膜１０が所望の
形状になるようにエッチングする。そして、減圧ＣＶＤ
法により、多結晶シリコン膜１０上にゲート酸化膜１１
（膜厚：１０００Å）を形成する。
【００３７】続いて、減圧ＣＶＤ法により、ゲート酸化
膜１１上に多結晶シリコン膜１２（膜厚：３０００Å）
を形成する。同時に、この多結晶シリコン膜１２中にリ
ン（Ｐ）を熱拡散させ、導電性を持たせる。次に、常圧
ＣＶＤ法により、多結晶シリコン膜１２上にシリコン酸
化膜１３（膜厚：２５００Å）を形成する。続いて、シ
リコン酸化膜１３上に所望の形状のフォトレジスト１４
（膜厚：１μｍ）を形成する。
膜１１上に多結晶シリコン膜１２（膜厚：３０００Å）
を形成する。同時に、この多結晶シリコン膜１２中にリ
ン（Ｐ）を熱拡散させ、導電性を持たせる。次に、常圧
ＣＶＤ法により、多結晶シリコン膜１２上にシリコン酸
化膜１３（膜厚：２５００Å）を形成する。続いて、シ
リコン酸化膜１３上に所望の形状のフォトレジスト１４
（膜厚：１μｍ）を形成する。
【００３８】工程（図７参照）：フォトレジスト１４
をエッチングマスクとした等方性エッチングにより、シ
リコン酸化膜１３をエッチングして注入ストッパ１５を
形成する。このとき、フォトレジスト１４の端部のシリ
コン酸化膜１５に積極的にサイドエッチングが入るよう
にし、フォトレジスト１４の幅よりも注入ストッパ１５
の幅の方が狭くなるようにする。エッチングは、ＨＦ
（フッ酸）を用いたウェットエッチングで等方的に行う
と、サイドエッチング量が１．０μｍとなる。
をエッチングマスクとした等方性エッチングにより、シ
リコン酸化膜１３をエッチングして注入ストッパ１５を
形成する。このとき、フォトレジスト１４の端部のシリ
コン酸化膜１５に積極的にサイドエッチングが入るよう
にし、フォトレジスト１４の幅よりも注入ストッパ１５
の幅の方が狭くなるようにする。エッチングは、ＨＦ
（フッ酸）を用いたウェットエッチングで等方的に行う
と、サイドエッチング量が１．０μｍとなる。
【００３９】工程（図８参照）：フォトレジスト１４
及び注入ストッパ１５をマスクとして、ＲＩＥ法により
多結晶シリコン膜１２をエッチングする。エッチングに
は反応性イオンエッチング（ＲＩＥ）装置を用い、エッ
チングガス：ＳＦ6（１８０ccm）、ガス圧力：８５mTor
r、ＲＦパワー：１６０Wの条件で行うと、多結晶シリコ
ン膜１２の端部にアンダーカット部（サイドエッチン
グ）が入る。
及び注入ストッパ１５をマスクとして、ＲＩＥ法により
多結晶シリコン膜１２をエッチングする。エッチングに
は反応性イオンエッチング（ＲＩＥ）装置を用い、エッ
チングガス：ＳＦ6（１８０ccm）、ガス圧力：８５mTor
r、ＲＦパワー：１６０Wの条件で行うと、多結晶シリコ
ン膜１２の端部にアンダーカット部（サイドエッチン
グ）が入る。
【００４０】工程（図９参照）：フォトレジスト１４
を除去した後、注入ストッパ１５及び多結晶シリコン膜
１２をイオン注入マスクとし、ゲート酸化膜１１を介し
て多結晶シリコン膜１０にリンをイオン注入することに
より、高濃度ドープ領域（ドレイン領域又はソース領
域）１６ａ、１６ｂを形成する。イオン注入は、注入エ
ネルギー：１００keV、ドーズ量：２×１０15cm-2、注
入角度：０°の条件で行う。ここで、注入ストッパ１５
の幅はサイドエッチング量ｌ分だけ多結晶シリコン膜１
２の幅よりも狭いため、ゲートに対してドレインはサイ
ドエッチング量１．０μｍ分だけのオフセットをもつこ
とになる。
を除去した後、注入ストッパ１５及び多結晶シリコン膜
１２をイオン注入マスクとし、ゲート酸化膜１１を介し
て多結晶シリコン膜１０にリンをイオン注入することに
より、高濃度ドープ領域（ドレイン領域又はソース領
域）１６ａ、１６ｂを形成する。イオン注入は、注入エ
ネルギー：１００keV、ドーズ量：２×１０15cm-2、注
入角度：０°の条件で行う。ここで、注入ストッパ１５
の幅はサイドエッチング量ｌ分だけ多結晶シリコン膜１
２の幅よりも狭いため、ゲートに対してドレインはサイ
ドエッチング量１．０μｍ分だけのオフセットをもつこ
とになる。
【００４１】工程（図１０参照）：注入ストッパ１５
をイオン注入マスクとし、ＲＩＥ法を用いて多結晶シリ
コン膜１２をエッチングし、ゲート電極１７を形成す
る。 工程（図１１参照）：注入ストッパ１５をイオン注入
マスクとし、ゲート酸化膜１１を介して多結晶シリコン
膜１０にリンをイオン注入することにより、低濃度ドー
プ領域１８ａ、１８ｂを形成する。イオン注入は、注入
エネルギー：７０keV、ドーズ量：５×１０13cm-2、注
入角度：０°の条件で行う。
をイオン注入マスクとし、ＲＩＥ法を用いて多結晶シリ
コン膜１２をエッチングし、ゲート電極１７を形成す
る。 工程（図１１参照）：注入ストッパ１５をイオン注入
マスクとし、ゲート酸化膜１１を介して多結晶シリコン
膜１０にリンをイオン注入することにより、低濃度ドー
プ領域１８ａ、１８ｂを形成する。イオン注入は、注入
エネルギー：７０keV、ドーズ量：５×１０13cm-2、注
入角度：０°の条件で行う。
【００４２】これにより、多結晶シリコン膜１０におい
て、高濃度ドープ領域１６ａ、１６ｂより内側でゲート
電極１７の直下を除く領域に、低濃度ドープ領域１８
ａ、１８ｂが自己整合的に形成される。 工程（図５参照）：フォトレジスト１５を除去する。
その後、窒素雰囲気中で約９００℃の熱処理を行い、工
程、工程及び工程で注入したイオンを活性化させ
る。続いて、熱酸化法により、デバイスの全体表面にシ
リコン酸化膜からなる層間絶縁膜（図示略）を形成す
る。次に、層間絶縁膜にコンタクトホールを開口した
後、スパッタ法によりデバイスの全体表面にアルミ層を
形成し、そのアルミ層をエッチングしてソース・ドレイ
ン電極（図示略）を形成して、薄膜トランジスタを完成
する。
て、高濃度ドープ領域１６ａ、１６ｂより内側でゲート
電極１７の直下を除く領域に、低濃度ドープ領域１８
ａ、１８ｂが自己整合的に形成される。 工程（図５参照）：フォトレジスト１５を除去する。
その後、窒素雰囲気中で約９００℃の熱処理を行い、工
程、工程及び工程で注入したイオンを活性化させ
る。続いて、熱酸化法により、デバイスの全体表面にシ
リコン酸化膜からなる層間絶縁膜（図示略）を形成す
る。次に、層間絶縁膜にコンタクトホールを開口した
後、スパッタ法によりデバイスの全体表面にアルミ層を
形成し、そのアルミ層をエッチングしてソース・ドレイ
ン電極（図示略）を形成して、薄膜トランジスタを完成
する。
【００４３】尚、上記実施例は以下のように変更しても
よく、その場合でも同様の効果を得ることができる。 １）低温プロセスを利用して石英基板１、９をガラス基
板に置き代える。低温プロセスについては、日経エレク
トロニクス1994.2.28(No.602)に詳しい。すなわち、ガ
ラス基板上に非晶質シリコン膜を形成後、固相成長法や
レーザアニール法を用いて非晶質シリコン膜から能動層
の多結晶シリコン膜を得る。そして、ＥＣＲプラズマＣ
ＶＤ法によってゲート酸化膜を形成する。ガラス基板は
石英基板よりも安価で大面積化が容易である。そのた
め、特にアクティブマトリクス方式液晶ディスプレイの
制御素子（液晶駆動トランジスタ）に利用した場合に
は、表示部だけでなく周辺駆動回路（ドライバ）まで一
体化できる、解像度を落とすことなく画面サイズを小型
化できる、などの利点がある。
よく、その場合でも同様の効果を得ることができる。 １）低温プロセスを利用して石英基板１、９をガラス基
板に置き代える。低温プロセスについては、日経エレク
トロニクス1994.2.28(No.602)に詳しい。すなわち、ガ
ラス基板上に非晶質シリコン膜を形成後、固相成長法や
レーザアニール法を用いて非晶質シリコン膜から能動層
の多結晶シリコン膜を得る。そして、ＥＣＲプラズマＣ
ＶＤ法によってゲート酸化膜を形成する。ガラス基板は
石英基板よりも安価で大面積化が容易である。そのた
め、特にアクティブマトリクス方式液晶ディスプレイの
制御素子（液晶駆動トランジスタ）に利用した場合に
は、表示部だけでなく周辺駆動回路（ドライバ）まで一
体化できる、解像度を落とすことなく画面サイズを小型
化できる、などの利点がある。
【００４４】２）ドレイン側にだけ低濃度ドープ領域を
形成する（例えば、第１実施例における工程３又は工程
４を省く）。 ３）第１実施例において、工程２を工程４の後で行う。
つまり、低濃度ドープ領域８ａ、８ｂの形成後に高濃度
ドープ領域７ａ、７ｂを形成する。 ４）薄膜トランジスタではなく、シリコン基板上に形成
された通常のバルクトランジスタに適用する。例えば、
第１実施例のような場合、石英基板１にはイオンが注入
されないため、低濃度ドープ領域８ａ、８ｂの幅を正確
に制御するのが容易であり本発明の効果を発揮しやす
い。一方、通常のバルクトランジスタに適用した場合に
は、シリコン基板にイオンが注入されるため低濃度ドー
プ領域の幅に注意を要するが、他の点については薄膜ト
ランジスタに適用した場合と同様の効果を得ることがで
きる。
形成する（例えば、第１実施例における工程３又は工程
４を省く）。 ３）第１実施例において、工程２を工程４の後で行う。
つまり、低濃度ドープ領域８ａ、８ｂの形成後に高濃度
ドープ領域７ａ、７ｂを形成する。 ４）薄膜トランジスタではなく、シリコン基板上に形成
された通常のバルクトランジスタに適用する。例えば、
第１実施例のような場合、石英基板１にはイオンが注入
されないため、低濃度ドープ領域８ａ、８ｂの幅を正確
に制御するのが容易であり本発明の効果を発揮しやす
い。一方、通常のバルクトランジスタに適用した場合に
は、シリコン基板にイオンが注入されるため低濃度ドー
プ領域の幅に注意を要するが、他の点については薄膜ト
ランジスタに適用した場合と同様の効果を得ることがで
きる。
【００４５】ちなみに、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。 ａ）絶縁基板としては、石英基板、ガラス基板、セラミ
ックスなどのあらゆる絶縁材料による基板を含むだけで
なく、表面に絶縁層を設けた金属基板などをも含む。
に係る部材は以下のように定義されるものとする。 ａ）絶縁基板としては、石英基板、ガラス基板、セラミ
ックスなどのあらゆる絶縁材料による基板を含むだけで
なく、表面に絶縁層を設けた金属基板などをも含む。
【００４６】ｂ）ゲート電極となる導電層としては、多
結晶シリコンだけでなく、金属シリサイド、ポリサイ
ド、高融点金属、その他の金属（アルミ、銅、金、銀
等）などのあらゆる導電材料をも含む。 ｃ）絶縁層としては、酸化シリコン系、窒化シリコン系
などのあらゆる絶縁材料を含む。
結晶シリコンだけでなく、金属シリサイド、ポリサイ
ド、高融点金属、その他の金属（アルミ、銅、金、銀
等）などのあらゆる導電材料をも含む。 ｃ）絶縁層としては、酸化シリコン系、窒化シリコン系
などのあらゆる絶縁材料を含む。
【００４７】
【発明の効果】本発明によれば、高精度なＬＤＤ構造の
簡単且つ容易な製造方法を提供することができる。
簡単且つ容易な製造方法を提供することができる。
【図１】本発明を具体化した第１実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図２】第１実施例の製造工程を説明するための断面図
である。
である。
【図３】第１実施例の製造工程を説明するための断面図
である。
である。
【図４】第１実施例の製造工程を説明するための断面図
である。
である。
【図５】第１実施例（又は第２実施例）の製造工程を説
明するための断面図である。
明するための断面図である。
【図６】本発明を具体化した第２実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図７】第２実施例の製造工程を説明するための断面図
である。
である。
【図８】第２実施例の製造工程を説明するための断面図
である。
である。
【図９】第２実施例の製造工程を説明するための断面図
である。
である。
【図１０】第２実施例の製造工程を説明するための断面
図である。
図である。
【図１１】第２実施例の製造工程を説明するための断面
図である。
図である。
１、９ 石英基板（絶縁基板） ２、１０ 多結晶シリコン層 ３、１１ ゲート酸化膜（ゲート絶縁膜） ４、１２ 多結晶シリコン膜（導電層） ５ フォトレジスト（レジストパターン） ６ ゲート電極（フォトレジスト５とともにＴ字状のマ
スク材を構成する） ７ａ、７ｂ、１６ａ、１６ｂ 高濃度ドープ領域 ８ａ、８ｂ １８ａ、１８ｂ 低濃度ドープ領域 １３ シリコン酸化膜（絶縁層） １４ フォトレジスト（レジストパターン） １５ 注入ストッパ（多結晶シリコン膜１２とともに逆
Ｔ字状のマスク材を構成する） １７ ゲート電極
スク材を構成する） ７ａ、７ｂ、１６ａ、１６ｂ 高濃度ドープ領域 ８ａ、８ｂ １８ａ、１８ｂ 低濃度ドープ領域 １３ シリコン酸化膜（絶縁層） １４ フォトレジスト（レジストパターン） １５ 注入ストッパ（多結晶シリコン膜１２とともに逆
Ｔ字状のマスク材を構成する） １７ ゲート電極
Claims (9)
- 【請求項１】 半導体層に低濃度ドープ領域と高濃度ド
ープ領域からなる不純物領域を有するものであって、前
記低濃度ドープ領域を斜めイオン注入法により形成した
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体層上に断面ほぼＴ字状のマスク材
を形成する工程と、 前記マスク材をイオン注入マスクとし、前記半導体層に
不純物をイオン注入することにより、高濃度ドープ領域
を形成する工程と、 前記マスク材をイオン注入マスクとし、前記半導体層に
不純物を斜めイオン注入することにより、低濃度ドープ
領域を形成する工程と、を含むことを特徴とした半導体
装置の製造方法。 - 【請求項３】 半導体層上にゲート絶縁膜を形成し、そ
のゲート絶縁膜上に導電層を形成し、その導電層上にレ
ジストパターンを形成する工程と、 そのレジストパターンをエッチングマスクとした等方性
エッチングにより、前記導電層をエッチングしてゲート
電極を形成する工程と、 前記レジストパターンをイオン注入マスクとし、前記半
導体層に不純物をイオン注入することにより、高濃度ド
ープ領域を形成する工程と、 前記レジストパターンをイオン注入マスクとし、前記半
導体層に不純物を斜めイオン注入することにより、低濃
度ドープ領域を形成する工程と、を含むことを特徴とし
た半導体装置の製造方法。 - 【請求項４】 絶縁基板１上に多結晶シリコン層２を形
成し、多結晶シリコン層上にゲート絶縁膜３を形成し、
そのゲート絶縁膜上に導電層４を形成し、その導電層上
にレジストパターン５を形成する工程と、 そのレジストパターンをエッチングマスクとした等方性
エッチングにより、前記導電層をエッチングしてゲート
電極６を形成する工程と、 前記レジストパターンをイオン注入マスクとし、前記多
結晶シリコン層に不純物をイオン注入することにより、
高濃度ドープ領域７ａ、７ｂを形成する工程と、 前記レジストパターンをイオン注入マスクとし、前記多
結晶シリコン層に不純物を斜めイオン注入することによ
り、低濃度ドープ領域８ａ、８ｂを形成する工程と、を
含むことを特徴とした半導体装置の製造方法。 - 【請求項５】 半導体層上に断面ほぼ逆Ｔ字状のマスク
材を形成する工程と、 前記マスク材をイオン注入マスクとし、半導体層に不純
物をイオン注入することにより、高濃度ドープ領域を形
成する工程と、 前記マスク材の下部の幅を縮小する工程と、 前記マスク材をイオン注入マスクとし、半導体層に不純
物をイオン注入することにより、低濃度ドープ領域を形
成する工程と、を含むことを特徴とした半導体装置の製
造方法。 - 【請求項６】 前記マスク材の少なくとも下方の部分に
導電層を有することを特徴とした請求項１、２又は５に
記載の半導体装置の製造方法。 - 【請求項７】 半導体層上にゲート絶縁膜を形成し、そ
のゲート絶縁膜上に導電層を形成し、その導電層上に絶
縁層を形成し、更に、その絶縁層上にレジストパターン
を形成する工程と、 そのレジストパターンをエッチングマスクとした等方性
エッチングにより、前記絶縁層をエッチングする工程
と、 前記レジストパターンを除去し、残った前記絶縁層及び
導電層をイオン注入マスクとし、前記半導体層に不純物
をイオン注入することにより、高濃度ドープ領域を形成
する工程と、 前記絶縁層をエッチングマスクとして前記導電層を更に
エッチングし、ゲート電極を形成する工程と、 前記絶縁層及びゲート電極をイオン注入マスクとし、前
記半導体層に不純物をイオン注入することにより、低濃
度ドープ領域を形成する工程と、を含むことを特徴とし
た半導体装置の製造方法。 - 【請求項８】 絶縁基板９上に多結晶シリコン層１０を
形成し、この多結晶シリコン層上にゲート絶縁膜１１を
形成し、そのゲート絶縁膜上に導電層１２を形成し、そ
の導電層上に絶縁層１３を形成し、更に、その絶縁層上
にレジストパターン１４を形成する工程と、 そのレジストパターンをエッチングマスクとした等方性
エッチングにより、前記絶縁層をエッチングする工程
と、 前記レジストパターンを除去し、残った前記絶縁層及び
導電層をイオン注入マスクとし、前記多結晶シリコン層
に不純物をイオン注入することにより、高濃度ドープ領
域１６ａ、１６ｂを形成する工程と、 前記絶縁層をエッチングマスクとして前記導電層を更に
エッチングし、ゲート電極１７を形成する工程と、 前記絶縁層及びゲート電極をイオン注入マスクとし、前
記多結晶シリコン層に不純物をイオン注入することによ
り、低濃度ドープ領域１８ａ、１８ｂを形成する工程
と、を含むことを特徴とした半導体装置の製造方法。 - 【請求項９】 前記導電層は多結晶シリコン層であるこ
とを特徴とした請求項３、４、６、７、８のいずれか１
項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1924695A JPH07307477A (ja) | 1994-03-15 | 1995-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-44348 | 1994-03-15 | ||
| JP4434894 | 1994-03-15 | ||
| JP1924695A JPH07307477A (ja) | 1994-03-15 | 1995-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307477A true JPH07307477A (ja) | 1995-11-21 |
Family
ID=26356079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1924695A Pending JPH07307477A (ja) | 1994-03-15 | 1995-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307477A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047972A (ja) * | 2002-05-17 | 2004-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7790483B2 (en) | 2008-06-17 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof, and display device and manufacturing method thereof |
| US7883943B2 (en) | 2008-03-11 | 2011-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
| US7989275B2 (en) | 2008-03-10 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof |
| US7993991B2 (en) | 2007-12-03 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US8101442B2 (en) | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| US8202769B2 (en) | 2009-03-11 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8207026B2 (en) | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US10879367B2 (en) | 2017-04-19 | 2020-12-29 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
-
1995
- 1995-02-07 JP JP1924695A patent/JPH07307477A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047972A (ja) * | 2002-05-17 | 2004-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7993991B2 (en) | 2007-12-03 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US8101442B2 (en) | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| US7989275B2 (en) | 2008-03-10 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof |
| US7883943B2 (en) | 2008-03-11 | 2011-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
| US7790483B2 (en) | 2008-06-17 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof, and display device and manufacturing method thereof |
| US8207026B2 (en) | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US8202769B2 (en) | 2009-03-11 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8441051B2 (en) | 2009-03-11 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10879367B2 (en) | 2017-04-19 | 2020-12-29 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
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