JP2010123936A5 - - Google Patents

Claims (2)

1. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に、ゲート絶縁層、酸化物半導体膜、及び導電膜を積層し、
   前記ゲート絶縁層、前記酸化物半導体膜、及び前記導電膜上に、第１のマスク層を形成し、
   前記第１のマスク層を用いて、前記酸化物半導体膜、及び前記導電膜を第１のエッチング工程によりエッチングして、酸化物半導体層及び導電層を形成し、
   前記第１のマスク層をアッシングして第２のマスク層を形成し、
   前記第２のマスク層を用いて、前記酸化物半導体層、及び前記導電層を第２のエッチング工程によりエッチングして、凹部を有する酸化物半導体層、ソース電極、及びドレイン電極を形成し、
   前記第２のエッチング工程は、ドライエッチングを用いて行い、
   前記凹部を有する酸化物半導体層は、前記ソース電極と重なる領域及び前記ドレイン電極と重なる領域の膜厚より薄い膜厚の領域を有することを特徴とする半導体装置の作製方法。
2. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に、ゲート絶縁層、第１の酸化物半導体膜、第２の酸化物半導体膜、及び導電膜を積層し、
   前記ゲート絶縁層、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、及び前記導電膜上に、第１のマスク層を形成し、
   前記第１のマスク層を用いて、前記第１の酸化物半導体膜、前記第２の酸化物半導体膜、及び前記導電膜を第１のエッチング工程によりエッチングして、第１の酸化物半導体層、第２の酸化物半導体層、及び導電層を形成し、
   前記第１のマスク層をアッシングして第２のマスク層を形成し、
   前記第２のマスク層を用いて、前記第１の酸化物半導体層、前記第２の酸化物半導体層、及び前記導電層を第２のエッチング工程によりエッチングして、凹部を有する酸化物半導体層、ソース電極及びドレイン電極を形成し、
   前記第２のエッチング工程は、ドライエッチングを用いて行い、
   前記凹部を有する酸化物半導体層は、前記ソース電極と重なる領域及び前記ドレイン電極と重なる領域の膜厚より薄い膜厚の領域を有することを特徴とする半導体装置の作製方法。