JP2016134469A - 薄膜トランジスタの製造方法 - Google Patents

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Abstract

【課題】一態様における課題は、カバレッジ性が高く、信頼性の向上した薄膜トランジスタを製造可能な薄膜トランジスタの製造方法を提供することにある。
【解決手段】実施形態に係る薄膜トランジスタの製造方法は、ゲート電極ＧＥの上層に絶縁層１２を挟んで半導体層ＳＣ‘を形成し、半導体層の上層に配線形成層２０ａ、２０ｂ、２０ｃを形成し、配線形成層をエッチングによりパターニングして複数の配線および電極を形成し、電極を形成した後、前記半導体層ＳＣ’をエッチングによりアイランド状にパターニングし、半導体層上の電極の一部をエッチングして半導体層のチャネル領域を露出し、前記配線、電極およびアイランド状の半導体層に重ねて保護層を形成する。
【選択図】図８

Description

本発明の実施形態は、薄膜トランジスタの製造方法に関する。
近年、半導体装置として薄膜トランジスタを備えた表示装置が実用化されている。表示装置の一例として、液晶表示装置や有機エレクトロルミネッセンス表示装置等が挙げられる。
このような表示装置は、複数の薄膜トランジスタ（ＴＦＴ）、信号線、ゲート線、ソース・ドレイン電極等の配線部、パッシベーション膜等が作りこまれたアレイ基板を備えている。薄膜トランジスタおよび種々の配線部は、フォトリソグラフィ、ドライエッチング等により、所定の形状にパターニングされる。
例えば、ボトムゲートチャネルエッチ型のＴＦＴでは、一般に、半導体層をアイランド状に加工した後、半導体層上に配線層を形成し、更に、配線層をエッチングして信号線および走査線を形成するプロセスとしている。その後、信号線、走査線および半導体層を覆うパッシベーション膜が形成される。
特開２０１０−１２３９３６号公報
しかし、表示装置の高精細化の為に配線層、信号線としてＴＡＴ（Ｔｉ系／Ａｌ系／Ｔｉ系）積層膜を用いる場合、エッチングにより形成される信号線の側壁の内、半導体層の端部に位置する側壁および半導体層から外れて位置する側壁は、テーパ角が大きくなり易い。側壁のテーパ角が大きい場合、配線層上に形成するパッシベーション膜においても信号線の側壁を覆う部分のテーパ角が大きくなり、その立ち上がり部分に”す”（細かい空洞）ができ易い。この場合、”す”（空洞）を介して外部から侵入した水分や水素がＴＦＴの半導体層を還元し、その結果、ＴＦＴが導体化し易くなってしまう。
この発明の実施形態の課題は、カバレッジ性が高く、信頼性の向上した薄膜トランジスタを製造可能な薄膜トランジスタの製造方法を提供することにある。
実施形態に係る薄膜トランジスタの製造方法は、ゲート電極の上層に絶縁層を挟んで半導体層を形成し、前記半導体層の上層に配線形成層を形成し、前記配線形成層をエッチングによりパターニングして複数の配線および電極を形成し、前記電極を形成した後、前記半導体層をエッチングによりアイランド状にパターニングし、前記半導体層上の前記電極の一部をエッチングして前記半導体層のチャネル領域を露出し、前記配線、電極およびアイランド状の半導体層に重ねて保護層を形成することを特徴としている。
図１は、第１の実施形態に係る表示装置の一構成例を概略的に示す図。 図２は、図１に示した表示装置に適用するアレイ基板の一構成例を概略的に示す平面図。 図３は、図２の線III−IIIに沿ったアレイ基板の断面図。 図４は、前記アレイ基板の製造工程を示す断面図。 図５は、前記アレイ基板の製造工程を示す断面図。 図６は、前記アレイ基板の製造工程において、多層金属層上にフォトレジストを形成した状態を示す断面図。 図７は、前記アレイ基板の製造工程において、多層金属層上にフォトレジストを形成した状態を示す平面図。 図８は、前記アレイ基板の製造工程において、前記多層金属層をエッチングする工程を示す断面図。 図９は、前記アレイ基板の製造工程において、半導体層をエッチングする工程を示す断面図。 図１０は、前記アレイ基板の製造工程において、半導体層をエッチングする工程を示す平面図。 図１１は、製造工程において、電極、半導体層、ゲート絶縁層上にフォトレジストを形成した状態を示す断面図。 図１２は、製造工程において、電極、半導体層、ゲート絶縁層上にフォトレジストを形成した状態を示す平面図。 図１３は、製造工程において、電極をエッチングした状態を示すアレイ基板の断面図。 図１４は、製造工程において、電極をエッチングした状態を示すアレイ基板の平面図。 図１５は、パッシベーション膜のカバレッジ性（カバレッジ性良好）と薄膜トランジスタの特性との関係を示す図。 図１６は、パッシベーション膜のカバレッジ性（カバレッジ性不良）と薄膜トランジスタの特性との関係を示す図。
以下、図面を参照しながら、この発明の実施形態について詳細に説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更であって容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１の実施形態）
始めに、薄膜トランジスタを備える表示装置の構成例について説明する。
図１は、第１の実施形態の表示装置の一構成例を概略的に示す図である。ここでは、アレイ基板を有する表示装置として、液晶表示装置を例に説明する。液晶表示装置１は、例えばスマートフォン、タブレット端末、携帯電話機、ノートブックタイプＰＣ、携帯型ゲーム機、電子辞書、或いはテレビ装置などの各種の電子機器に組み込んで使用することができる。
図１に示すように、液晶表示装置１は、ガラス基板等の光透過性を有する絶縁基板１５と、絶縁基板１５上に設けられ、画像を表示する表示部（アクティブエリア）ＡＣＴと、表示部ＡＣＴを駆動する駆動回路ＧＤ、ＳＤと、を備えている。表示部ＡＣＴは、マトリクス状に配置された複数の表示画素ＰＸを備えている。
表示部ＡＣＴには、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）、電源配線ＶＣＳなどが形成されている。各ゲート配線Ｇは、表示部ＡＣＴの外側に引き出され、ゲート駆動回路ＧＤに接続されている。各ソース配線Ｓは、表示部ＡＣＴの外側に引き出され、ソース駆動回路ＳＤに接続されている。容量線Ｃは、補助容量電圧が印加される電源配線ＶＣＳと電気的に接続されている。
駆動回路ＧＤ、ＳＤは、表示部ＡＣＴの外側で絶縁基板１５上に一体的に形成され、これらの駆動回路ＧＤ、ＳＤにコントローラ１１が接続されている。
各表示画素ＰＸは、液晶容量ＣＬＣ、薄膜トランジスタ（ＴＦＴ）ＴＲ、液晶容量ＣＬＣと並列の蓄積容量ＣＳなどを備えている。液晶容量ＣＬＣは、薄膜トランジスタＴＲに接続された画素電極ＰＥと、コモン電位の給電部ＶＣＯＭと電気的に接続された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間に介在する液晶層とを備えている。
薄膜トランジスタＴＲは、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。ゲート配線Ｇには、ゲート駆動回路ＧＤから、薄膜トランジスタＴＲをオンオフ制御するための制御信号が供給される。ソース配線Ｓには、ソース駆動回路ＳＤから、映像信号が供給される。薄膜トランジスタＴＲは、ゲート配線Ｇに供給された制御信号に基づいてオンした際、ソース配線Ｓに供給された映像信号に応じた画素電位を画素電極ＰＥに書き込む。コモン電位の共通電極ＣＥと画素電位の画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
蓄積容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであって、絶縁層を介して対向する一対の電極で構成されている。例えば、蓄積容量ＣＳは、画素電極ＰＥと同電位の第１電極と、容量線Ｃの一部あるいは容量線Ｃと電気的に接続された第２電極と、第１電極と第２電極との間に介在する絶縁層と、で構成されている。
ゲート駆動回路ＧＤおよびソース駆動回路ＳＤは、それぞれスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）ＴＲを備えている。
図２は、図１に示した液晶表示装置１に適用可能なアレイ基板の一構成例を概略的に示す平面図、図３は、図２の線III−IIIに沿ったアレイ基板の断面図である。
アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１５を用いて形成されている。アレイ基板ＳＵＢ１は、絶縁基板１５の上に、各表示画素ＰＸを構成する薄膜トランジスタＴＲ、蓄積容量ＣＳ、ゲート配線Ｇ、ソース配線Ｓ、画素電極、並びに、ゲート駆動回路ＧＤおよびソース駆動回路ＳＤを構成する複数の薄膜トランジスタＴＲを備えている。ここでは、半導体装置として機能する薄膜トランジスタＴＲに着目して詳細に説明する。
図２および図３に示す構成例では、薄膜トランジスタＴＲは、例えば、ボトムゲートチャネルエッチ型のトランジスタとして構成されている。すなわち、絶縁基板１５の内面１０Ａ上にゲート電極ＧＥが形成されている。薄膜トランジスタＴＲを構成するゲート電極ＧＥは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、クロム（Ｃｒ）のなどの金属材料あるいはこれらの金属材料を含む合金などによって形成されている。ゲート電極ＧＥは、例えばゲート電極ＧＥと同一層に設けられたゲート配線Ｇあるいは駆動回路の制御配線と電気的に接続されている。ゲート電極ＧＥは、例えば、矩形状にパターニングされている。
ゲート電極ＧＥおよび絶縁基板１５の内面１０Ａを覆ってゲート絶縁層１２が形成されている。ゲート絶縁層１２は、例えば酸化シリコン（ＳｉＯｘ）を主成分とする酸化シリコン層を含んでいる。本実施形態において、ゲート絶縁層１２は、その全体が、酸化シリコン層により形成されている。なお、ゲート絶縁層１２は、酸化シリコン（ＳｉＯｘ）を主成分とする酸化シリコン層と、他の絶縁層、例えば窒化シリコン（ＳｉＮｘ）との積層膜で構成してもよい。積層膜で形成する場合、ゲート絶縁層１２は、酸化シリコン層が半導体層と接するように形成することが望ましい。なお、本実施形態において、層とは、膜あるいはフィルムを含む概念として用いている。
ゲート絶縁層１２上には、薄膜トランジスタＴＲを構成する半導体層として、例えば、酸化物半導体層ＳＣが形成されている。酸化物半導体層ＳＣは、その少なくとも一部がゲート電極ＧＥと重なるように設けられ、本実施形態では、半導体層ＳＣ全体がゲート電極ＧＥに重畳している。
このような酸化物半導体層ＳＣは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物によって形成されている。酸化物半導体層ＳＣを形成する代表的な例としては、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）などが挙げられる。
酸化物半導体層ＳＣは、例えば、ほぼ矩形の島状にパターニングされ、比較的高抵抗なチャネル領域ＳＣＣと、チャネル領域ＳＣＣの両側に位置するソース領域ＳＣＳおよびドレイン領域ＳＣＤと有している。チャネル領域ＳＣＣは、チャネル長Ｌを有している。また、酸化物半導体層ＳＣと同様に、ゲート絶縁層１２の上に図示しない画素電極が形成される。
薄膜トランジスタＴＲは、酸化物半導体層ＳＣの少なくとも一部に接して設けられたソース電極ＳＥおよびドレイン電極ＤＥを有している。ソース電極ＳＥは、ゲート絶縁層１２上に形成され、一部が酸化物半導体層ＳＣのソース領域上に重畳している。ソース電極ＳＥは、ゲート絶縁層１２上に形成されたソース配線Ｓに電気的に接続され、ここでは、ソース配線Ｓと同一層で形成されている。
ドレイン電極ＤＥは、ゲート絶縁層１２上に形成され、一部が酸化物半導体層ＳＣのドレイン領域ＳＤＣ上に重畳している。酸化物半導体層ＳＣ上において、ドレイン電極ＤＥは、チャネル長Ｌに相当する距離だけ離間してソース電極ＳＥに対向している。また、ドレイン電極ＤＥは、画素電極に電気的に接続される。
ソース電極ＳＥ、ドレイン電極ＤＥ、およびソース配線Ｓは、金属多層膜で構成されている。本実施形態において、ソース電極ＳＥ、ドレイン電極ＤＥ、およびソース配線Ｓは、それぞれ、Ｔｉ、ＴｉＮ等のＴｉを主成分とする金属材料からなる下層（第１層）２０ａと、Ａｌ、ＡｌＳｉ、ＡｌＮｄ，ＡｌＣｕ等のＡｌを主成分とする金属材料からなる中間層（第２層）２０ｂと、Ｔｉを主成分とする金属材料からなる上層（第３層）２０ｃとの積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）を有している。中間層２０ｂは、下層２０ａおよび上層２０ｃに比較して、充分に厚く形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、下層２０ａ側が酸化物半導体層ＳＣに接して形成され、ソース配線Ｓは、下層２０ａ側がゲート絶縁層１２に接して設けられている。
図２および図３に示すように、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ側壁、すなわち、ゲート絶縁層１２および酸化物半導体層ＳＣに対して起立している側壁を有している。側壁の内、ゲート絶縁層１２上に位置する側壁２２ａ、および、半導体層ＳＣ上でゲート絶縁層１２近傍に位置する側壁２２ｂは、テーパ角θ１（例えば、４５〜７５度）に形成されている。また、側壁の内、半導体層ＳＣ上で、ゲート絶縁層１２から離間し、半導体層ＳＣの中央部側に位置している側壁２２ｂ、すなわち、半導体層ＳＣのチャネル領域の側縁に沿って位置している側壁２２ｂは、テーパ角θ２（例えば、４５〜７５度）に形成されている。ソース電極ＳＥの側壁２２ｂとドレイン電極ＤＥの側壁２２ｂとは、チャネル領域を挟んで対向している。テーパ角θ１、θ２は、実質的に等しく形成されている。
アレイ基板ＳＵＢ１上にパッシベーション膜（保護層）ＰＡが形成され、ソース配線Ｓ、ソース電極ＳＥ、ドレイン電極ＤＥ、酸化物半導体層ＳＣの全体を覆っている。このパッシベーション膜ＰＡは、無機膜、オレフィン樹脂、アクリル樹脂、シロキサン樹脂などを用い、ＣＶＤ（化学蒸着）法により形成することができる。パッシベーション膜ＰＡの膜厚は、ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓを構成している金属多層膜（Ｔｉ系／Ａｌ系／Ｔｉ系）の膜厚よりも大きいことが望ましい。
なお、図２においては、図面の複雑化を避けるため、パッシベーション膜ＰＡを省略している。
次に、本実施形態の表示装置に適用する薄膜トランジスタＴＲの製造方法についてその一例を説明する。
図４に示すように、絶縁基板１５の内面１０Ａ上に、例えば、スパッタリングによりゲート層を成膜し、このゲート層をパターニングすることにより、ゲート配線Ｇおよびゲート電極ＧＥを形成する。ここでは、絶縁基板１５として、透明なガラス基板を用いた。ゲート層は、例えば、Ｍｏ系材料を用いた。
続いて、図５に示すように、ゲート電極ＧＥに重ねて絶縁基板１５の内面１０Ａ上にゲート絶縁層１２を成膜する。このゲート絶縁層１２は、例えば、プラズマＣＶＤ法などを用いて、酸化シリコン（ＳｉＯｘ）により形成した。次いで、例えば、スパッタリングによりゲート絶縁層１２の上に酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）からなる半導体層ＳＣ‘を成膜する。
図６に示すように、スパッタリング等により、半導体層ＳＣ‘に重ねて、金属膜を連続成膜する。この金属膜は、例えば、Ｔｉ系の下層２０ａ、Ａｌ系の中間層２０ｂ、Ｔｉ系の上層２０ｃを有する金属多層膜（配線形成層）を用いる。その後、成膜された金属多層膜をパターニングしてソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓを形成する。
この場合、図６および図７に示すように、所望パターンを有するフォトレジストＰＲ１を金属多層膜上に形成する。フォトレジストＰＲ１は、例えば、オレフィン樹脂などの感光性絶縁材料を金属多層膜上に塗布した後、フォトマスクを介した露光及び現像処理を伴うフォトリソグラフィプロセスを用いてパターニングすることで形成される。フォトレジストＰＲ１は、ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓ、酸化物半導体層ＳＣの形成領域の直上に位置するパターンを有している。
次いで、図８に示すように、フォトレジストＰＲ１をマスクとして、金属多層膜を一括してパターニングする。パターニングは、例えばプラズマドライエッチング法の一種である反応性イオンエッチング法（ＲＩＥ）を用いる。エッチングガスとして、三塩化ホウ素（ＢＣｌ3）、塩素（Ｃｌ2）の混合ガスを用いる。さらに窒素（Ｎ2）を混合しても良い。これにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓの外形輪郭を形成する。形成された側壁２２ａのテーパ角θ１を例えば、４５〜７５度となる。エッチングの際、側壁２２ａの近傍部分において、ゲート絶縁層１２は半導体層ＳＣ‘で覆われて露出していない。そのため、エッチングにより、ゲート絶縁層１２の形成材料が側壁２２ａに再堆積することがなく、側壁２２ａのテーパ角θ１を小さく形成することができる。
続いて、図９および図１０に示すように、フォトレジストＰＲ１をマスクとして、半導体層ＳＣ‘を一括してパターニングする。パターニングは、上記と同様に、例えば、反応性イオンエッチング法（ＲＩＥ）あるいはウエットエッチング法を用いる。エッチングにより半導体層ＳＣ’を島状にパターニングして複数の酸化物半導体層ＳＣを形成する。エッチングガスとして、三塩化ホウ素（ＢＣｌ3）、塩素（Ｃｌ2）の添加ガスを混合したものを用いる。添加ガスとしては、例えば三フッ化メタン（ＣＨＦ3）等が好ましい。また、混合ガスに窒素（Ｎ2）を添加しても良い。
このような２段階のエッチングにより、テーパ角θ１を有する側壁２２ａで規定されたソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓ、およびほぼ矩形状の酸化物半導体層ＳＣが順に形成される。エッチング完了後、フォトレジストＰＲ１を除去する。
続いて、図１１および図１２に示すように、所望パターンを有するフォトレジストＰＲ２をソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓ、およびほぼ矩形状の酸化物半導体層ＳＣ、およびゲート絶縁層１２上に形成する。フォトレジストＰＲ２は、酸化物半導体層ＳＣのチャネル領域上の部分が露出したパターンを有している。また、エッチング中にソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓの側壁２２ａのテーパ角θ１が増大するのを抑制するため、フォトレジストＰＲ２は、側壁２２ａおよびその周辺のゲート絶縁層１２を覆っている。
次いで、フォトレジストＰＲ２をマスクとして、チャネル領域上に位置する金属多層膜を一括してパターニングする。パターニングは、例えばプラズマドライエッチング法の一種である反応性イオンエッチング法（ＲＩＥ）を用いる。エッチングにより、酸化物半導体層ＳＣまで金属多層膜をフルエッチングする。
これにより、図１３および図１４に示すように、チャネル領域上の金属多層膜をエッチングし、ソース電極ＳＥおよびドレイン電極ＤＥの側壁２２ｂを形成する。側壁２２ｂのテーパ角θ２は、４５〜７５度とする。エッチングの際、下地として酸化物半導体層ＳＣしか露出しないため、側壁２２ｂのテーパ角θ２を小さくし易く、側壁２２ａのテーパ角θ１とほぼ揃えることができる。エッチング完了後、フォトレジストＰＲ２を除去する。
次いで、絶縁基板１５上にパッシベーション膜（保護層）ＰＡを形成し、ソース配線Ｓ、ソース電極ＳＥ、ドレイン電極ＤＥ、酸化物半導体層ＳＣ等を含むアレイ基板全体をパッシベーション膜で覆う。パッシベーション膜ＰＡは、無機膜、オレフィン樹脂、アクリル樹脂、シロキサン樹脂などを用いる。パッシベーション膜ＰＡの膜厚は、ソース電極ＳＥ、ドレイン電極ＤＥ、ソース配線Ｓを構成している金属多層膜（Ｔｉ系／Ａｌ系／Ｔｉ系）の膜厚以上とすることが望ましい。
以上の工程により、薄膜トランジスタＴＲを備えたアレイ基板ＳＵＢ１が製造される。
以上のように構成された表示装置、薄膜トランジスタおよびその製造方法によれば、電極および配線の側壁２２ａ、２２ｂのテーパ角θ１、θ２を４５〜７５度と小さく形成することができる。この場合、電極、配線、半導体層上を覆うパッシベーション膜においても、配線、電極の側壁を覆う部分のテーパ角を小さくすることができる。これにより、パッシベーション膜ＰＡを配線、電極、ゲート絶縁層上に密着させ、アレイ基板全体を確実に覆うことができる。同時に、“す”の発生を抑制し、パッシベーション膜ＰＡのカバレッジ性が向上する。従って、外部からの水分や水素等の浸入を抑制し、薄膜トランジスタの半導体層の還元、導体化を防止することができる。
なお、配線、電極の側壁のテーパ角が４５度よりも小さくなると、線幅のＣＤロスが大きくなる。そのため、テーパ角は、４５〜７５度に形成されていることが望ましい。
図１５および図１６は、パッシベーション膜のカバレッジ性と薄膜トランジスタＴＲの特性との関係を示している。薄膜トランジスタＴＲのチャネル幅Ｗ、チャネル長Ｌは、それぞれ８０μｍ、３μｍとしている。図１５に示すように、本実施形態にようにカバレッジ性が良好な場合、薄膜トランジスタＴＲはゲート電圧Ｖｇ（Ｖ）が閾値を超えると、所望のドレイン電流Ｉｄを供給することができる。すなわち、本実施形態に係る薄膜トランジスタは、良好なＴＦＴ特性を得ることができる。
これに対して、図１６に示すように、カバレッジ性不良の場合、薄膜トランジスタＴＲは、ゲート電圧Ｖｇに拘わらず、ドレイン電流Ｉｄが常時流れた状態となる。これは、カバレッジ性不良により薄膜トランジスタの半導体層が還元され導体化しているためと考えられる。
以上のように、本実施形態によれば、カバレッジ性が高く、信頼性の向上した薄膜トランジスタおよび薄膜トランジスタの製造方法が得られる。
上述した実施形態においては、薄膜トランジスタを含む表示装置の開示例として液晶表示装置を示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、或いは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、薄膜トランジスタを適用する表示装置は、中小型の表示装置から大型の表示装置まで、特に限定することなく上記実施形態と同様の構成或いは製造工程を適用可能であることは言うまでもない。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明の実施形態として上述した各構成及び製造工程を基にして、当業者が適宜設計変更して実施し得る全ての構成及び製造工程も、本発明の要旨を包含する限り、本発明の範囲に属する。また、上述した実施形態によりもたらされる他の作用効果について本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。
１…表示装置、１５…絶縁基板、ＳＵＢ１…アレイ基板、ＡＣＴ…表示部、
Ｇ…ゲート配線、Ｓ…ソース配線、ＴＲ…薄膜トランジスタ、ＰＸ…表示画素、
ＧＥ…ゲート電極、ＳＣ…半導体層、ＳＥ…ソース電極、１２…ゲート絶縁層、
ＤＥ…ドレイン電極、２０ａ…下層（第１層）、２０ｂ…中間層（第２層）、
２０ｃ…上層（第３層）、２２ａ、２２ｂ…側壁、
ＰＡ…パッシベーション膜（保護層）、ＰＲ１、ＰＲ２…フォトレジスト

Claims (6)

  1. ゲート電極の上層に絶縁層を挟んで半導体層を形成し、
    前記半導体層の上層に配線形成層を形成し、
    前記配線形成層をエッチングによりパターニングして複数の配線および電極を形成し、
    前記電極を形成した後、前記半導体層をエッチングによりアイランド状にパターニングし、
    前記半導体層上の前記電極の一部をエッチングして前記半導体層のチャネル領域を露出し、
    前記配線、電極およびアイランド状の半導体層に重ねて保護層を形成する
    ことを特徴とする薄膜トランジスタの製造方法。
  2. 前記配線形成層は、複数の金属層を積層して形成する請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の少なくとも１つを含む酸化物によって形成する請求項１または２に記載の薄膜トランジスタの製造方法。
  4. 前記配線の側壁および前記電極の側壁のテーパ角を４５〜７５度に形成する請求項１ないし３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 前記配線形成層上に第1レジストを形成した状態で、前記配線形成層をエッチングして前記配線および電極を形成した後、前記半導体層をエッチングする請求項１ないし４のいずれか１項に記載の薄膜トランジスタの製造方法。
  6. 前記配線、および前記電極の一部の側壁、および前記絶縁層を第２レジストで覆った状態で、前記電極の一部をエッチングして前記半導体層のチャネル領域を露出する請求項１ないし５のいずれか１項に記載の薄膜トランジスタの製造方法。
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