JP4401641B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置及びその作製方法に関し、特に、GOLD(Gate-Overlapped-LDDの略)構造の薄膜トランジスタ(Thin-Film-Transistor:以下TFTと略記)及びその作製方法に関する。尚、本明細書に於いて半導体装置とは、GOLD構造TFTを含む半導体素子で回路構成される半導体装置全般を指し、例えばアクティブマトリクス形の液晶表示装置又は有機EL(Electro-luminescenceの略)表示装置等の半導体表示装置をその範疇に含むものである。
【0002】
【従来の技術】
ガラス基板等の透明絶縁性基板上にTFTで回路構成されるアクティブマトリクス型の液晶表示装置や有機EL表示装置等の半導体表示装置に於いては、高い電界効果移動度を有する多結晶シリコンTFTが注目されている。多結晶シリコンTFTに適用される多結晶シリコン膜の場合、従来の非晶質シリコン膜に比べ、電子や正孔の電界効果移動度が大きく、画素用トランジスタのみでなく周辺回路であるドライバー回路の一体化を実現できる利点を有している。この為、各社で多結晶シリコンTFTで回路構成されるアクティブマトリクス型の半導体表示装置の開発が進められている。
【0003】
当該多結晶シリコンTFTに於いては、高い電界効果移動度を有する反面、連続駆動させると電界効果移動度やオン電流(オン状態の時に流れる電流)の低下及びオフ電流(オフ状態の時に流れる電流)の増加等の劣化現象が観測されることがあり、信頼性上の問題となっている。この劣化現象はホットキャリア現象と呼ばれており、ドレイン近傍の高電界により発生したホットキャリアの仕業であることが知られている。
【0004】
このホットキャリア現象は、最初に半導体基板上に作製されたMOS(Metal-Oxide-Semiconductorの略)トランジスタに於いて発見された現象で、ドレイン近傍の高電界が原因であることが明らかになっている。ホットキャリア対策として、これ迄様々な基礎検討が行われてきており、設計ルール1.5μm以下のMOSトランジスタに於いては、LDD(Lightly-Doped-Drainの略)構造が採用されている。LDD構造では、絶縁膜から成るゲート側壁のサイドウォールを利用してドレイン端部にn型又はp型の低濃度不純物領域(n−領域又はp−領域)を形成し、ドレイン接合の不純物濃度に傾斜を持たせることによりドレイン近傍の電界集中を緩和している。ここで、n型の低濃度不純物領域、高濃度不純物領域をそれぞれn−領域、n+領域とよび、p型の低濃度不純物領域、高濃度不純物領域をそれぞれp−領域、p+領域とよぶこととする。
【0005】
しかし、LDD構造の場合、シングルドレイン構造に比べ、ドレイン耐圧がかなり向上する反面、低濃度不純物領域(n−領域又はp−領域)の抵抗が大きい為、ドレイン電流が減少するという難点を抱えている。また、サイドウォールの真下に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンがサイドウォールに注入される為、低濃度不純物領域(n−領域又はp−領域)が空乏化し、更に抵抗が増加するLDD特有の劣化モードも問題になっている。チャネル長の縮小に伴い、以上の問題が顕在化してきた為、0.5μm以下のMOSトランジスタでは、この様な問題を克服する構造として、ゲート電極の端部にオーバーラップして低濃度不純物領域(n−領域又はp−領域)を形成するGOLD構造が開発され、量産への適用が進められている。
【0006】
この様な背景の下、ガラス基板等の透明絶縁性基板上に作製される多結晶シリコンTFTに於いても、MOSトランジスタと同様にドレイン近傍の高電界を緩和する目的で、LDD構造やGOLD構造の開発が進められている。LDD構造とは、ゲート電極の外側に対応する多結晶シリコン膜から成る半導体層に、電界緩和領域として機能するn型又はp型の低濃度不純物領域(n−領域又はp−領域)を形成し、更にその外側にソース領域及びドレイン領域として機能する同一導電型の高濃度不純物領域(n+領域又はp+領域)を形成する構造である。当該LDD構造は、オフ電流が小さいという利点とドレイン近傍の電界緩和によるホットキャリア抑制効果が小さいという欠点を有している。一方のGOLD構造の場合は、低濃度不純物領域(n−領域又はp−領域)をゲート電極端部とオーバーラップする様に形成しており、LDD構造に比べ、ホットキャリア抑制効果が大きいという利点とオフ電流が大きくなるという欠点を有している。
【0007】
上記の様に、LDD構造とGOLD構造には各々一長一短がある為、実際の半導体表示装置に於いては、半導体表示装置の品質向上の点から、LDD構造の低オフ電流特性とGOLD構造の高ホットキャリア耐性とを活かした回路構成上の組合せが検討されている。具体的には、画素領域の画素TFTの場合には、ホットキャリアに対する高信頼性よりもオフ電流値の低減に重点をおいたゲート構造が好ましく、低オフ電流特性を有するLDD構造が好適である。一方、駆動回路から成る周辺回路の場合は低オフ電流特性よりもホットキャリアに対する高信頼性に重点をおいたゲート構造が好ましく、高ホットキャリア耐性を有するGOLD構造が好適である。この為、最近の多結晶シリコンTFTで回路構成される半導体表示装置に於いては、画素領域の画素TFTをLDD構造TFTで形成し、周辺回路をGOLD構造TFTで形成する傾向にある。
【0008】
尚、nチャネル型の多結晶シリコンGOLD構造TFTに関する公知例として、非特許文献1には、nチャネル型GOLD構造TFTの構造と基本特性が開示されている。此処で検討されたGOLD構造TFTの構造は、ゲート電極とLDD用側壁が多結晶シリコンで形成され、LDD用側壁の真下の活性層(多結晶シリコンで形成)に電界緩和領域として機能するn型の低濃度不純物領域(n−領域)、更にその外側にソース領域及びドレイン領域として機能する同一導電型の高濃度不純物領域(n+領域)が形成されている。その基本特性は、通常のLDD構造TFTと比較し、ドレイン電界の緩和と共に大きいドレイン電流が得られ、ドレインアバランシェホットキャリア(Drain-Avalanche-Hot-Carrier)の抑制効果が大きいという特性が得られている。
【0009】
また、GOLD構造TFTに関する他の公知例として、特許文献1には、「ゲート電極が互いに幅の異なる2層構造となり、上層の幅が下層の幅より小さくなっていることを特徴とするLDD構造の薄膜トランジスタ」と「互いに幅の異なる2層構造を有し、上層の幅が下層の幅より小さいゲート電極を形成し、その後該ゲート電極をマスクとしてソース又はドレインとなる領域へイオンを注入することを特徴とするLDD構造の薄膜トランジスタの製造方法」とが開示されている。当該特許公報に於いては、「イオン注入時の加速電圧とイオン注入量を適宜選択すれば、イオン注入時には、ゲート電極のない領域はn+領域(又はp+領域)、ゲート電極が1層のみの領域はn−領域(又はp−領域)、ゲート電極が2層ともある領域はイントリンシック(イオンが注入されていない状態)の領域が同時に形成される」と記載されており、電界緩和領域であるn−領域(又はp−領域)がゲート電極の端部とオーバーラップする構成である為、実質的にGOLD構造TFTに関する発明が開示されている。
【0010】
特許文献2には、ゲート電極を2層の積層構造に形成し、テーパーエッチングと異方性エッチングとからなる多数の処理ステップで構成されるドライエッチング処理によりGOLD構造TFTを作製する方法が開示されている。
【0011】
特許文献3には、ゲート電極を構成する材料からなる膜を形成し、該ゲート電極を構成する材料からなる膜上にマスクを形成し、前記ゲート電極を構成する材料からなる膜をサイドエッチングすることにより、前記マスクより幅の小さいゲート電極を形成し、半導体膜に不純物を導入することで、LDD領域を形成する発明が開示されている。
【0012】
【非特許文献1】
Mutuko Hatano,Hajime Akimoto and Takesi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997
【特許文献1】
特開平7−202210号公報
【特許文献2】
特開2001−281704号公報
【特許文献3】
特開平7−226518号公報
【0013】
【発明が解決しようとする課題】
ホットキャリア耐性に優れたGOLD構造TFTについては、当社でも開発が進められており、代表的なGOLD構造TFTの構成について、図3に基づき以下に記載する。図3−AはLov領域のみを有するGOLD構造TFTの断面図で、図3−BはLov領域とLoff領域を共に有するGOLD構造TFTの断面図である。尚、本明細書に於いては、ゲート電極とオーバーラップしている電界緩和領域のことをLov領域と称し、ゲート電極とオーバーラップしていない電界緩和領域のことをLoff領域と称している。
【0014】
Lov領域のみを有するGOLD構造TFTの構成は、透明絶縁性基板301上に当該基板301に近い方から島状半導体層302とゲート絶縁膜303とゲート電極304とが積層形成され、前記ゲート電極304の外側の前記島状半導体層302にソース領域305とドレイン領域306とが形成されているGOLD構造TFTに於いて、前記ゲート電極304は第1層ゲート電極304aと第2層ゲート電極304bとから成り、前記第1層ゲート電極304aは前記第2層ゲート電極304bよりチャネル方向の寸法が長く形成され、前記第1層ゲート電極304aの前記第2層ゲート電極304bからの露出領域に対応する前記島状半導体層302に電界緩和領域であるLov領域307が形成され、前記ゲート電極304の外側に対応する前記島状半導体層302に、ソース領域305及びドレイン領域306が形成されていることを特徴としている(図3−A参照)。
【0015】
上記構成のGOLD構造TFTに於いて、Lov領域307は第1層ゲート電極304aの端部とオーバーラップする様に形成された電界緩和領域のことで、n型又はp型の低濃度不純物領域(n−領域又はp−領域)で構成されている。当該Lov領域307は、n型又はp型の高濃度不純物領域(n+領域又はp+領域)であるソース領域305又はドレイン領域306に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有しており、ドレイン領域306の近傍の空乏層に於ける電界集中をより効果的に緩和する特徴を有している。この様なLov領域307の濃度勾配は、n型又はp型の不純物元素を電界で加速して、第2層ゲート電極304bからの露出領域に該当する第1層ゲート電極304aとゲート絶縁膜303との積層膜を通過させて島状半導体層302に注入する方法(スルードープ法)で作製される。当該濃度勾配の生成は、スルードープ法で島状半導体層302に不純物を注入する際、島状半導体層302の上層膜である第1層ゲート電極304a(ゲート絶縁膜303は、膜厚変化ない為に無関係)の膜厚が端部に近づくにつれ薄膜化していることに起因している。尚、本明細書に於いては、目的物質層の上層に位置する或る物質層を通過させて目的物質層に不純物を注入するドーピング方法を便宜上「スルードープ法」と称している。
【0016】
また、Lov領域とLoff領域を共に有するGOLD構造TFTの構成は、透明絶縁性基板401上に当該基板401に近い方から島状半導体層402とゲート絶縁膜403とゲート電極404とが積層形成され、前記ゲート電極404の外側の前記島状半導体層402にソース領域405とドレイン領域406とが形成されているGOLD構造TFTに於いて、前記ゲート電極404は第1層ゲート電極404aと第2層ゲート電極404bとから成り、前記第1層ゲート電極404aは前記第2層ゲート電極404bよりチャネル方向の寸法が長く形成され、前記第1層ゲート電極404aの前記第2層ゲート電極404bからの露出領域に対応する前記島状半導体層402に第1の電界緩和領域であるLov領域407が形成され、前記ゲート電極404の外側に対応する前記島状半導体層402に、前記ゲート電極404に近い方から第2の電界緩和領域であるLoff領域408とソース領域405及びドレイン領域406とが隣接して形成されていることを特徴としている(図3−B参照)。
【0017】
上記構成のGOLD構造TFTに於いて、Lov領域407は第1層ゲート電極404aの端部とオーバーラップする様に形成された第1の電界緩和領域のことで、n型又はp型の低濃度不純物領域(n−−領域又はp−−領域)で構成されている。当該Lov領域407は、Loff領域408に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有している。また、Loff領域408は、第1層ゲート電極404aとオーバーラップしない様に形成された第2の電界緩和領域のことで、n型又はp型の低濃度不純物領域(n−領域又はp−領域)で構成されている。当該Loff領域408は、n型又はp型の高濃度不純物領域(n+領域又はp+領域)であるソース領域405又はドレイン領域406に近づくにつれて、徐々に不純物濃度が高くなる様な濃度勾配を有している。尚、Lov領域407の濃度勾配は、スルードープ法で島状半導体層402に不純物を注入する際、島状半導体層402の上層膜である第1層ゲート電極404a(ゲート絶縁膜403は、当該領域の膜厚変化ない為に無関係)の膜厚が端部に近づくにつれ薄膜化していることに起因している。同様に、Loff領域408の濃度勾配は、島状半導体層402の上層膜であるゲート絶縁膜403の膜厚がゲート電極404から離れるにつれ薄膜化していることに起因している。
【0018】
ところで、図3−Aと図3−Bに示すGOLD構造TFTのゲート電極304,404は、第1層ゲート電極304a,404aと第2層ゲート電極304b,404bとから成り、第1層ゲート電極304a,404aは第2層ゲート電極304b,404bよりチャネル方向の寸法が長く形成されている。そして、第1層ゲート電極304a,404aの第2層ゲート電極304b,404bからの露出領域に該当する部分は、薄いテーパー形状となっており、端部に近づくにつれ、徐々に膜厚が薄くなっている。この様な構造のゲート電極304,404の加工には、プラズマ密度と基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が好適である。具体的なドライエッチング法としては、マイクロ波や誘導結合プラズマ(Inductively-Coupled-Plasma:以下、ICPと略記)を利用したドライエッチング法が知られているが、当社では、ICP方式のドライエッチング装置を採用している。その理由は、ICPドライエッチング装置の場合、プラズマの制御が容易であり、処理基板の大面積化に容易に対応できる利点が有る為である。
【0019】
当該ICPドライエッチング装置を使用して、前記ゲート電極304,404を加工する場合、テーパーエッチングと異方性エッチングとを組み合わせた多数の処理ステップから成るドライエッチング処理を行う必要がある。ここで、1つの処理ステップでは、一定のエッチング条件のままエッチング条件を変化させることなくエッチング処理を行うこととする。尚、ここでいうエッチング条件とは、チャンバ圧力、ICP電力密度、バイアス電力密度、及びエッチングガスを構成する各ガスの流量比を示す。
【0020】
例えば、Lov領域のみを有するGOLD構造TFT(図3−A参照)のゲート電極304のドライエッチング工程に於いては、3ステップから成るドライエッチング処理が行われるので、エッチングガスの切り替えが2回必要となる。エッチングガスの切り替えは、切り替え時にエッチングチャンバの圧力が安定化する迄の時間を必要とする為、ドライエッチング工程のスループット低下という問題を引き起こす。また、エッチングチャンバの圧力が安定化する迄の間に流すエッチングガスも必要となる為、エッチングガスの消費量の増大によるプロセス原価の上昇という問題を抱えている。また、これらの問題以外にも、ドライエッチング工程の複雑化は、プロセス欠陥やトラブルの増加に至り、半導体装置の歩留低下という問題も内包している。
【0021】
尚、上記の問題はGOLD構造TFTの作製工程に限ったものではなく、LDD構造TFTの作製工程でも同様に認められる問題である。何故なら、GOLD構造TFTもLDD構造TFTも、同一のドライエッチング工程でゲート電極が加工される為である。
【0022】
本発明は、上記従来技術の問題点を解決することを課題とする。別言すると、本発明は、ゲート電極の加工に処理ステップ数の少ないドライエッチング法を適用して作製される半導体装置及びその作製方法を提供することを課題とする。尚、本明細書で半導体装置とは、GOLD構造TFTを含む半導体素子で回路構成される半導体装置全般を指し、例えばアクティブマトリクス形の液晶表示装置又は有機EL表示装置等の半導体表示装置をその範疇に含むものである。
【0023】
【課題を解決する為の手段】
〔ドライエッチング工程での処理ステップ数削減の検討〕
(ICPドライエッチング装置の構成)
本検討で使用するICPドライエッチング装置について以下に説明する。当該ICPドライエッチング装置は、プラズマ処理を高精度に行う為の手段として、インピーダンス整合器を介して複数の渦巻コイル部分に、高周波電力を印加してプラズマを生成する方法を採用している。此処で、各コイル部分の1本当たりの長さは、高周波波長の1/4倍としており、更に、被処理物を保持する下部電極にも、別途高周波電力を印可してバイアス電圧を印可する構成となっている。尚、当該ICPプラズマエッチング装置の詳細については、特開平9−293600号公報に開示されている。
【0024】
当該ICPドライエッチング装置の装置概略図を図4に示す。反応空間の上部に載設された石英板501上にアンテナコイル502を配置して、マッチングボックス503を介して第1の高周波電源504に接続されている。第1の高周波電源504は、6〜60MHz、代表的には13.56MHzの高周波電源を供給する。また、被処理物となる基板505を保持する下部電極506には、第2の高周波電源508がマッチングボックス507を介して接続されている。この第2の高周波電源508は、100KHz〜60MHz、例えば6〜29MHzの高周波電源を供給する。アンテナコイル502に高周波電力が印可されると、アンテナコイル502に高周波電流Jがθ方向に流れ、Z方向に磁界B(数式1)が発生し、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界E(数式2)が発生する(図4−A参照)。
【0025】
【数1】
【数2】
【0026】
この誘導電界Eで電子がθ方向に加速されてガス分子と衝突することにより、プラズマが生成される。誘導電界Eの方向がθ方向なので、荷電粒子が反応室の内壁や基板505と衝突してエネルギーを消失する確率が小さくなる。また、アンテナコイル502の下方へは、磁界Bが殆ど及ばない為、平板状に拡がった高密度プラズマ領域が生成される。そして、下部電極506に印加する高周波電力を調整することにより、プラズマ密度と基板505に掛かるバイアス電圧を独立に制御可能である。また、被エッチング物質に応じて、印加する高周波電力の周波数を変更することも可能である。
【0027】
ICP方式で高密度プラズマを発生させる為には、アンテナコイルに流れる高周波電流Jを低損失で流す必要があり、そのインダクタンスを低下させることが求められる。この点で、アンテナコイルを分割した方式が有効である。図4−Bは、この様な構成を示す概略図であり、石英板509上に複数の渦巻状のコイル部510を配置して、マッチングボックス511を介して第1の高周波電源512に接続されている。この際、各コイルの1本当たりの長さを高周波波長の1/4の整数倍としておくと、コイルに定在波が起ち、発生する電圧のピーク値を高めることができる(図4−B参照)。
【0028】
上記の様な構成のICPドライエッチング装置を使用して、GOLD構造TFTのゲート電極の加工工程であるドライエッチング工程を行っているが、ドライエッチング工程の処理ステップ数が多いのが問題となっている。この為、処理ステップ数の削減を検討した。
【0029】
(基板の構造とエッチングガス)
先ず、本検討で使用する基板の構造について説明する。此処で使用する基板は、コーニング社製1737基板等の角形のガラス基板(1辺が12.5cmの正方形)上に膜厚200nmのシリコン酸化膜と膜厚30nmのTaN膜と膜厚370nmのW膜とが基板に近い方から順に積層された構造の基板であり、簡潔にはW膜(370nm厚)/TaN膜(30nm厚)/シリコン酸化膜(200nm厚)/ガラス基板で表記される構造の基板を使用している。当該構造の基板に於いて、膜厚200nmのシリコン酸化膜上に積層されたW膜(370nm厚)/TaN膜(30nm厚)から成る2層構造の金属積層膜が被エッチング物質である。尚、各膜のエッチング速度の検討については、ガラス基板上にW膜(370nm厚)又はTaN膜(30nm厚)又はシリコン酸化膜(200nm厚)から成る単層膜を堆積した基板を使用している。
【0030】
この様な構造の基板を使用して、膜厚1.5μmのレジストパターンをマスクにW膜(370nm厚)/TaN膜(30nm厚)から成る金属積層膜をドライエッチング処理する訳であるが、従来はテーパーエッチングと異方性エッチングとから成る多数の処理ステップで構成されるドライエッチング処理が行われ、テーパーエッチングの処理ステップではCF4とCl2とO2の混合ガスが使用され、異方性エッチングの処理ステップではSF6とCl2とO2の混合ガスが使用されていた。今回の検討では、使用するエッチングガスをSF6とCl2とO2の混合ガスに限定して、処理ステップ数の削減を検討した。尚、混合ガス系のエッチングガスに於いて、F系ガスをCF4からSF6に統一したのは、F元素の存在割合を多くすることにより、W膜(370nm厚)のエッチング速度の増大とそれに伴うシリコン酸化膜(200nm厚)に対する選択比の向上が期待できる為である。
【0031】
尚、これ以降では、上述したような理由から、F系ガスとしてSF6を用いて説明しているが、本発明はこれに限定されるものではない。SF6は最も好ましいものであって、他のF系ガス(例えば、CF4など)も使用することができる。また、Cl2のかわりにCl系ガスを使用することもできる。
【0032】
また、本明細書中では、金属積層膜として、W膜とTaN膜の組み合わせによる積層構造のみで説明しているが、本発明はこれに限定されるものではない。WとTaNの組み合わせは最も好ましいものであって、Wの変わりにWを主成分とする金属化合物やWN(窒化タングステン)、TaNのかわりにTaを用いることができる。
【0033】
(実験1)
上記のICPドライエッチング装置と基板とエッチングガスを使用して、W膜とTaN膜とシリコン酸化膜の各エッチング速度のICP電力依存性を評価した。ICP電力以外のエッチング条件は、エッチングガスであるSF6とCl2のガス流量が各々40sccmと20sccmで(この場合、O2のガス流量は0sccmとした)、チャンバ圧力1.3Paでバイアス電力20W(バイアス電力密度:0.128W/cm2)である。この様な条件の下、ICP電力を500W(ICP電力密度:1.019W/cm2)と700W(ICP電力密度:1.427W/cm2)と900W(ICP電力密度:1.834W/cm2)に振って実験を行った。尚、バイアス電力とは第2の高周波電源508により基板505に印可される電力のことで、バイアス電力密度とは当該バイアス電力を基板505(1辺が12.5cmの正方形)の面積で割った値のことである。また、ICP電力とは第1の高周波電源512により複数の渦巻き状のコイル部510に印加される電力のことで、ICP電力密度とは当該ICP電力を複数の渦巻き状のコイル部510の面積(直径25cmの円領域)で割った値のことである(図4参照)。
【0034】
本実験の結果を図5に示す。図5−Aから判る様に、ICP電力の増加に伴い、TaN膜とシリコン酸化膜はエッチング速度の増大が殆ど無いのに対し、W膜の場合はエッチング速度が増大することが認められた。このエッチング速度の結果に基づき、W膜のTaN膜及びシリコン酸化膜に対する選択比の評価を行った結果を図5−Bに示す。図5−Bから判る様に、ICP電力の増加により、W膜のTaN膜に対する選択比の向上、及びW膜のシリコン酸化膜に対する選択比の向上が認められる。本実験の結果より、ICP電力をなるべく増加させた方が、W膜のエッチング速度と選択比の点で好ましいという結果が得られたが、当該ドライエッチング装置のICP電力の最大値が1kWであり、1kW付近での使用はドライエッチング装置への負荷が懸念される。従って、本実験の結果とドライエッチング装置への負荷とを比較考量し、ICP電力として700W程度が好適であると判断した。
【0035】
(実験2)
次に、エッチングガスであるSF6とCl2のガス流量比をSF6:Cl2=2:1に、総ガス流量を60sccmに固定した状態で、酸素(O2)ガスの添加量を0〜60%まで変化させて、W膜とTaN膜とシリコン酸化膜の各エッチング速度の酸素添加量依存性を評価した。ガス流量以外のエッチング条件は、チャンバ圧力1.3Paでバイアス電力10W(バイアス電力密度:0.064W/cm2)である。そして、ICP電力が500W(ICP電力密度:1.019W/cm2)の条件の下、酸素添加量を0,20,40,60%と変化させ、エッチング速度の評価を行った。同時に、ICP電力が700W(ICP電力密度:1.427W/cm2)で、酸素添加量が40%の場合についても評価した。尚、参考として、本実験のドライエッチング条件の詳細を表1に示す。
【表1】
【0036】
本実験の結果を図6に示す。図6−Aから判る様に、ICP電力500Wの場合は酸素添加量が40%の場合に、W膜のエッチング速度が最も大きくなることが認められた。一方、TaN膜のエッチング速度は、酸素添加量の増加に伴って低下する傾向が認められた。また、シリコン酸化膜のエッチング速度は、酸素添加量が0%で低下する以外、特に傾向は認められなかった。このエッチング速度の結果に基づき、W膜のTaN膜及びシリコン酸化膜に対する選択比の評価を行った結果を図6−Bに示す。図6−Bから判る様に、W膜のTaN膜に対する選択比は、酸素添加量の増加に伴って大きくなる傾向が認められた。また、W膜のシリコン酸化膜に対する選択比は、逆に低下する傾向が認められた。先の図5の結果よりICP電力は700W程度が好適であり、本実験(図6)の結果より酸素添加量40%が最適と考えられる為、ICP電力700Wで酸素添加量40%の場合について、エッチング速度と選択比を同様に評価し、その結果を図6−Aと図6−Bの右端に示す。当該結果より、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと24sccmで(酸素添加量が40%に該当)、チャンバ圧力1.3Pa,ICP電力700W,バイアス電力10Wのエッチング条件の下、W膜のエッチング速度227nmとTaN膜のエッチング速度32nmとシリコン酸化膜のエッチング速度34nmが得られ、W膜のTaN膜に対する選択比7.1とW膜のシリコン酸化膜に対する選択比6.8を得ることができた。
【0037】
(実験3)
ドライエッチング条件を下記の表2の条件に設定し、膜厚1.5μmのレジストパターンをマスクにW膜(370nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板と、W膜(370nm厚)/TaN膜(30nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板を各々ドライエッチング処理した。
【表2】
【0038】
図7−AはW膜(370nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板をドライエッチング処理した場合で、W膜のエッチング終点から約20秒のオーバーエッチングを行った場合のSEM写真である。図7−Aから判る様に、W膜の下地膜であるシリコン酸化膜が露出した状態で、W膜に0.2〜0.3μm程度のサイドエッチングが入っていることが認められる。また、図7−BはW膜(370nm厚)/TaN膜(30nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板をドライエッチング処理した場合で、W膜のエッチング終点から約30秒のオーバーエッチングを行った場合のSEM写真である。図7−Bから判る様に、W膜の下地膜であるTaN膜が露出している状態では、W膜のサイドエッチングは認められない。このことから、W膜のサイドエッチングは、オーバーエッチング時のシリコン酸化膜の露出と因果関係のあることが判る。オーバーエッチング時にシリコン酸化膜が露出した場合、シリコン酸化膜からの酸素放出が考えられ、この放出された酸素の存在がW膜のサイドエッチングの直接的原因と考えられる。この点を踏まえ、W膜(370nm厚)/TaN膜(30nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板をドライエッチング処理し、TaN膜のエッチング終点から所定時間のオーバーエッチングを行った結果、図7−CのSEM写真に示す様に、TaN膜の下地膜であるシリコン酸化膜が露出した状態で、W膜に0.2〜0.3μm程度のサイドエッチングの入ったエッチング形状を得ることができた。更に、TaN膜のW膜からの露出領域の該当するTaN膜の膜厚が、端部に近づくにつれ徐々に薄膜化していることも確認できた。
【0039】
(処理ステップ削減プロセスの構築)
図7−CのSEM写真に示す、W膜にサイドエッチングの入ったW膜/TaN膜から成る金属積層パターンは、GOLD構造TFT(LDD構造TFTも含む)のゲート電極として適用できることが考えられる。何故なら、当社開発のGOLD構造TFT(LDD構造TFTも含む)のゲート電極は、第1層ゲート電極であるTaN膜と第2層ゲート電極であるW膜とから成り、第1層ゲート電極(TaN膜)のチャネル方向寸法が第2層ゲート電極(W膜)のチャネル方向寸法より大きく、第1層ゲート電極の第2層ゲート電極からの露出領域に該当する第1層ゲート電極の膜厚が端部に近づくにつれ徐々に薄膜化していることを特徴としており、図7−Cの金属積層パターンの形状と概略同一である為である。従って、GOLD構造TFT(LDD構造TFTも含む)のゲート電極を表2に示す1ステップ処理のドライエッチング条件で、1ステップ処理のドライエッチングによって形成することが可能と考えられ、この場合のドライエッチング工程を示す基板断面図を図1に示す。ここで、1ステップ処理のドライエッチングとは、一定のエッチング条件のままエッチング条件を変化させることなくエッチング処理を1回行うことを示し、ここでいうエッチング条件とは、チャンバ圧力、ICP電力密度、バイアス電力密度、及びエッチングガスを構成する各ガスの流量比を示す。また、表2に示す1ステップ処理のドライエッチング条件は好ましい値であって、この値に限定されない。
【0040】
図1−Aの基板断面図は1ステップ処理のドライエッチング工程の前半を示しており、W膜から成る第2層ゲート電極105とTaN膜から成る第1層ゲート電極106とがレジストパターン104をマスクに異方性エッチングされる様子を示したものである。この際、レジストパターン104はエッチングにより初期のレジストパターン端部から若干後退し、下地のシリコン酸化膜であるゲート絶縁膜103が露出し、初期のレジストパターン端部から外側の領域で薄膜化が進んでいる。尚、初期のレジストパターン端部から内側の領域に対応するゲート絶縁膜103は、レジストパターン104の端部がエッチングにより後退したことに伴い、テーパー形状に形成され、第1層ゲート電極106の端部から離れるにつれ薄膜化が生じている。また、図1−Bの基板断面図は当該ドライエッチング工程の後半を示しており、下地のゲート絶縁膜109であるシリコン酸化膜の膜減りが全体的に更に進行し、当該シリコン酸化膜からの放出酸素の影響で、第2層ゲート電極107であるW膜のサイドエッチングが進行している。この際、第2層ゲート電極107からの露出領域に該当する第1層ゲート電極108は、テーパー形状にエッチングされ、端部に近づくにつれ薄膜化が進行している。また、初期のレジストパターン端部から内側の領域に対応するゲート絶縁膜109は、ドライエッチング工程の前半工程と同様のテーパー形状を保持したまま、全体的に薄膜化が進んでいる。
【0041】
尚、ゲート絶縁膜として、ここでは、シリコン酸化膜を用いているが、これは最も好ましいものであって、これに限定されない。前述したように、オーバーエッチング時に酸化シリコン膜が露出し、酸化シリコン膜から放出された酸素がW膜のサイドエッチングを引き起こしていると考えられるため、シリコン酸化膜以外でも、絶縁性を有する酸化膜であれば同様の効果が得られると考えられる。
【0042】
また、上記の1ステップ処理のドライエッチング条件の知見に基づき、酸素添加量を増加させると、下地のシリコン酸化膜を露出させずに第2層ゲート電極であるW膜のサイドエッチングを促進できることが予想される。そこで、酸素添加量を24sccmから30sccmに増加させたドライエッチング条件で所定時間のドライエッチング処理を行った。図2−Aの基板断面図は当該ドライエッチング処理後の基板断面を示しており、下地のTaN膜206を残存した状態で第2層ゲート電極205aであるW膜を等方的にエッチングすることができた。この際、レジストパターン204aの端部が初期のレジストパターン端部からエッチングにより後退したことに伴い、下地のTaN膜206は初期のレジストパターン端部から内側の領域でテーパー形状にエッチングが進み、第2層ゲート電極(W膜)205aの端部から離れるにつれ薄膜化が進行し、初期のレジストパターン端部から外側の領域で一定の残膜厚となっている。次の図2−Bは、下地のTaN膜206を異方性エッチングする為、エッチングガスであるCl2のガス流量が60sccmで、チャンバ圧力1.0Pa,ICP電力350W(ICP電力密度:0.713W/cm2),バイアス電力20W(バイアス電力密度:0.128W/cm2)のドライエッチング条件で所定時間のドライエッチング処理を行った後の基板断面図である。この際、TaN膜206の異方性エッチングで形成された第1層ゲート電極207は、テーパーエッチングと異方性エッチングの組合せにより、第2層ゲート電極(W膜)205bの端部から離れるにつれ徐々に薄膜化し、第1層ゲート電極207の端部で急激に切れている。また、下地のシリコン酸化膜から成るゲート絶縁膜208は、初期のレジストパターン端部から内側の領域でテーパー形状にエッチングが進み、第1層ゲート電極207の端部から離れるにつれ薄膜化が進行し、初期のレジストパターン端部から外側の領域で一定の残膜厚となっている。
【0043】
上記の結果から、2ステップ処理のドライエッチング条件をGOLD構造TFT(LDD構造TFTも含む)のゲート電極のドライエッチング工程に適用できることが考えられる。当該2ステップ処理のドライエッチング条件の詳細は、表3に記載する。
ここで、2ステップ処理のドライエッチングとは、1ステップ目の処理で、ある一定のエッチング条件(第1のエッチング条件)のままエッチング条件を変化させることなくドライエッチング処理を行い、2ステップ目の処理で、1ステップ目とは異なる一定のエッチング条件(第2のエッチング条件)のままエッチング条件を変化させることなくドライエッチングを行うことを示す。なお、表3に示す2ステップ処理のドライエッチング条件は好ましい値であって、本発明はこの値に限定されない。
【表3】
【0044】
以上の結果をまとめると、W膜(370nm厚)/TaN膜(30nm厚)/シリコン酸化膜(200nm厚)/ガラス基板から成る構造の基板を、1ステップ処理のドライエッチング条件(表2参照)又は2ステップ処理のドライエッチング条件(表3参照)でドライエッチング処理することにより、GOLD構造TFT(LDD構造TFTも含む)のゲート電極を加工することが可能である。従って、1ステップ処理のドライエッチング条件又は2ステップ処理のドライエッチング条件でドライエッチング処理することにより、GOLD構造TFT(LDD構造TFTも含む)のゲート電極の加工工程に於ける従来技術の問題点を解決できると考える。
【0045】
〔半導体装置及びその作製方法〕
GOLD構造TFT(LDD構造TFTも含む)のゲート電極のドライエッチング工程に、1ステップ処理又は2ステップ処理から成るドライエッチング工程を適用する場合に於ける、半導体装置及びその作製方法に関する発明の構成について記載する。
【0046】
(半導体装置に関する発明の構成)
半導体装置に関する本発明の構成は、透明絶縁性基板の一主面上に形成されたGOLD構造TFTを含む複数のTFTで回路構成される半導体装置であって、前記GOLD構造TFTは前記透明絶縁性基板に近い方から半導体層とゲート絶縁膜とゲート電極とが積層形成され、前記ゲート電極は第1層ゲート電極と前記第1層ゲート電極よりチャネル方向の寸法の短い第2層ゲート電極とから成り、前記第2層ゲート電極からの露出領域に該当する前記第1層ゲート電極は端部に近づくにつれ徐々に薄膜化したテーパー形状に形成され、前記第1層ゲート電極の前記第2層ゲート電極からの露出領域に対応する前記半導体層に一導電型の第1の不純物領域が形成され、前記第1層ゲート電極の外側に対応する前記半導体層に前記第1の不純物領域と同一導電型の第2の不純物領域が形成されている半導体装置に於いて、前記ゲート電極の形成には1ステップ処理又は2ステップ処理のドライエッチング工程が適用され、前記第2層ゲート電極は当該ドライエッチング工程の等方性エッチングにより形成され、前記第2層ゲート電極からの露出領域に該当する前記第1層ゲート電極は当該ドライエッチング工程のテーパーエッチングにより形成されることを特徴としている。
【0047】
上記発明の構成に於いて、前記透明絶縁性基板は絶縁性を有する透明な基板であれば何でも良く、例えばガラス基板又は石英基板でも良い。また、前記半導体層はTFTの活性層として機能する島状半導体層のことで、半導体特性を有する多結晶シリコン膜、又は触媒元素を利用して成膜される結晶質シリコン膜で形成されている。多結晶シリコン膜又は結晶質シリコン膜の膜厚範囲としては、20〜200nm、好ましくは30〜70nm程度が好適である。尚、本明細書に於いては、触媒元素を利用して結晶化される多結晶シリコン膜を通常の多結晶シリコン膜と区別する為に、結晶質シリコン膜と称している。此処で、多結晶とせずに結晶質と称している理由は、通常の多結晶シリコン膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、通常の多結晶シリコン膜と区別する趣旨である。
【0048】
また、上記発明の構成に於いて、前記ゲート絶縁膜はシリコン酸化膜又はシリコン酸窒化膜で形成され、前記ゲート電極の端部から一定の距離に於いては、前記ゲート電極の端部から離れるにつれ薄膜化したテーパー形状となっている。尚、前記ゲート絶縁膜の堆積時の膜厚としては、30〜200nm、好ましくは80〜130nm程度が好適である。膜厚として80〜130nm程度を好適とした理由は、上層のゲート電極(W膜/TaN膜の積層ゲート電極)からの応力によりTFTの電気特性が影響を受けるのを回避するのに80nm以上の膜厚が必要な為である。
【0049】
また、上記発明の構成に於いて、前記ゲート電極は膜厚5〜50nm、好ましくは20〜40nm程度のTaN膜から成る前記第1層ゲート電極と、膜厚200〜600nm、好ましくは300〜500nm、より好ましくは350〜500nm程度のW膜から成る前記第2層ゲート電極とで構成されている。そして、前記第2層ゲート電極からの露出領域に該当する前記第1層ゲート電極は、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。尚、TaN膜の膜厚範囲は、ドライエッチング時のテーパー形状領域に於ける膜厚の制御性、及びスルードープ法によりTaN膜を通過させて不純物元素を注入する際の注入特性の兼ね合いで決定される。また、W膜の膜厚範囲は、不純物元素を注入する際のW膜のチャネリング現象防止、及びW膜の電気抵抗の兼ね合いで決定される。当該チャネリング現象とは、注入イオンの一部がW原子と衝突することなく下部の前記半導体層まで浸入する現象であり、チャネリング現象防止の為には少なくとも340nm以上の膜厚が必要なことが知られている。
【0050】
また、上記発明の構成に於いて、前記第1の不純物領域はn型又はp型の導電型を有する低濃度不純物領域(n−領域,p−領域)のことで、チャネル水平方向の電界を緩和する電界緩和領域として機能している。また、前記第2の不純物領域は、前記第1の不純物領域と同一導電型の高濃度不純物領域(n+領域,p+領域)のことで、ソース領域又はドレイン領域として機能している。尚、前記第1の不純物領域は濃度勾配を有しており、前記第2層ゲート電極の端部から離れるにつれ不純物濃度が徐々に高くなっている。また、前記第2の不純物領域は、前記第1層ゲート電極の端部から一定の領域に於いて濃度勾配を有しており、前記第1層ゲート電極の端部から離れるにつれ不純物濃度が徐々に高くなっている。
【0051】
上記の様に構成された発明によれば、GOLD構造TFTを含む複数のTFTで回路構成される半導体装置のゲート電極を1ステップ処理又は2ステップ処理のドライエッチング工程で加工することができる為、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【0052】
(半導体装置の作製方法に関する発明の構成)
半導体装置の作製方法に関する本発明の構成は、透明絶縁性基板の一主面上に半導体層を形成する第1の工程と、前記半導体層を被覆する様にゲート絶縁膜を堆積する第2の工程と、前記ゲート絶縁膜上に第1層ゲート電極膜を堆積する第3の工程と、前記第1層ゲート電極膜上に第2層ゲート電極膜を堆積する第4の工程と、ゲート電極形成用のレジストパターンを形成する第5の工程と、前記レジストパターンをマスクに前記第1層ゲート電極膜と前記第2層ゲート電極膜とから成る積層膜をドライエッチング処理し、第1層ゲート電極と前記第1層ゲート電極よりチャネル方向の寸法の短い第2層ゲート電極とから成るゲート電極を形成する第6の工程と、前記レジストパターンを除去する第7の工程と、一導電型の不純物元素を注入することにより、前記第1層ゲート電極の前記第2層ゲート電極からの露出領域に対応する前記半導体層に第1の不純物領域を形成し、同時に前記第1層ゲート電極の外側に対応する前記半導体層に第2の不純物領域を形成する第8の工程とを備えた半導体装置の作製方法に於いて、前記ゲート電極を1ステップ処理又は2ステップ処理のドライエッチング工程により形成し、前記第2層ゲート電極を当該ドライエッチング工程の等方性エッチングで形成し、前記第2層ゲート電極からの露出領域に該当する前記第1層ゲート電極を当該ドライエッチング工程のテーパーエッチングで形成することを特徴としている。
【0053】
上記発明の構成に於いて、前記透明絶縁性基板は絶縁性を有する透明な基板であれば何でも良く、例えばガラス基板又は石英基板を使用しても良い。また、前記半導体層はTFTの活性層として機能する島状半導体層のことで、半導体特性を有する膜厚20〜200nm、好ましくは30〜70nm程度の多結晶シリコン膜又は結晶質シリコン膜(触媒元素を利用して結晶化されるシリコン半導体膜のこと)で形成されている。また、前記ゲート絶縁膜としては、シリコン酸化膜又はシリコン酸窒化膜のどちらを適用しても良く、膜厚範囲は30〜200nm、好ましくは80〜130nm程度の膜厚が好適である。また、前記第1層ゲート電極膜として膜厚5〜50nm、好ましくは20〜40nm程度のTaN膜を適用し、前記第2層ゲート電極膜として膜厚200〜600nm、好ましくは300〜500nm、より好ましくは350〜500nm程度のW膜を適用している。
【0054】
また、上記発明の構成に於いて、前記第1層ゲート電極膜と前記第2層ゲート電極膜とから成る金属積層膜を、前記レジストパターンをマスクに、1ステップ処理又は2ステップ処理のドライエッチング工程で処理し、前記ゲート電極を形成している。この際、前記第2層ゲート電極を等方性ドライエッチングで形成する為、前記第2層ゲート電極は前記第1層ゲート電極よりチャネル方向の寸法が短くなっている。また、前記第2層ゲート電極からの露出領域に該当する前記第1層ゲート電極は、テーパーエッチングにより端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、前記ドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、例えばICPドライエッチング装置が好適である。
【0055】
当該ICPドライエッチング装置の具体的ドライエッチング条件は、上記の表2〜3に記載したドライエッチング条件が基準であるが、表2〜3のドライエッチング条件は1辺12.5cmの角形基板に対応したものである。実際の大型の角形基板、例えば1辺1m程度の大型基板の場合には、エッチングチャンバの内容積が大きくなるのに伴い、エッチングガスのガス流量も全く違った流量になることが考えられる。この為、ドライエッチング条件に汎用性を持たせるには、ガス流量でなくガス流量比で規定する必要がある。また、同じ型式のICPドライエッチング装置でも装置が異なると、ドライエッチング条件の各パラメーターが微妙に変化することも考えられる。更に、ドライエッチング工程のプロセス余裕度を考慮して、ドライエッチング条件を規定する必要もある。これらの点から、ドライエッチング条件の各パラメーターに数値範囲を導入する必要があり、各パラメーターに数値範囲を導入したドライエッチング条件を表4〜5に示す。此処で、表4は1ステップ処理に対応したドライエッチング条件で、表5は2ステップ処理に対応したドライエッチング条件である。表4、表5に示された数値範囲内の所定の値でエッチング処理を行えば良い。尚、表4〜5に於いては、被処理基板の基板サイズの影響を回避する目的で、パラメーターをガス流量比とICP電力密度とバイアス電力密度とで規定している。
【表4】
【表5】
【0056】
また、上記発明の構成に於いて、前記一導電型の不純物元素としては、P元素に代表されるn型不純物を注入しても良いし、B元素に代表されるp型不純物を注入しても良い。この様な不純物元素の注入により、前記第1層ゲート電極の前記第2層ゲート電極からの露出領域に対応する前記半導体層に前記第1の不純物領域がスルードープ法で形成され、前記第1層ゲート電極の外側に対応する前記半導体層に前記第2の不純物領域がスルードープ法で同時に形成される。この際、スルードープ法で不純物領域を同時に形成する為、前記第1の不純物領域と前記第2の不純物領域の不純物濃度は、不純物元素注入時の加速電圧とドーズ量、更には各不純物領域の上層膜の種類と膜厚に依存して決まることになる。例えば、前記第1の不純物領域に於いては、上層膜として前記ゲート絶縁膜とTaN膜から成る前記第1層ゲート電極とが存在し、上層膜のイオン阻止能が大きい為、n型又はp型の導電型を有する低濃度不純物領域(n−領域,p−領域)が形成される。この場合に於いて、上層膜の一部であるTaN膜から成る前記第1層ゲート電極がテーパーエッチングによりテーパー形状に形成されている為、前記第1の不純物領域には、前記第2の不純物領域に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。一方、前記第2の不純物領域に於いては、上層膜として前記ゲート絶縁膜のみしか存在せず、上層膜のイオン阻止能がそれ程大きくはない為、n型又はp型の導電型を有する高濃度不純物領域(n+領域,p+領域)が形成される。この場合に於いても、上層膜である前記ゲート絶縁膜の特定の領域にテーパー形状領域が存在する為、前記第2の不純物領域には、前記第1層ゲート電極の端部から一定の領域に於いて濃度勾配が形成されている。尚、前記第1の不純物領域はチャネル水平方向の電界を緩和する為の電界緩和領域としての機能を有し、前記第2の不純物領域はソース領域又はドレイン領域としての機能を有する様に形成されている。
【0057】
上記の様に構成された発明によれば、GOLD構造TFTを含む複数のTFTで回路構成される半導体装置のゲート電極を1ステップ処理又は2ステップ処理のドライエッチング工程で加工することができる為、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【0058】
ところで、本発明の構成は、公知例として記載した特開平7−202210号公報の開示技術と類似しているが、以下の基本的な部分で発明の構成が異なっていることを付記しておく。特開平7−202210号公報の開示技術に於いては、第1層ゲート電極に比べチャネル方向寸法の短い第2層ゲート電極の形成工程にウェットエッチング又は陽極酸化とウェットエッチングの組合せの例が記載されている。この場合、第2層ゲート電極の形成工程に於いて、第2層ゲート電極からの露出領域に該当する第1層ゲート電極は、殆ど膜減りしないことから、矩形状の第1層ゲート電極の形成が予想されるし、作製工程を示す断面図に於いても、矩形状の第1層ゲート電極が図示されている。これに対し、本発明の構成に於いては、第2層ゲート電極からの露出領域に該当する第1層ゲート電極は、テーパーエッチングにより、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されるという特徴を有している。この為、スルードープ法で不純物元素を注入する際、電界緩和領域である第1の不純物領域に濃度勾配が形成される。当該濃度勾配は第1の不純物領域の電界緩和効果を助長し、ホットキャリア現象の防止に極めて有効であることから、本発明と公知例とでは発明特定事項が本質的に異なるものと考える。
【0059】
【発明の実施の形態】
本発明の実施形態について、図8〜12に基づき具体的に説明する。尚、図8〜9と図11〜12は本実施形態の作製工程を示す工程断面図で、図10は半導体層での不純物濃度の分布を示す概念図である。
【0060】
〔実施形態1〕
本実施形態では、透明絶縁性基板であるガラス基板上に、LDD構造TFTとGOLD構造TFTとを有する半導体表示装置の作製工程を図8〜10に基づき記載する。尚、具体的な回路構成は、画素TFTを低オフ電流特性に優れたLDD構造で構成し、nチャネル型又はpチャネル型駆動回路を高ホットキャリア耐性に優れたGOLD構造で構成している。
【0061】
先ず、1辺12.5cmの角形の透明絶縁性基板であるガラス基板601に、プラズマCVD法又は減圧CVD法により、膜厚20〜200nm、好ましくは膜厚30〜70nmの非晶質シリコン膜を堆積する。本実施形態では、膜厚53nmの非晶質シリコン膜を堆積している。その後、熱処理することにより膜厚50nmの多結晶シリコン膜を成膜する。この際、非晶質シリコン膜の熱処理法としては、ファーネス炉による600℃−24時間程度の熱処理、又はレーザーパワー200mJ/cm2以上でのレーザー結晶化、又はファーネス炉による熱処理とレーザー結晶化との組合せ等が挙げられる。尚、本実施形態では多結晶シリコン膜を適用しているが、結晶化の助長作用を有する触媒元素を添加して熱結晶化される結晶質シリコン膜を適用しても良い。また、多結晶シリコン膜や結晶質シリコン膜の成膜後には、TFTのしきい値電圧を制御する為のチャネルドープ工程が行われる場合もある。当該チャネルドープ工程は、nチャネル型TFTをエンハンスメント型にする為、低ドーズ量のp型不純物(具体的にはB元素)を基板全面に注入する方法により行われる(図8−A参照)。
【0062】
次に、通常のフォトリソグラフィ処理とドライエッチング処理により、所定のパターン形状と所定の寸法を有する島状の半導体層602をパターン形成する。パターン形成の後、前記半導体層602を被覆する様に、ゲート絶縁膜603aである膜厚30〜200nm、好ましくは膜厚80〜130nmのシリコン酸化膜又はシリコン酸窒化膜をプラズマCVD法又は減圧CVD法により堆積する。本実施形態では、膜厚100nmのシリコン酸化膜から成るゲート絶縁膜603aをプラズマCVD法で堆積している。尚、ゲート絶縁膜603aの膜厚は、上層のゲート電極(W膜/TaN膜の積層ゲート電極)からの応力を回避する為、80nm以上の膜厚が必要であることが知られており、この点を考慮して決定した(図8−A参照)。
【0063】
次に、膜厚5〜50nm、好ましくは膜厚20〜40nmのTaN膜から成る第1層ゲート電極膜604aをスパッタ法により堆積する。本実施形態では、膜厚30nmのTaN膜から成る第1層ゲート電極膜604aを堆積している。その後、膜厚200〜600nm、好ましくは膜厚300〜500nm、より好ましくは膜厚350〜500nmのW膜から成る第2層ゲート電極膜605aをスパッタ法により堆積する。本実施形態では、膜厚370nmのW膜から成る第2層ゲート電極膜605aを堆積している。尚、TaN膜の膜厚は、ドライエッチング時のテーパー形状領域に於ける残膜厚の制御性、及びスルードープ法によりTaN膜を通過させて不純物元素を注入する際の注入特性の両方を考慮して決定した。また、W膜の膜厚は、不純物元素を注入する際のW膜のチャネリング現象を防止する為、340nm以上の膜厚が必要なことが知られており、この点を考慮して決定した。この様にして2層構造の金属積層膜を堆積した後、通常のフォトリソグラフィ処理を行うことにより、ゲート電極形成用のレジストパターン606aを形成する(図8−A参照)。
【0064】
次に、レジストパターン606aをマスクに、膜厚30nmのTaN膜から成る第1層ゲート電極膜604aと膜厚370nmのW膜から成る第2層ゲート電極膜605aとから成る金属積層膜をドライエッチング処理する。この際、1ステップ処理又は2ステップ処理のドライエッチング工程を適用することにより、第1層ゲート電極604bと第2層ゲート電極605bとから成るゲート電極を形成する。当該ドライエッチング工程に於いて、第2層ゲート電極605bは等方性エッチングにより形成される為、第2層ゲート電極605bは第1層ゲート電極604bよりチャネル方向の寸法が短くなっている。また、第2層ゲート電極605bからの露出領域に該当する第1層ゲート電極604bは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜603bはドライエッチング時の膜減りにより、第1層ゲート電極604bの端部から一定の領域でテーパー形状にエッチングが進み、第1層ゲート電極604bから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、現像後のレジストパターン606aは、ドライエッチング時の膜減りによりレジストパターン606bの形状となっている(図8−B参照)。
【0065】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではICPドライエッチング装置を採用している。当該ICPドライエッチング装置の具体的ドライエッチング条件は、1ステップ処理と2ステップ処理のドライエッチング工程で異なるが、1ステップ処理の場合には表2のドライエッチング条件、2ステップ処理の場合には表3のドライエッチング条件が適用される。即ち、1ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと24sccm(酸素添加量が40%に該当)で、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のエッチング条件で処理される。一方、2ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと30sccmで、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のドライエッチング条件で第1ステップ目の処理が行われ、続けてエッチングガスであるCl2のガス流量が60sccmで、チャンバ圧力1.0Pa,ICP電力350W(ICP電力密度:0.713W/cm2),バイアス電力20W(バイアス電力密度:0.128W/cm2)のドライエッチング条件で第2ステップ目の処理が行われる(表2〜3参照)。
【0066】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチングのマスクであるレジストパターン606bを除去する。その後、イオンドープ装置を使用して、第1層ゲート電極604bをマスクに第1のドーピング処理であるP元素から成る低ドーズ量のn型不純物を注入する。当該第1のドーピング処理により、第1層ゲート電極604bの外側の領域に対応する半導体層602にn型不純物の低濃度不純物領域(n−−領域)607が形成される。この際、低濃度不純物領域(n−−領域)607の形成に於いては、所謂スルードープ法により上層膜であるゲート絶縁膜603bを介して注入している。尚、ドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧30〜90kVでドーズ量6×1012〜1.5×1014ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧50kV,ドーズ3×1013ions/cm2のドーピング条件で注入している(図8−C参照)。
【0067】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン608,609を形成する。当該レジストパターン608,609は、LDD構造の画素TFT701とGOLD構造のpチャネル型駆動回路703の作製領域に形成され、GOLD構造のnチャネル型駆動回路702の作製領域には形成されない。この際、LDD構造の画素TFT701の作製領域に於いては、レジストパターン608の端部が半導体層602の内側で第1層ゲート電極604bから所定の距離だけ外側に位置する様に、即ち第1層ゲート電極604bの端部からLoff領域(詳細は後の工程で説明)の分だけ外側に位置する様に形成される。また、GOLD構造のpチャネル型駆動回路703の作製領域に於いては、レジストパターン609の端部が、半導体層602の外側に位置する様に、即ち半導体層602を完全に被覆する様に形成される(図8−D参照)。
【0068】
次に、イオンドープ装置を使用して、第2のドーピング処理であるP元素から成る高ドーズ量のn型不純物を注入する。この際、LDD構造の画素TFT701の作製領域に於いては、当該第2のドーピング処理により、レジストパターン608の外側に対応する半導体層602にn型不純物の高濃度不純物領域(n+領域)610が形成される。当該半導体層602には、既にn型不純物の低濃度不純物領域(n−−領域)607が形成されているが、高濃度不純物領域(n+領域)610の形成に伴い、当該低濃度不純物領域(n−−領域)607は、高濃度不純物領域(n+領域)610と結果として形成される低濃度不純物領域(n−−領域)611とに区分されることになる。この様にして形成される高濃度不純物領域(n+領域)610はLDD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(n−−領域)611はLDD構造のLoff領域(ゲート電極とオーバーラップしてない電界緩和領域のこと)である電界緩和領域としての機能を有することになる。一方、GOLD構造のnチャネル型駆動回路702の作製領域に於いては、第1層ゲート電極604bの外側に対応する半導体層602には、既にn型不純物の低濃度不純物領域(n−−領域)607が形成されているが、その上にn型不純物の高濃度不純物領域(n+領域)612が形成され、同時に第1層ゲート電極604bの第2層ゲート電極605bからの露出領域に対応する半導体層602に、n型不純物の低濃度不純物領域(n−領域)613が形成される。この様にして形成される高濃度不純物領域(n+領域)612はGOLD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(n−領域)613はGOLD構造のLov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有することになる。尚、ドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧30〜90kVでドーズ量6×1014〜1.5×1016ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧65kV,ドーズ量3×1015ions/cm2のドーピング条件で注入している(図8−D参照)。
【0069】
上記の高濃度不純物領域(n+領域)610,612と低濃度不純物領域(n−領域)613は、上層膜を介して注入する所謂スルードープ法で形成されている。スルードープ法とは上層膜を介して目的物質層に不純物を注入するドーピング法のことで、上層膜の膜質と膜厚に依存して目的物質層の不純物濃度を変化できる特徴がある。従って、同一のドーピング条件で不純物を注入するにも拘わらず、上層膜がイオン阻止能の小さいゲート絶縁膜603bで構成されている領域に高濃度不純物領域(n+領域)610,612を形成し、上層膜がイオン阻止能の大きい第1層ゲート電極(TaN膜)604bとゲート絶縁膜603bとの積層膜で構成されている領域に低濃度不純物領域(n−領域)613を同時に形成することが可能となっている。また、低濃度不純物領域(n−領域)613の上層膜である第1層ゲート電極(TaN膜)604bとゲート絶縁膜603bとの積層膜に於いては、第1層ゲート電極(TaN膜)604bがテーパーエッチングによりテーパー形状に形成されている為、低濃度不純物領域(n−領域)613に高濃度不純物領域(n+領域)612に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。同様に、高濃度不純物領域(n+領域)612の上層膜であるゲート絶縁膜603bに於いても、第1層ゲート電極604bの端部から一定の領域で徐々に膜厚が薄膜化するテーパー形状に形成されている為、不純物濃度の濃度勾配が形成されている(図8−D参照)。
【0070】
この様な不純物濃度の濃度勾配の生成状況について、図10に基づき更に詳細に説明する。図10は図8−Dに示されているGOLD構造nチャネル型駆動回路702の工程断面図(図中のD−2に該当)の部分拡大図(図10−A)と、半導体層での不純物濃度の分布を示す概念図(図10−B)である。図10から判る様に、第1層ゲート電極(TaN膜)604bの第2層ゲート電極(W膜)605bからの露出領域に該当する領域は、テーパーエッチングにより端部に近づくにつれ薄膜化したテーパー角θ1のテーパー形状に形成されている。この為、スルードープ法によりn型不純物を注入する際、第1層ゲート電極604bの真下に該当するn型不純物の低濃度不純物領域(n−領域)613に於いて、第1層ゲート電極604bの端部に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。また、ゲート絶縁膜603bのみで被覆されたn型不純物の高濃度不純物領域(n+領域)612に於いても、第1層ゲート電極604bの端部から一定の領域で徐々に膜厚が薄膜化するテーパー角θ2のテーパー形状に形成されている為、当該領域で不純物濃度の濃度勾配が形成されている。この場合に於いて、第1層ゲート電極604bの端部から一定の領域でテーパー形状が形成される原因は、ドライエッチングのマスクであるレジストパターンの後退現象に起因していることが解っている。尚、この様な濃度勾配の存在は、濃度勾配の存在しない従来のGOLD構造TFTと比較し、チャネル水平方向の電界緩和に非常に有効で、ホットキャリアの発生防止に極めて有利である。
【0071】
次に、アッシング処理及び有機溶剤洗浄により、第2のドーピング処理のマスクであるレジストパターン608,609を除去する。その後、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン614を形成する。この際、当該レジストパターン614は、GOLD構造のpチャネル型駆動回路703の作製領域を開口する様に形成される(図9−A参照)。
【0072】
次に、イオンドープ装置を使用して、第3のドーピング処理であるB元素から成る高ドーズ量のp型不純物をスルードープ法で注入する。当該第3のドーピング処理により、GOLD構造のpチャネル型駆動回路703の作製領域に於いては、第1層ゲート電極604bの外側に対応する半導体層602に、p型不純物の高濃度不純物領域(p+領域)615が形成される。また、第1層ゲート電極604bの第2層ゲート電極605bからの露出領域に対応する半導体層602に、p型不純物の低濃度不純物領域(p−領域)616が同時に形成される。この様にして形成される高濃度不純物領域(p+領域)615はGOLD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(p−領域)616はGOLD構造のLov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有することになる(図9−A参照)。
【0073】
ところで、p型不純物の高濃度不純物領域(p+領域)615には、先にn型不純物の低濃度不純物領域(n−−領域)607が形成されているが、n型不純物の濃度以上のp型不純物が注入される為、全体としてp型の導電型を有する高濃度不純物領域(p+領域)615が形成されている。尚、p型不純物の高濃度不純物領域(p+領域)615と低濃度不純物領域(p−領域)616は、n型不純物領域の場合と同様に、上層膜の膜質や膜厚の違いを利用してスルードープ法により同時に形成されている。また、この際のドーピング条件としては、イオン源にジボラン(B2H6)希釈率3〜20%濃度のジボラン(B2H6)/水素(H2)を使用し、加速電圧60〜100kVでドーズ量4×1015〜1×1017ions/cm2が考えられるが、本実施形態ではジボラン(B2H6)希釈率5%濃度のジボラン(B2H6)/水素(H2),加速電圧80kV,ドーズ量2×1016ions/cm2のドーピング条件で注入している(図9−A参照)。
【0074】
最後に、アッシング処理及び有機溶剤洗浄により、第3のドーピング処理のマスクであるレジストパターン614を除去する(図9−B参照)。
【0075】
以上の様にして、LDD構造の画素TFT701とGOLD構造のnチャネル型又はpチャネル型駆動回路702,703とを有する半導体表示装置を作製することが可能である。当該半導体表示装置のゲート電極形成工程に於いては、ICPドライエッチング装置による1ステップ処理又は2ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【0076】
〔実施形態2〕
本実施形態では、LDD構造TFTとGOLD構造TFTとを有する半導体表示装置について、実施形態1とは別の作製工程を図11〜12に基づき記載する。この場合の具体的な回路構成については、実施形態1と同様である。尚、図11−A,Bの作製工程が実施形態1(図8−A,B)と基本的に同じである為、当該作製工程については簡略化して記載する。
【0077】
先ず、1辺12.5cmの角形の透明絶縁性基板であるガラス基板801に、膜厚50nmの多結晶シリコン膜(触媒元素を利用して成膜される結晶質シリコン膜でも可)から成る島状の半導体層802を形成し、当該半導体層802を被覆する様に、膜厚100nmのシリコン酸化膜(シリコン酸窒化膜でも可)から成るゲート絶縁膜803aを堆積する。その後、膜厚5〜50nm、好ましくは膜厚20〜40nmのTaN膜から成る第1層ゲート電極膜804aと膜厚200〜600nm、好ましくは膜厚300〜500nm、より好ましくは膜厚350〜500nmのW膜から成る第2層ゲート電極膜805aとをスパッタ法により堆積する。本実施形態では、膜厚30nmのTaN膜から成る第1層ゲート電極膜804aと膜厚370nmのW膜から成る第2層ゲート電極膜805aとを堆積している。その後、通常のフォトリソグラフィ処理を行うことにより、ゲート電極形成用のレジストパターン806aを形成する(図11−A参照)。
【0078】
次に、レジストパターン806aをマスクに、第1層ゲート電極膜804aと第2層ゲート電極膜805aとから成る金属積層膜を1ステップ処理又は2ステップ処理のドライエッチング工程でドライエッチング処理する。当該ドライエッチング工程に於いて、第2層ゲート電極805bは等方性エッチングにより形成される為、第2層ゲート電極805bは第1層ゲート電極804bよりチャネル方向の寸法が短くなっている。また、第2層ゲート電極805bからの露出領域に該当する第1層ゲート電極804bは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜803bはドライエッチング時の膜減りにより、第1層ゲート電極804bの端部から一定の領域でテーパー形状にエッチングが進み、第1層ゲート電極804bから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、当該一定の領域でテーパー形状が形成される原因は、ドライエッチング時のレジストパターンの後退現象(レジストパターン806aからレジストパターン806bへの後退)に起因しているものと考えられる(図11−B参照)。
【0079】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではICPドライエッチング装置を採用している。当該ICPドライエッチング装置の具体的ドライエッチング条件は、1ステップ処理と2ステップ処理のドライエッチング工程で異なるが、1ステップ処理の場合には表2のドライエッチング条件、2ステップ処理の場合には表3のドライエッチング条件が適用される。即ち、1ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと24sccm(酸素添加量が40%に該当)で、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のエッチング条件で処理される。一方、2ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと30sccmで、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のドライエッチング条件で第1ステップ目の処理が行われ、続けてエッチングガスであるCl2のガス流量が60sccmで、チャンバ圧力1.0Pa,ICP電力350W(ICP電力密度:0.713W/cm2),バイアス電力20W(バイアス電力密度:0.128W/cm2)のドライエッチング条件で第2ステップ目の処理が行われる(表2〜3参照)。
【0080】
次に、イオンドープ装置を使用して、第1のドーピング処理であるP元素から成る高ドーズ量のn型不純物を注入する。当該第1のドーピング処理により、レジストパターン806bの外側、即ち第1層ゲート電極804bの外側に対応する半導体層802に、n型不純物の高濃度不純物領域(n+領域)807がスルードープ法で形成される。この際のドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧60〜100kVでドーズ量2×1014〜5×1015ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧80kV,ドーズ量1×1015ions/cm2のドーピング条件で注入している(図11−C参照)。
【0081】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチング処理と第1のドーピング処理のマスクとなったレジストパターン806bを除去する。その後、イオンドープ装置を使用して、第2層ゲート電極805bをマスクに第2のドーピング処理であるP元素から成る低ドーズ量のn型不純物を注入する。当該第2のドーピング処理により、第1層ゲート電極804bの第2層ゲート電極805bからの露出領域に対応する半導体層802に、n型不純物の低濃度不純物領域(n−領域)809がスルードープ法で形成される。また、第1層ゲート電極804bの外側に対応する半導体層802には、既にn型不純物の高濃度不純物領域(n+領域)807が形成されているが、当該領域に低ドーズ量のn型不純物が注入されることにより、n型不純物の濃度が更に増加した高濃度不純物領域(n+領域)808が形成される。尚、ドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧60〜100kVでドーズ量3×1013〜7.5×1014ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧90kV,ドーズ量1.5×1014ions/cm2のドーピング条件で注入している(図11−D参照)。
【0082】
此処までの工程で、GOLD構造のnチャネル型駆動回路902の作製領域に於いては、ソース領域又はドレイン領域としての機能を有するn型不純物の高濃度不純物領域(n+領域)808と、Lov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有するn型不純物の低濃度不純物領域(n−領域)809の形成が終了したことになる。
【0083】
次に、通常のフォトリソグラフィ処理により、ドライエッチング処理のマスクとなるレジストパターン810を形成する。この際、当該レジストパターン810は、LDD構造の画素TFT901の作製領域を開口する様に形成される。その後、当該開口領域に於いて、W膜から成る第2層ゲート電極805bをマスクに、TaN膜から成る第1層ゲート電極804bをドライエッチング処理により除去する。当該ドライエッチング処理には、ICPドライエッチング装置が適用され、W膜の膜減りの少ないドライエッチング条件が適用される。具体的なドライエッチング条件としては、表3に記載したドライエッチング条件の第2ステップ目と同一の条件で処理することが可能である。即ち、エッチングガスであるCl2のガス流量が60sccmで、チャンバ圧力1.0Pa,ICP電力350W(ICP電力密度:0.713W/cm2),バイアス電力20W(バイアス電力密度:0.128W/cm2)のドライエッチング条件で、所定時間のドライエッチング処理が行われる(図12−A,表3参照)。
【0084】
此処までの工程で、LDD構造の画素TFT901の形成領域に於いては、ソース領域又はドレイン領域としての機能を有するn型不純物の高濃度不純物領域(n+領域)808と、Loff領域(ゲート電極とオーバーラップしてない電界緩和領域のこと)である電界緩和領域としての機能を有するn型不純物の低濃度不純物領域(n−領域)809の形成が終了したことになる。
【0085】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチング処理のマスクとなったレジストパターン810を除去する。その後、通常のRIE式ドライエッチング装置で所定時間のドライエッチング処理をすることにより、シリコン酸化膜から成るゲート絶縁膜803bの露出領域を全体的にエッチバック(エッチングによる薄膜化のこと)する。当該エッチバック処理により、LDD構造の画素TFT901の形成領域ではゲート絶縁膜812の形状にエッチバックされ、GOLD構造のnチャネル型駆動回路902又はpチャネル型駆動回路903の作製領域ではゲート絶縁膜813の形状にエッチバックされている。尚、当該エッチバック処理は、後のp型不純物のドーピング処理工程で高ドーズ量のB元素を注入する際の注入効率を向上させる為のものである。具体的なドライエッチング条件としては、エッチングガスであるCHF3のガス流量が35sccmで、チャンバ圧力7.3Pa,RF電力800W(RF電力密度:1.28W/cm2)のドライエッチング条件で所定時間のドライエッチング処理が行われる。また、当該エッチバック処理に於いては、終点検出方式でなく時間エッチング方式で処理される為、エッチング速度のモニター管理が必要である。尚、当該エッチバック処理で使用するドライエッチング装置に於いては、被処理基板(1辺12.5cmの角形基板)4枚のバッチ処理である為、RF電力密度はRF電力(800W)を被処理基板4枚の面積(4×12.5×12.5cm2)で割って算出される(図12−B参照)。
【0086】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクとなるレジストパターン814を形成する。この際、当該レジストパターン814は、GOLD構造のpチャネル型駆動回路903の作製領域を開口する様に形成される。その後、イオンドープ装置を使用して、第3のドーピング処理によりB元素から成るp型不純物をスルードープ法で注入する。当該第3のドーピング処理に於いては、2回に分けてドーピング処理が行われる。この際、低加速で且つ高ドーズ量のドーピング処理と、高加速で且つ低ドーズ量のドーピング処理が行われる。2回に分けてドーピング処理を行う理由は、先のゲート絶縁膜803bのエッチバック処理により、高濃度不純物領域の形成領域と低濃度不純物領域の形成領域との間で上層膜のイオン阻止能の違いが更に大きくなり、1回のドーピング処理で高濃度不純物領域(p+領域)と低濃度不純物領域(p−領域)とを同時に形成することが困難な為である。この様な低加速で且つ高ドーズ量のドーピング処理により、pチャネル型駆動回路903の作製領域では、第1層ゲート電極804bの外側に対応する半導体層802に、p型不純物の高濃度不純物領域(p+領域)815が形成される。また、高加速で且つ低ドーズ量のドーピング処理により、第1層ゲート電極804bの第2層ゲート電極805bからの露出領域に対応する半導体層802に、p型不純物の低濃度不純物領域(p−領域)816が形成される。尚、当該高濃度不純物領域(p+領域)815はGOLD構造のソース領域又はドレイン領域としての機能を有し、当該低濃度不純物領域(p−領域)816はGOLD構造のLov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有する様に形成される(図12−C参照)。
【0087】
ところで、p型不純物の高濃度不純物領域(p+領域)815と低濃度不純物領域(p−領域)816には、既にn型不純物の高濃度不純物領域(n+領域)808と低濃度不純物領域(n−領域)809が各々形成されているが、各不純物領域でn型不純物濃度の2倍以上のp型不純物が注入される為、全体としてp型の導電型を有する高濃度不純物領域(p+領域)815と低濃度不純物領域(p−領域)816とが形成されている。尚、低加速で且つ高ドーズ量のドーピング条件としては、イオン源にジボラン(B2H6)希釈率3〜20%濃度のジボラン(B2H6)/水素(H2)を使用し、加速電圧20〜50kVでドーズ量4×1014〜1×1016ions/cm2が考えられるが、本実施形態ではジボラン(B2H6)希釈率5%濃度のジボラン(B2H6)/水素(H2),加速電圧30kV,ドーズ量2×1015ions/cm2のドーピング条件で注入している。また、高加速で且つ低ドーズ量のドーピング条件としては、イオン源は同じで、加速電圧60〜100kVでドーズ量1.8×1014〜4.5×1015ions/cm2が考えられ、本実施形態ではジボラン(B2H6)希釈率5%濃度のジボラン(B2H6)/水素(H2),加速電圧80kV,ドーズ量9×1014ions/cm2のドーピング条件で注入している(図12−C参照)。
【0088】
最後に、アッシング処理及び有機溶剤洗浄により、第3のドーピング処理のマスクであるレジストパターン814を除去する(図12−D参照)。
【0089】
以上の様にして、LDD構造の画素TFT901とGOLD構造のnチャネル型又はpチャネル型駆動回路902,903とを有する半導体表示装置を作製することが可能である。当該半導体表示装置のゲート電極形成工程に於いては、ICPドライエッチング装置による1ステップ処理又は2ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【0090】
【実施例】
〔実施例1〕
本実施例に於いては、本発明を利用したアクティブマトリクス型液晶表示装置の作製方法を図13〜18に基づき具体的に説明する。尚、本実施例では、基本的に実施形態1と同一の作製方法を採用しているが、TFTの活性層である半導体層に通常の多結晶シリコン膜でなく、触媒元素を利用して結晶化される結晶質シリコン膜を適用している点を付記しておく。
【0091】
先ず、ガラス基板1001上にプラズマCVD法により、各々組成比の異なる第1層目のシリコン酸窒化膜1002aを50nmと第2層目のシリコン酸窒化膜1002bを100nmの膜厚で堆積し、下地膜1002を成膜する。尚、此処で用いるガラス基板1001としては、石英ガラス又はバリウムホウケイ酸ガラス又はアルミノホウケイ酸ガラス等が有る。次に、前記下地膜1002(1002aと1002b)上に、プラズマCVD法又は減圧CVD法により、膜厚20〜200nm、好ましくは膜厚30〜70nmの非晶質シリコン膜1003aを堆積する。本実施例では、膜厚53nmの非晶質シリコン膜1003aをプラズマCVD法で堆積している。この際、非晶質シリコン膜1003aの表面は、処理雰囲気中に混入した空気中の酸素の影響により極薄の自然酸化膜(図示せず)が成膜されている。尚、本実施例ではプラズマCVD法で非晶質シリコン膜1003aを堆積しているが、減圧CVD法で堆積しても構わない(図13−A参照)。
【0092】
ところで、非晶質シリコン膜1003aの堆積に際しては、空気中に存在する炭素、酸素及び窒素が混入する可能性がある。これらの不純物ガスの混入は、最終的に得られるTFTの特性劣化を引き起こすことが経験的に知られており、前記不純物ガスの混入は結晶化の阻害要因として作用することが考えられる。従って、前記不純物ガスの混入は徹底的に排除すべきであり、具体的には炭素及び窒素の場合は共に5E17atoms/cm3以下に、酸素の場合は1E18atoms/cm3以下に制御することが好ましい(図13−A参照)。
【0093】
次に、当該基板を希フッ酸で所定時間洗浄することにより、非晶質シリコン膜1003aの表面に成膜されている自然酸化膜(図示せず)を除去する。その後、所定時間のオゾン水処理を行うことにより、非晶質シリコン膜1003aの表面をライト酸化する。当該ライト酸化処理により非晶質シリコン膜1003aの表面に清浄な極薄のシリコン酸化膜(図示せず)を成膜する。また、極薄のシリコン酸化膜(図示せず)は、過酸化水素水による処理で成膜しても構わない。尚、極薄のシリコン酸化膜(図示せず)は、後に触媒元素を含む溶液(以下、触媒元素溶液と略記)であるNi元素水溶液をスピン添加法で添加する際、Ni元素を均一に付着させる為、非晶質シリコン膜1003aに対する濡れ性を改善する目的で成膜される(図13−A参照)。
【0094】
次に、非晶質シリコン膜1003a(厳密には、極薄のシリコン酸化膜)の全面に、スピン添加法により結晶化の助長作用を有するNi元素水溶液から成る触媒元素溶液を添加する。本実施例では、Ni化合物であるニッケル酢酸塩を純水に溶解し、重量換算で10ppmの濃度に調整したものをNi元素水溶液として使用しており、非晶質シリコン膜1003a(厳密には極薄のシリコン酸化膜)の全面にNi含有層(図示せず)を均一に付着させる(図13−A参照)。
【0095】
次に、非晶質シリコン膜1003a中の含有水素量を5atom%以下に制御する為、非晶質シリコン膜1003a中の含有水素の脱水素化処理を行う。当該脱水素化処理は、ファーネス炉を使用して窒素雰囲気中での450℃−1時間の熱処理により行われる。その後、ファーネス炉内で550℃−4時間の熱処理を行うことにより、非晶質シリコン膜1003aの結晶化を促進し、膜厚50nmの結晶質シリコン膜1003bを成膜する。引き続き、得られた結晶質シリコン膜1003bの結晶性を更に向上させる為、パルス発振型のKrFエキシマレーザー(波長248nm)照射による結晶化を行う。尚、本明細書に於いては、触媒元素であるNi元素を利用して結晶化される多結晶シリコン膜を通常の多結晶シリコン膜と区別する為に、結晶質シリコン膜と称している。此処で、多結晶とせずに結晶質と称している理由は、通常の多結晶シリコン膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、多結晶シリコン膜と区別する趣旨である(図13−A参照)。
【0096】
次に、希フッ酸洗浄とオゾン水洗浄による所定時間のチャネルドープ前洗浄を行い、結晶質シリコン膜1003bの表面に極薄のシリコン酸化膜(図示せず)を成膜する。当該極薄のシリコン酸化膜(図示せず)は、チャネルドープ処理の際に水素イオン(イオン源であるジボラン(B2H6)と水素との混合ガスから発生)で結晶質シリコン膜1003bがエッチングされるのを防止する為のものである。その後、nチャネル型TFT及びpチャネル型TFTのしきい値電圧を制御する為、イオンドープ装置を使用して第1のドーピング処理であるチャネルドープ処理を行う。チャネルドープ処理は、低ドーズ量のp型不純物(具体的にはB元素)を基板全面に注入することで行われる。この際のドーピング条件としては、イオン源にジボラン(B2H6)希釈率0.01〜1%濃度のジボラン(B2H6)/水素(H2)を使用し、加速電圧5〜30kVでドーズ量8×1013〜2×1015ions/cm2が考えられ、本実施例では結晶質シリコン膜1003b中のB濃度を1×1017atoms/cm3程度とする為、ジボラン(B2H6)希釈率0.1%濃度のジボラン(B2H6)/水素(H2),加速電圧15kV,ドーズ量4×1014ions/cm2のドーピング条件でB元素を注入している(図13−B参照)。
【0097】
次に、通常のフォトリソグラフィ処理とドライエッチング処理により結晶質シリコン膜1003bをパターン形成し、所定のパターン形状と寸法とを有する島状の半導体層1004〜1008を形成する。尚、当該半導体層1004〜1008は、後の工程でTFTのソース領域又はドレイン領域とチャネル領域とを形成する為のものである。
(図13−B参照)。
【0098】
次に、前記半導体層1004〜1008を被覆する様に、ゲート絶縁膜1009である膜厚30〜200nm、好ましくは膜厚80〜130nmのシリコン酸化膜又はシリコン酸窒化膜をプラズマCVD法又は減圧CVD法により堆積する。本実施例では、膜厚100nmのシリコン酸化膜から成るゲート絶縁膜1009をプラズマCVD法で堆積している。尚、ゲート絶縁膜1009の膜厚は、上層のゲート電極(W膜/TaN膜の積層ゲート電極)からの応力を回避する為、80nm以上の膜厚が必要であることが知られており、この点を考慮して決定した(図14−A参照)。
【0099】
次に、ゲート電極用の金属積層膜を堆積する為、第1層ゲート電極膜1010と第2層ゲート電極膜1011とをスパッタ法により連続的に堆積する。第1層ゲート電極膜1010としては膜厚5〜50nm、好ましくは膜厚20〜40nmのTaN膜が考えられるが、本実施例では膜厚30nmのTaN膜を堆積している。また、第2層ゲート電極膜1011としては膜厚200〜600nm、好ましくは膜厚300〜500nm、より好ましくは膜厚350〜500nmのW膜が考えられるが、本実施例では膜厚370nmのW膜を堆積している。尚、TaN膜の膜厚は、ドライエッチング時のテーパー形状領域に於ける残膜厚の制御性、及びスルードープ法によりTaN膜を通過させて不純物元素を注入する際の注入特性の両方を考慮して決定した。また、W膜の膜厚は、不純物元素を注入する際のW膜のチャネリング現象を防止する為、340nm以上の膜厚が必要なことが知られており、この点を考慮して決定した(図14−A参照)。
【0100】
次に、通常のフォトリソグラフィ処理を行うことにより、上記の金属積層膜上に所定寸法のレジストパターン1012a〜1017aを形成する。尚、レジストパターン1012a〜1017aは、ゲート電極と保持容量用電極とソース配線等を形成する為のものである(図14−B参照)。
【0101】
次に、レジストパターン1012a〜1017aをマスクに、膜厚30nmのTaN膜から成る第1層ゲート電極膜1010と膜厚370nmのW膜から成る第2層ゲート電極膜1011とから成る金属積層膜をドライエッチング処理する。この際、当該ドライエッチング処理には、1ステップ処理又は2ステップ処理のドライエッチング工程が適用される。そして、第1層ゲート電極1012d〜1015dと第2層ゲート電極1012c〜1015cとから成る所定寸法のゲート電極を形成し、同時に第1層保持容量電極1016dと第2層保持容量電極1016cとから成る所定寸法の保持容量電極、及び第1層ソース配線用電極1017dと第2層ソース配線用電極1017cとから成る所定寸法のソース配線用電極を形成する。当該ドライエッチング工程に於いて、第2層電極1012c〜1017c(第2層ゲート電極1012c〜1015cと第2層保持容量電極1016cと第2層ソース配線用電極1017cとから成る電極の総称)は等方性エッチングにより形成される為、第2層電極1012c〜1017cは第1層電極1012d〜1017d(第1層ゲート電極1012d〜1015dと第1層保持容量電極1016dと第1層ソース配線用電極1017dとから成る電極の総称)よりチャネル方向の寸法が短くなっている。また、第2層電極1012c〜1017cからの露出領域に該当する第1層電極1012d〜1017dは、当該ドライエッチング工程のテーパーエッチングにより形成される為、端部に近づくにつれ徐々に薄膜化したテーパー形状に形成されている。また、ゲート絶縁膜1018はドライエッチング時の膜減りにより、第1層電極1012d〜1017dの端部から一定の領域でテーパー形状にエッチングが進み、第1層電極1012d〜1017dから離れるにつれ薄膜化が進行し、当該一定の領域の外側で一定の残膜厚となっている。尚、現像後のレジストパターン1012a〜1017aは、ドライエッチング時の膜減りによりレジストパターン1012b〜1017bの形状となっている(図15−A参照)。
【0102】
ところで、上記のドライエッチング工程には、プラズマ密度と被処理基板に掛かるバイアス電圧を独立に制御可能な高密度プラズマを利用したドライエッチング法が適しており、当社ではICPドライエッチング装置を採用している。当該ICPドライエッチング装置の具体的ドライエッチング条件は、1ステップ処理と2ステップ処理のドライエッチング工程で異なるが、1ステップ処理の場合には表2のドライエッチング条件、2ステップ処理の場合には表3のドライエッチング条件が適用される。即ち、1ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと24sccm(酸素添加量が40%に該当)で、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のエッチング条件で処理される。一方、2ステップ処理のドライエッチング工程の場合は、エッチングガスであるSF6とCl2とO2のガス流量が各々24sccmと12sccmと30sccmで、チャンバ圧力1.3Pa,ICP電力700W(ICP電力密度:1.427W/cm2),バイアス電力10W(バイアス電力密度:0.064W/cm2)のドライエッチング条件で第1ステップ目の処理が行われ、続けてエッチングガスであるCl2のガス流量が60sccmで、チャンバ圧力1.0Pa,ICP電力350W(ICP電力密度:0.713W/cm2),バイアス電力20W(バイアス電力密度:0.128W/cm2)のドライエッチング条件で第2ステップ目の処理が行われる(表2〜3参照)。
【0103】
次に、アッシング処理及び有機溶剤洗浄により、ドライエッチングのマスクであるレジストパターン1012b〜1017bを除去する。その後、イオンドープ装置を使用して、第1層電極1012d〜1016dをマスクに第2のドーピング処理であるP元素から成る低ドーズ量のn型不純物を注入する。当該第2のドーピング処理により、第1層電極1012d〜1016dの外側の領域に対応する半導体層1004〜1008にn型不純物の低濃度不純物領域(n−−領域)1019〜1023が形成される。この際、低濃度不純物領域(n−−領域)1019〜1023の形成に於いては、所謂スルードープ法により上層膜であるゲート絶縁膜1018を介して注入している。尚、ドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧30〜90kVでドーズ量6×1012〜1.5×1014ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧50kV,ドーズ3×1013ions/cm2のドーピング条件で注入している(図15−B参照)。
【0104】
次に、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン1024〜1025を形成する。当該レジストパターン1024〜1025は、GOLD構造の駆動回路1106であるpチャネル型TFT1102とLDD構造の画素TFT1104の作製領域に形成され、GOLD構造の駆動回路1106であるnチャネル型TFT1101,1103並びに保持容量1105の作製領域には形成されない。この際、GOLD構造のpチャネル型TFT1102の作製領域に於いては、レジストパターン1024の端部が、半導体層1005の外側に位置する様に、即ち半導体層1005を完全に被覆する様に形成される。また、LDD構造の画素TFT1104の作製領域に於いては、レジストパターン1025の端部が半導体層1007の内側で第1層ゲート電極1015dから所定の距離だけ外側に位置する様に、即ち第1層ゲート電極1015dの端部からLoff領域(詳細は後の工程で説明)の分だけ外側に位置する様に形成される(図16−A参照)。
【0105】
次に、イオンドープ装置を使用して、第3のドーピング処理であるP元素から成る高ドーズ量のn型不純物を注入する。この際、GOLD構造の駆動回路1106であるnチャネル型TFT1101,1103の作製領域に於いては、第1層ゲート電極1012d,1014dの外側に対応する半導体層1004,1006には、既にn型不純物の低濃度不純物領域(n−−領域)1019,1021が形成されているが、その上からn型不純物の高濃度不純物領域(n+領域)1026,1028が形成され、同時に第1層ゲート電極1012d,1014dの第2層ゲート電極1012c,1014cからの露出領域に対応する半導体層1004,1006に、n型不純物の低濃度不純物領域(n−領域)1027,1029が形成される。この様にして形成される高濃度不純物領域(n+領域)1026,1028はGOLD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(n−領域)1027,1029はGOLD構造のLov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有することになる。また、保持容量1105の作製領域に於いても、同様にn型不純物の高濃度不純物領域(n+領域)1032と低濃度不純物領域(n−領域)1033が形成される。此処で形成されたn型不純物の高濃度不純物領域(n+領域)1032と低濃度不純物領域(n−領域)1033は、当該領域がTFTでなく保持容量505の作製領域である為、容量形成用電極の片側としての機能を有している(図16−A参照)。
【0106】
一方、LDD構造の画素TFT1104の作製領域に於いては、当該第3のドーピング処理により、レジストパターン1025の外側に対応する半導体層1007にn型不純物の高濃度不純物領域(n+領域)1030が形成される。当該半導体層1007には、既にn型不純物の低濃度不純物領域(n−−領域)1022が形成されているが、高濃度不純物領域(n+領域)1030の形成に伴い、当該低濃度不純物領域(n−−領域)1022は、高濃度不純物領域(n+領域)1030と結果として形成される低濃度不純物領域(n−−領域)1031とに区分されることになる。この様にして形成される高濃度不純物領域(n+領域)1030はLDD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(n−−領域)1031はLDD構造のLoff領域(ゲート電極とオーバーラップしてない電界緩和領域のこと)である電界緩和領域としての機能を有することになる。尚、ドーピング条件としては、イオン源にホスフィン(PH3)希釈率3〜20%濃度のホスフィン(PH3)/水素(H2)を使用し、加速電圧30〜90kVでドーズ量6×1014〜1.5×1016ions/cm2が考えられるが、本実施形態ではホスフィン(PH3)希釈率5%濃度のホスフィン(PH3)/水素(H2),加速電圧65kV,ドーズ量3×1015ions/cm2のドーピング条件で注入している(図16−A参照)。
【0107】
上記の高濃度不純物領域(n+領域)1026,1028,1030,1032と低濃度不純物領域(n−領域)1027,1029,1033は、上層膜を介して注入する所謂スルードープ法で形成されている。スルードープ法とは上層膜を介して目的物質層に不純物を注入するドーピング法のことで、上層膜の膜質と膜厚に依存して目的物質層の不純物濃度を変化できる特徴がある。従って、同一のドーピング条件で不純物を注入するにも拘わらず、上層膜がイオン阻止能の小さいゲート絶縁膜1018で構成されている領域に高濃度不純物領域(n+領域)1026,1028,1030,1032を形成し、上層膜がイオン阻止能の大きい第1層電極(TaN膜)1012d,1014d,1016dとゲート絶縁膜1018との積層膜で構成されている領域に低濃度不純物領域(n−領域)1027,1029,1033を同時に形成することが可能となっている。また、低濃度不純物領域(n−領域)1027,1029,1033の上層膜である第1層電極(TaN膜)1012d,1014d,1016dとゲート絶縁膜1018との積層膜に於いては、第1層電極(TaN膜)1012d,1014d,1016dがテーパーエッチングによりテーパー形状に形成されている為、低濃度不純物領域(n−領域)1027,1029,1033に高濃度不純物領域(n+領域)1026,1028,1032に近づくにつれ不純物濃度が徐々に高くなる濃度勾配が形成されている。同様に、高濃度不純物領域(n+領域)1026,1028,1032の上層膜であるゲート絶縁膜1018に於いても、第1層電極1012d,1014d,1016dの端部から一定の領域で徐々に膜厚が薄膜化するテーパー形状に形成されている為、不純物濃度の濃度勾配が形成されている(図16−A参照)。
【0108】
尚、GOLD構造の駆動回路1106であるnチャネル型TFT1101,1103の作製領域に於いては、上記の高濃度不純物領域(n+領域)1026,1028と低濃度不純物領域(n−領域)1027,1029の形成に伴い、半導体層1004,1006に於ける第2層ゲート電極1012c,1014cと重なる領域に、TFTのチャネル領域が画定されることになる。また、同様にして、LDD構造の画素TFT1104の作製領域に於いて、半導体層1007に於ける第1層ゲート電極1015dと重なる領域に、TFTのチャネル領域が画定されることになる。
【0109】
次に、アッシング処理及び有機溶剤洗浄により、第3のドーピング処理のマスクであるレジストパターン1024〜1025を除去する。その後、通常のフォトリソグラフィ処理により、不純物をドーピング処理する為のマスクであるレジストパターン1034〜1036を形成する。この際、当該レジストパターン1034〜1036は、GOLD構造の駆動回路1106であるpチャネル型TFT1102と保持容量1105の作製領域を開口する様に形成される(図16−B参照)。
【0110】
次に、イオンドープ装置を使用して、第4のドーピング処理であるB元素から成る高ドーズ量のp型不純物をスルードープ法で注入する。当該第4のドーピング処理により、GOLD構造の駆動回路1106であるpチャネル型TFT1102の作製領域に於いては、第1層ゲート電極1013dの外側に対応する半導体層1005に、p型不純物の高濃度不純物領域(p+領域)1037が形成される。また、第1層ゲート電極1013dの第2層ゲート電極1013cからの露出領域に対応する半導体層1005に、p型不純物の低濃度不純物領域(p−領域)1038が同時に形成される。この様にして形成される高濃度不純物領域(p+領域)1037はGOLD構造のソース領域又はドレイン領域としての機能を有し、低濃度不純物領域(p−領域)1038はGOLD構造のLov領域(ゲート電極とオーバーラップしている電界緩和領域のこと)である電界緩和領域としての機能を有することになる。一方、保持容量1105の作製領域に於いても、同様に、容量形成用電極の片側として機能する高濃度不純物領域(p+領域)1039と低濃度不純物領域(p−領域)1040とが形成されている(図16−B参照)。
【0111】
ところで、pチャネル型TFT1102の作製領域に於けるp型不純物の高濃度不純物領域(p+領域)1037には、既にn型不純物の低濃度不純物領域(n−−領域)1020が形成されているが、n型不純物の濃度以上のp型不純物が注入される為、全体としてp型の導電型を有する高濃度不純物領域(p+領域)1037が形成されることになる。また、保持容量1105の作製領域に於いても、既にn型不純物の高濃度不純物領域(n+領域)1032と低濃度不純物領域(n−領域)1033とが形成されているが、n型不純物の濃度以上のp型不純物が注入される為、全体としてp型の導電型を有する高濃度不純物領域(p+領域)1039と低濃度不純物領域(p−領域)1040とが形成されている。尚、p型不純物の高濃度不純物領域(p+領域)1037,1039と低濃度不純物領域(p−領域)1038,1040は、n型不純物領域の場合と同様に、上層膜の膜質や膜厚の違いを利用してスルードープ法により同時に形成されている。また、この際のドーピング条件としては、イオン源にジボラン(B2H6)希釈率3〜20%濃度のジボラン(B2H6)/水素(H2)を使用し、加速電圧60〜100kVでドーズ量4×1015〜1×1017ions/cm2が考えられるが、本実施形態ではジボラン(B2H6)希釈率5%濃度のジボラン(B2H6)/水素(H2),加速電圧80kV,ドーズ量2×1016ions/cm2のドーピング条件で注入している(図16−B参照)。
【0112】
次に、アッシング処理及び有機溶剤洗浄により、第4のドーピング処理のマスクであるレジストパターン1034〜1036を除去した後、膜厚150nmのシリコン酸窒化膜から成る第1の層間絶縁膜1041をプラズマCVD法により堆積する。その後、半導体層1004〜1008にドーピングされたn型不純物(P元素)又はp型不純物(B元素)の熱活性化の為、ファーネス炉に於いて、600℃−12時間の熱処理を行う。当該熱処理は、n型又はp型不純物の熱活性化処理の為に行うものであるが、ゲート電極の真下に位置するチャネル領域に存在する触媒元素(Ni元素)を前記不純物によりゲッタリングする目的も兼ねている。尚、第1の層間絶縁膜1041の堆積前に当該熱活性化処理を行っても良いが、ゲート電極等の配線材料の耐熱性が弱い場合は、第1の層間絶縁膜1041の堆積後に行う方が好ましい。当該熱処理に続いて、半導体層1004〜1008のダングリングボンドを終端させる為、410℃−1時間の水素化処理を水素3%含有の窒素雰囲気中で行う(図17−A参照)。
【0113】
次に、前記第1の層間絶縁膜1041の上に、膜厚1.6μmのアクリル樹脂膜から成る第2の層間絶縁膜1042を成膜する。当該アクリル樹脂膜の成膜は、スピン塗布法でアクリル樹脂膜を塗布した後、オーブンベーク炉で熱処理することにより成膜される。その後、通常のフォトリソグラフィ処理とドライエッチング処理により、第2の層間絶縁膜1042と第1の層間絶縁膜1041、更に下層膜であるシリコン酸化膜から成るゲート絶縁膜1018を貫通する様に、所定寸法のコンタクトホール1043を形成する。尚、コンタクトホール1043は、n型不純物の高濃度不純物領域(n+領域)1026,1028,1030及びp型不純物の高濃度不純物領域(p+領域)1037,1039、更にはソース配線として機能するソース配線用電極1017cd(第1層ソース配線用電極1017dと第2層ソース配線用電極1017cとで構成)に接続できる様に形成されている(図17−B参照)。
【0114】
次に、駆動回路1106の高濃度不純物領域(n+領域)1026,1028及び高濃度不純物領域(p+領域)1037と電気的に接続する様に、導電性の金属配線1044〜1049を形成する。また、画素領域1107の接続電極1050,1052〜1053とゲート配線1051を同じ導電性材料で形成する。本実施例では、金属配線1044〜1049、接続電極1050,1052〜1053及びゲート配線1051の構成材料として、膜厚50nmのTi膜と膜厚500nmのAl−Ti合金膜の積層膜を適用している。そして、接続電極1050は、高濃度不純物領域(n+領域)1030とソース配線として機能する第2層ソース配線用電極1017cとを電気的に接続する様に形成されている。接続電極1052は、画素TFT1104の高濃度不純物領域(n+領域)1030と電気的に接続する様に形成されており、接続電極1053は保持容量1105の高濃度不純物領域(p+領域)1039と電気的に接続する様に形成されている。また、ゲート配線1051は、画素TFT1104の複数の第2層ゲート電極1015cを電気的に接続する様に形成されている(図18−A参照)。
【0115】
次に、膜厚80〜120nmのITO(Indium−Ti−Oxideの略)膜等の透明導電膜を堆積した後、フォトリソグラフィ処理とウェットエッチング処理により、画素電極1054を形成する。画素電極1054は、接続電極1052を介して、画素TFT1104のソース領域又はドレイン領域として機能する高濃度不純物領域(n+領域)1030と電気的に接続されており、更に接続電極1053を介して、保持容量1105の高濃度不純物領域(p+領域)1039とも電気的に接続されている(図18−B参照)。
【0116】
以上の工程により、GOLD構造のnチャネル型又はpチャネル型TFT1101〜1103とLDD構造の画素TFT1104とを有するアクティブマトリクス型液晶表示装置を作製することが可能である。当該アクティブマトリクス型液晶表示装置のゲート電極と保持容量電極とソース配線用電極の形成工程に於いては、ICPドライエッチング装置による1ステップ処理又は2ステップ処理のドライエッチング工程が適用されており、ドライエッチング工程に於ける従来技術の問題、即ちドライエッチング工程のスループット低下、及びエッチングガスの消費量増加に伴うプロセス原価の上昇、更にはドライエッチング工程の複雑化に伴う半導体装置の歩留低下等の問題を解決することが可能である。
【0117】
以上、GOLD構造TFTを含む半導体素子から成るアクティブマトリクス型液晶表示装置の作製方法について具体的に説明したが、本発明はその要旨を逸脱しない範囲で、種々変更可能であり、例えばGOLD構造TFTを含む半導体素子から成るアクティブマトリクス型の有機EL表示装置の作製方法にも適用可能であることは言うまでもない。
【0118】
〔実施例2〕
本実施例では、GOLD構造TFTを含む半導体素子のゲート電極の加工に処理ステップ数の少ないドライエッチング法を適用して作製される半導体表示装置を組み込んだ電子機器の具体例について記載する。当該半導体表示装置としては、アクティブマトリクス型の液晶表示装置及びEL表示装置等があり、様々な電子機器の表示部に適用されている。此処では、半導体表示装置が表示部に適用された電子機器の具体例を図19〜21に基づき記載する。
【0119】
尚、半導体表示装置が表示部に適用された電子機器としては、ビデオカメラとデジタルカメラとプロジェクター(リア型又はフロント型)とヘッドマウントディスプレイ(ゴーグル型ディスプレイ)とゲーム機とカーナビゲーションとパーソナルコンピュータと携帯情報端末(モバイルコンピュータ,携帯電話,電子書籍等)等が挙げられる。
【0120】
図19−Aは、本体1201と映像入力部1202と表示装置1203とキーボード1204とで構成されたパーソナルコンピューターである。当該表示装置1203及び他の回路に、本発明の半導体表示装置を適用することができる。
【0121】
図19−Bはビデオカメラであり、本体1301と表示装置1302と音声入力部1303と操作スイッチ1304とバッテリー1305と受像部1306とで構成される。当該表示装置1302及び他の回路に、本発明の半導体表示装置を適用することができる。
【0122】
図19−Cはモバイルコンピュータ(モービルコンピュータ)であり、本体1401とカメラ部1402と受像部1403と操作スイッチ1404と表示装置1405とで構成される。当該表示装置1405及び他の回路に、本発明の半導体表示装置を適用することができる。
【0123】
図19−Dはゴーグル型ディスプレイであり、本体1501と表示装置1502とアーム部1503とで構成される。当該表示装置1502及び他の回路に、本発明の半導体表示装置を適用することができる。
【0124】
図19−Eはプログラムを記録した記録媒体(以下、記録媒体と略記)に用いるプレーヤーであり、本体1601と表示装置1602とスピーカー部1603と記録媒体1604と操作スイッチ1605とで構成される。尚、この装置は記録媒体としてDVD及びCD等が用いられ、音楽鑑賞又はゲーム又はインターネットに利用可能である。当該表示装置1602及び他の回路に、本発明の半導体表示装置を適用することができる。
【0125】
図19−Fは携帯電話であり、表示用パネル1701と操作用パネル1702と接続部1703と表示部1704と音声出力部1705と操作キー1706と電源スイッチ1707と音声入力部1708とアンテナ1709とで構成される。表示用パネル1701と操作用パネル1702は、接続部1703で接続されている。表示用パネル1701の表示部1704が設置されている面と操作用パネル1702の操作キー1706が設置されている面との角度θは、接続部1703に於いて任意に変えることができる。尚、当該表示部1704及び他の回路に、本発明の半導体表示装置を適用することができる(図19参照)。
【0126】
図20−Aはフロント型プロジェクターであり、光源光学系及び表示装置1801とスクリーン1802とで構成される。当該表示装置1801及び他の回路に、本発明の半導体表示装置を適用することができる。
【0127】
図20−Bはリア型プロジェクターであり、本体1901と光源光学系及び表示装置1902とミラー1903〜1904とスクリーン1905とで構成される。当該表示装置1902及び他の回路に、本発明の半導体表示装置を適用することができる。
【0128】
尚、図20−Cは、図20−Aに示された光源光学系及び表示装置1801と図20−Bに示された光源光学系及び表示装置1902に於ける構造の一例を示した図である。光源光学系及び表示装置1801,1902は、光源光学系2001とミラー2002,2004〜2006とダイクロイックミラー2003と光学系2007と表示装置2008と位相差板2009と投射光学系2010とで構成される。投射光学系2010は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置2008を3個使用している為、三板式と呼ばれている。また、同図の矢印で示した光路に於いて、光学レンズ及び偏光機能を有するフィルム又は位相差を調整する為のフィルム又はIRフィルム等を適宜に配設しても良い。
【0129】
図20−Dは、図20−Cに於ける光源光学系2001の構造の一例を示した図である。本実施例に於いては、光源光学系2001はリフレクター2011と光源2012とレンズアレイ2013〜2014と偏光変換素子2015と集光レンズ2016とで構成される。尚、同図に示した光源光学系2001は単なる一例であり、当該構成に限定されないことは言うまでもない。例えば、光源光学系2001に、光学レンズ及び偏光機能を有するフィルム又は位相差を調整するフィルム又はIRフィルム等を適宜に付設しても良い(図20参照)。
【0130】
図21−Aは、単板式の例を示したものである。同図に示した光源光学系及び表示装置は、光源光学系2101と表示装置2102と投射光学系2103と位相差板2104とで構成される。投射光学系2103は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図20−Aと図20−Bに於ける光源光学系及び表示装置1801,1902に適用できる。また、光源光学系2101は、図20−Dに示した光源光学系を使用しても良い。尚、表示装置2102にはカラーフィルター(図示しない)が付設されており、表示映像のカラー化が図られている。
【0131】
図21−Bに示した光源光学系及び表示装置は図21−Aの応用例であり、カラーフィルターを付設する代わりに、RGBの回転カラーフィルター円板2105を適用して表示映像をカラー化している。同図に示した光源光学系及び表示装置は、図20−Aと図20−Bに於ける光源光学系及び表示装置1801,1902に適用できる。
【0132】
図21−Cに示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置2116にマイクロレンズアレイ2115を付設し、ダイクロイックミラー(緑)2112とダイクロイックミラー(赤)2113とダイクロイックミラー(青)2114を適用して表示映像をカラー化している。投射光学系2117は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図20−Aと図20−Bに於ける光源光学系及び表示装置1801,1902に適用できる。また、光源光学系2111としては、光源の他に結合レンズ及びコリメーターレンズを用いた光学系を適用しても良い(図21参照)。
【0133】
以上の様に、本発明は、その適用範囲が極めて広く、アクティブマトリクス型の液晶表示装置及びEL表示装置等の半導体表示装置を組み込んだ様々な電子機器に適用可能である。
【0134】
【発明の効果】
本発明の効果について、以下に列記する。
【0135】
本発明の第1の効果は、ドライエッチング工程のスループットの向上に有効なことである。
【0136】
本発明の第2の効果は、エッチングガスの消費量の低減に有効なことである。
【0137】
本発明の第3の効果は、ドライエッチング工程の簡略化に伴う欠陥低減とトラブル低減により、半導体装置の歩留向上に対しても有効なことである。
【図面の簡単な説明】
【図1】 1ステップ処理のドライエッチング工程を示す基板断面図である。
【図2】 2ステップ処理のドライエッチング工程を示す基板断面図である。
【図3】 当社開発のGOLD構造TFTを示す断面図の一例である。
【図4】 ICPドライエッチング装置の装置概略図である。
【図5】 エッチング速度と選択比のICP電力依存性を示す図である。
【図6】 エッチング速度と選択比の酸素添加量依存性を示す図である。
【図7】 ドライエッチング処理後のSEM写真である。
【図8】 LDD構造TFTとGOLD構造TFTとを有する半導体表示装置の作製工程を示す断面図である。
【図9】 LDD構造TFTとGOLD構造TFTとを有する半導体表示装置の作製工程を示す断面図である。
【図10】 GOLD構造TFTの工程断面図の部分拡大図と、半導体層での不純物濃度の分布を示す概念図である。
【図11】 LDD構造TFTとGOLD構造TFTとを有する半導体表示装置の作製工程を示す断面図である。
【図12】LDD構造TFTとGOLD構造TFTとを有する半導体表示装置の作製工程を示す断面図である。
【図13】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図14】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図15】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図16】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図17】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図18】アクティブマトリクス型液晶表示装置の作製工程を示す断面図である。
【図19】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図20】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
【図21】半導体表示装置を組み込んだ電子機器の例を示す概略図である。
Claims (8)
- 絶縁基板上に多結晶シリコン膜又は結晶質シリコン膜で形成された島状の半導体膜を形成し、
前記半導体膜上に酸化膜からなるゲート絶縁膜を形成し、
前記ゲート絶縁膜上に窒化タンタルからなる第1層ゲート電極膜を形成し、
前記第1層ゲート電極膜上にタングステンからなる第2層ゲート電極膜を形成し、
前記第2層ゲート電極膜上にマスクを形成し、
フッ素系ガス、塩素系ガス、及び酸素を含む一定流量のエッチングガスを用いて、チャンバ圧力、誘導結合プラズマ電力密度、バイアス電力密度、並びに前記フッ素系ガス、前記塩素系ガス、及び前記酸素の流量比を変化させることなくエッチング処理することにより、前記ゲート絶縁膜を露出させ、前記第2層ゲート電極膜のチャネル方向の寸法が前記第1層ゲート電極膜のチャネル方向の寸法よりも短くなるようにし、
一導電型の不純物元素を注入することにより、前記第1層ゲート電極膜の前記第2層ゲート電極膜からの露出領域に対応する前記半導体層に低濃度不純物領域を形成し、同時に前記第1層ゲート電極膜の外側に対応する前記半導体層に高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。 - 請求項1において、
前記チャンバ圧力は1.0〜1.6Paの範囲内の所定の値であることを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、
前記誘導結合プラズマ電力密度は1.02〜2.04W/cm2の範囲内の所定の値であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記バイアス電力密度は0.03〜0.19W/cm2の範囲内の所定の値であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか一項において、
前記第1層ゲート電極膜を5〜50nmの膜厚に形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項5のいずれか一項において、
前記第2層ゲート電極膜を200〜600nmの膜厚に形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項6のいずれか一項において、
前記フッ素系ガスはSF6であり、且つ前記塩素系ガスはCl2であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項7のいずれか一項において、
前記酸化膜は酸化シリコン膜であることを特徴とする半導体装置の作製方法。
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