JP2009231828A - 表示装置の作製方法 - Google Patents
表示装置の作製方法 Download PDFInfo
- Publication number
- JP2009231828A JP2009231828A JP2009043480A JP2009043480A JP2009231828A JP 2009231828 A JP2009231828 A JP 2009231828A JP 2009043480 A JP2009043480 A JP 2009043480A JP 2009043480 A JP2009043480 A JP 2009043480A JP 2009231828 A JP2009231828 A JP 2009231828A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- conductive film
- electrode layer
- resist mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 141
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 120
- 239000010408 film Substances 0.000 claims abstract description 478
- 238000005530 etching Methods 0.000 claims abstract description 214
- 239000010409 thin film Substances 0.000 claims abstract description 175
- 239000004065 semiconductor Substances 0.000 claims abstract description 134
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 238000001039 wet etching Methods 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 238000004528 spin coating Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 282
- 239000000758 substrate Substances 0.000 description 72
- 239000000463 material Substances 0.000 description 33
- 239000011159 matrix material Substances 0.000 description 31
- 230000001681 protective effect Effects 0.000 description 31
- 239000003990 capacitor Substances 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 22
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 239000000126 substance Substances 0.000 description 14
- QTBSBXVTEAMEQO-UHFFFAOYSA-N acetic acid Substances CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 13
- 239000007789 gas Substances 0.000 description 13
- 239000000243 solution Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 6
- 230000005236 sound signal Effects 0.000 description 6
- 229910052779 Neodymium Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910017604 nitric acid Inorganic materials 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910000423 chromium oxide Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CXOWYMLTGOFURZ-UHFFFAOYSA-N azanylidynechromium Chemical compound [Cr]#N CXOWYMLTGOFURZ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000006229 carbon black Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】薄膜トランジスタ及び表示装置の作製工程におけるマスク数を低減する。
【解決手段】第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を形成し、第２の導電膜上に第１のレジストマスクを形成し、第１のエッチングを行って第１の導電膜の少なくとも表面を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、第２の導電膜上に第２のレジストマスクを形成し、第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、第２の絶縁膜を形成し、ソース電極及びドレイン電極層の一部を露出するように第２の絶縁膜に開口部を形成し、開口部及び第２の絶縁膜上に画素電極を選択的に形成し、開口部と重畳する領域にはゲート電極層からなる支持部を形成して表示装置を作製する。
【選択図】図２０
【解決手段】第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を形成し、第２の導電膜上に第１のレジストマスクを形成し、第１のエッチングを行って第１の導電膜の少なくとも表面を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、第２の導電膜上に第２のレジストマスクを形成し、第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、第２の絶縁膜を形成し、ソース電極及びドレイン電極層の一部を露出するように第２の絶縁膜に開口部を形成し、開口部及び第２の絶縁膜上に画素電極を選択的に形成し、開口部と重畳する領域にはゲート電極層からなる支持部を形成して表示装置を作製する。
【選択図】図２０
Description
本発明は、表示装置の作製方法に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置又はＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極と、の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。
上記のようなアクティブマトリクス型液晶表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型液晶表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
アクティブマトリクス型液晶表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが一枚増加するだけで、工程数が大幅に増加する。作製工程におけるフォトマスクを低減するために、数多くの技術開発がなされている。
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型とに大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスク数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスク数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
また、フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まり低下の一因になっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。多階調マスクを用いることで、ボトムゲート型薄膜トランジスタを２枚のフォトマスクにより作製することができる。
しかし、上記した多階調マスクを用いてボトムゲート型薄膜トランジスタを作製する場合であっても、ゲート電極層のパターニングに１枚のフォトマスクを費やさねばならず、これ以上フォトマスクの枚数を減らすことは困難であり、ボトムゲート型薄膜トランジスタの作製には、少なくとも２枚のフォトマスクを要する。
そこで、本発明の一態様は、ゲート電極層のパターニングに新たなフォトマスクを用いることなく作製することのできる薄膜トランジスタの作製方法を提供することを課題とする。また、複雑な技術を用いることなく、薄膜トランジスタの作製に用いるフォトマスクの枚数を従来よりも少なくすることを課題とする。
上記の作製方法は、表示装置の画素に設けられる薄膜トランジスタに適用することが特に好ましい。従って、本発明の一態様は、従来よりもフォトマスクの枚数が少なく、歩留まり及び信頼性の高い表示装置の作製方法を提供することを課題とする。
本発明の一態様である薄膜トランジスタの作製方法では、第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。ここで、第２のエッチングは、第１の導電膜が選択的にサイドエッチングされる条件により行う。
ここで、第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、異方性の高いエッチング（物理的エッチング）法により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行えばよい。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
第２のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。従って、第２のエッチングには、ウエットエッチングを用いることが好ましい。
ここで、第２のエッチングは第１の導電膜のサイドエッチングを伴う条件により行うため、第１の導電膜は前記パターン形成された薄膜積層体よりも内側に後退する。従って、第２のエッチング後の第１の導電膜の側面は、パターン形成された薄膜積層体の側面よりも内側に存在する。更には、パターン形成された第１の導電膜の側面とパターン形成された薄膜積層体の側面との間隔は概ね等しいものとなる。
なお、第１の導電膜のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電極及び容量配線を形成する金属配線の上面レイアウトをいう。
上記説明したように形成された薄膜トランジスタは、表示装置に適用することができるが、薄膜トランジスタが有するソース電極及びドレイン電極の一方と、画素電極とが接続される開口部の下方に空洞が設けられてしまうため、力学的なバランスをとることが難しく、歩留まりの低下及び信頼性の低下の一因となる。そこで、本発明の一態様を適用した表示装置では、この接続箇所の下方に支持部を設ける。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部と重畳する領域には前記ゲート電極層からなる支持部が形成されていることを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、前記第２の導電膜上に第２のレジストマスクを形成し、第２のレジストマスクの形成後に前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部と重畳する領域には前記ゲート電極層からなる支持部が形成されていることを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部と重畳する領域には前記ゲート電極層からなる支持部が形成されていることを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、第２のレジストマスクの形成後に、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部と重畳する領域には前記ゲート電極層からなる支持部が形成されていることを特徴とする表示装置の作製方法である。
上記構成の表示装置の作製方法であって、第１のレジストマスクが凹部を有する場合には、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
上記構成の表示装置の作製方法のいずれかを適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
上記構成の第１のエッチング及び第２のエッチングを用いる表示装置の作製方法のいずれかにおいて、前記第１のエッチングはドライエッチングにより行い、前記第２のエッチングはウエットエッチングにより行うことが好ましい。第１のエッチングによる加工は高精度に行うことが好ましく、第２のエッチングによる加工はサイドエッチングを伴う必要がある。高精度な加工を行うためにはドライエッチングが好ましく、また、ウエットエッチングは化学反応を利用するためドライエッチングよりもサイドエッチングが生じやすいためである。
上記構成の表示装置の作製方法のいずれかにおいて、前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化珪素膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。前記第２の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
上記構成の表示装置の作製方法により作製した表示装置は、前記開口部と重畳する位置に前記ゲート電極層の一部を有する。このような位置にゲート電極層の一部を有することで、積層膜を支えることができ、自重により破壊されることを防止することができる。また、上記の薄膜トランジスタは、ゲート電極層の側面に接して空洞が設けられているものであるため、ゲート電極端部近傍を低誘電率化（ｌｏｗ−ｋ）できる。
なお、「膜」とは、全面に形成されたパターン形成されていないものをいい、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。しかし、積層膜の各層については、膜と層を特に区別することなく用いることがある。
なお、エッチングは「意図しないエッチング」が極力生じない条件により行うことが好ましい。
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
ゲート電極のパターン形成に新たなフォトマスクを必要とせず、薄膜トランジスタの作製工程数を大幅に削減することができる。更には、開示する発明により作製した薄膜トランジスタは表示装置に適用できるため、表示装置の作製工程を大幅に削減することもできる。
より具体的には、本発明の一態様により、フォトマスクの枚数を減らすことができる。一のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することも可能である。従って、薄膜トランジスタ又は表示装置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経る必要がない。そのため、薄膜トランジスタの歩留まりを低下させることなく作製工程数を大幅に削減することができ、表示装置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせざるを得ないことも少なくなかったが、本発明の一態様では、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
更には、上記効果により、作製コストを大幅に削減することができる。
上記効果に加えて、表示装置が有する薄膜トランジスタが力学的に安定なものとなるため、歩留まり及び信頼性を低下させることなく、表示装置の作製工程が簡略化する。
なお、本発明の一態様により作製した薄膜トランジスタは、ゲート電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリーク電流が小さいものとなる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁膜は上面図には表さない場合がある。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２７を参照して説明する。
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２７を参照して説明する。
なお、図１６乃至図２０には本実施の形態に係る薄膜トランジスタの上面図を示し、図２０は画素電極まで形成した完成図である。図１乃至図３は、図１６乃至図２０に示すＡ−Ａ’における断面図である。図４乃至図６は、図１６乃至図２０に示すＢ−Ｂ’における断面図である。図７乃至図９は、図１６乃至図２０に示すＣ−Ｃ’における断面図である。図１０乃至図１２は、図１６乃至図２０に示すＤ−Ｄ’における断面図である。図１３乃至図１５は、図１６乃至図２０に示すＥ−Ｅ’における断面図である。
まず、基板１００上に第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
基板１００は、絶縁性基板である。基板１００としては、ガラス基板又は石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属又はこれらを主成分とする合金等の導電性材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）で食刻又は腐食されない材料を選択することを要する。この限りにおいて、第１の導電膜１０２は特定の材料に限定されるものではない。
なお、第１の導電膜１０２は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
また、第１の絶縁膜１０４は、ゲート絶縁膜として機能するものである。
第１の絶縁膜１０４は、絶縁性材料により形成する。第１の絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されるものではない。
なお、第１の絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができるが、特定の方法に限定されるものではない。
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程にて食刻又は腐食されない材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウムを用いても良い。なお、半導体膜１０６の結晶性についても特に限定されない。
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定されるものではない。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体形成のための材料ガス等により形成される。例えば、フォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リン又はボロンを含むシリコン膜である。ただし、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されるものではない。
なお、ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純物元素として、リン又はヒ素等を用いればよい。すなわち、形成に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素として、ボロン等を添加すればよい。すなわち、形成に用いるシランガスにはジボラン等を所望の濃度で含ませればよい。
なお、不純物半導体膜１０８は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではない。
なお、第２の導電膜１１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）を参照）。第１のレジストマスク１１２は凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１１２において、厚い領域を第１のレジストマスク１１２の凸部と呼び、薄い領域を第１のレジストマスク１１２の凹部と呼ぶこととする。
第１のレジストマスク１１２において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク１１２は、一般的な多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図２４を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクをいい、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものがある。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図２４（Ａ−１）及び図２４（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図２４（Ａ−１）にはグレートーンマスク１４０を示し、図２４（Ｂ−１）にはハーフトーンマスク１４５を示す。
図２４（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１４３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク１４０に露光するための光を照射した場合、図２４（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。
図２４（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク１４５に露光するための光を照射した場合、図２４（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１１２を形成することができる。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）、図１６を参照）。このとき、少なくとも第１の導電膜１０２の表面を露出させることが好ましい。本明細書において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよい。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うと良い。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なり、一の工程にて行うことが困難だからである。
ここで、第１のエッチングは、次のような条件により行えばよい。例えば、第１の導電膜１０２が厚さ１５０ｎｍのモリブデン膜であり、第１の絶縁膜１０４が厚さ３００ｎｍの窒化シリコン膜であり、半導体膜１０６が厚さ１５０ｎｍの非晶質シリコン膜であり、不純物半導体膜１０８が厚さ５０ｎｍのリンを含む非晶質シリコン膜であり、第２の導電膜１１０が厚さ３００ｎｍのタングステン膜である場合には、次のように３段階のドライエッチングにより第１のエッチングを行う。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスの流量を４０ｓｃｃｍ：４０ｓｃｃｍ：２０ｓｃｃｍとし、チャンバー内の圧力を１３．３Ｐａとし、５００ＷのＲＦ電力を２６０秒間供給してエッチングを行う。次に、Ｃｌ２ガスのみを用いて流量を１００ｓｃｃｍとし、チャンバー内の圧力を１３．３Ｐａとし、５００ＷのＲＦ電力を２４０秒間供給してエッチングを行う。最後に、ＣＨＦ３ガスのみを用いて流量を１００ｓｃｃｍとし、チャンバー内の圧力を１３．３Ｐａとし、１０００ＷのＲＦ電力を４００秒間供給し、その後に２００秒間供給し、その後更に４００秒間供給する。このようにして第１のエッチングを行うことができる。
次に、第１のレジストマスク１１２を用いて第２のエッチングを行う。すなわち、第１の導電膜１０２をエッチングによりパターニングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１７を参照）。本明細書において、このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、容量配線及び支持部を構成しているが、ゲート電極層１１６Ａと表記する場合には薄膜トランジスタのゲート電極とゲート配線を構成するゲート電極層を指し、ゲート電極層１１６Ｂ、ゲート電極層１１６Ｄ又はゲート電極層１１６Ｅと表記する場合には支持部を構成するゲート電極層を指し、ゲート電極層１１６Ｃと表記する場合には容量素子の一方の電極と容量配線を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６と呼ぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエッチングを行う（図１６乃至図２０におけるＡ−Ａ’断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図１７乃至図２０に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート配線、容量配線及び支持部を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１及び図２０に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２０を参照）。第２のエッチングによりソース電極及びドレイン電極層１２０Ａがエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。そこで、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２０に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導体層の幅を最小幅ｄ４とすればよい。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図１７を参照）。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面を有するように形成されることが多い。
なお、図１７に示すように、第１のエッチングにより形成される薄膜積層体１１４は、ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分では細くなるように設計される（図１７において両矢印で示す部分（ｄ４）を参照）。このような構造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６Ｂ又はゲート電極層１１６Ｄとを分断して絶縁させることができる。
なお、図１７に示すゲート電極層１１６Ｂ及びゲート電極層１１６Ｄは、薄膜積層体１１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層１１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。特に、ゲート電極層１１６Ｅにより構成される支持部を設けることで、薄膜トランジスタの力学的なバランスをとることができ、歩留まり及び信頼性を低下させることなく薄膜トランジスタの工程を簡略化することができる。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜１０２としてアルミニウム又はモリブデンを形成し、第２の導電膜１１０としてチタン又はタングステンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜１０２としてモリブデンを形成し、第２の導電膜１１０としてチタン、アルミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜１１０としてタングステンを形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成の薬液を用いることで、第２の導電膜１１０がエッチングされることなく、第１の導電膜１０２がエッチングされる。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロック防止を目的として添加されたものである。
なお、図１７に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク１１２を後退させて、第２の導電膜１１０を露出させつつ、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２のレジストマスク１１８を形成する手段はこれに限定されるものではない。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４における第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図２（Ｄ）、図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１８を参照）。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、ソース電極及びドレイン電極層１２０は、ソース配線、薄膜トランジスタのソース電極若しくはドレイン電極（薄膜トランジスタと画素電極とを接続する電極を含む）及び保持容量として機能する容量素子の他方の電極を構成しているが、「ソース電極及びドレイン電極層１２０Ａ」又は「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方と、ソース配線を構成する電極層を指し、「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタの薄膜トランジスタのソース電極及びドレイン電極の他方（薄膜トランジスタと画素電極とを接続する電極を含む）を構成する電極層を指し、「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括して「ソース電極及びドレイン電極層１２０」と呼ぶ。
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２を形成する（図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図１９を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
その後、第２のレジストマスク１１８を除去し（図２（（Ｆ））、図５（Ｆ）、図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）、薄膜トランジスタが完成する（図２（Ｃ）を参照）。上記説明したように、薄膜トランジスタを一枚のフォトマスク（多階調マスク）により作製することができる。
なお、本明細書中において、上記の図２（Ｄ）及び図２（Ｅ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜１２６のみで形成しても良いが、第１の保護膜１２６と第２の保護膜１２８により形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）。第１の保護膜１２６は、第１の絶縁膜１０４と同様に形成すればよい。
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される画素電極層１３２の断切れ等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等により、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１３０及び第２の開口部１３１は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
第１の開口部１３０の下には、ゲート電極層１１６Ｅが設けられている。ゲート電極層１１６Ｅを有することで、ソース電極及びドレイン電極層１２０Ｂ並びにソース電極及びドレイン電極層１２０Ｂと重畳する半導体層１２４等がたわみ、作製工程中又は使用時に破損し、又は破壊されることを防止することができる。従って、歩留まり及び信頼性を低下させることなく、表示装置の作製工程を簡略化することができる。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを一枚使用することになる。
次に、第２の絶縁膜上に画素電極層１３２を形成する（図３（Ｉ）、図６（Ｉ）、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２０を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを一枚使用することになる。
以上説明したように、本実施の形態に係るアクティブマトリクス基板の作製（所謂アレイ工程）が完了する。本実施の形態にて説明したように、サイドエッチングを利用してゲート電極層を形成し、更には多階調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のマスクによる薄膜トランジスタの作製が可能となる。
上記の作製方法を適用して作製した薄膜トランジスタは、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図３（Ｉ）を参照）。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
なお、上記の説明では第１のレジストマスクとして、凹部を有するレジストマスクを形成したが、これに限定されず、第１のレジストマスクを通常のフォトマスクにより形成しても良い。第１のレジストマスクの形成に多階調マスクを用いない場合について、図２５乃至図２７を参照して簡単に説明する。
なお、図２５、図２６及び図２７は、それぞれ図１６、図１７及び図１８に対応するものである。
まず、基板１００上に第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成し、第２の導電膜１１０上に第１のレジストマスク１７０を形成する。第１のレジストマスク１７０は、第１のレジストマスク１１２とは異なるものであり、凹部が設けられておらず、全面が概略同一の厚さとなるように形成されている。すなわち、第１のレジストマスク１７０は多階調マスクを用いることなく、通常のフォトマスクを用いて形成することができる。
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、少なくとも第１の導電膜１０２の表面を露出させるように、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体１１４を形成する（図２５を参照）。
次に、第２のエッチングを行うことで、ゲート電極層１１６を形成する（図２６を参照）。その後、第１のレジストマスク１７０を剥離等により除去する。
次に、薄膜積層体１１４上に第２のレジストマスク１７１を形成し、第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０を形成する（図２７を参照）。その他の工程は、多階調マスクを用いた場合の説明と同様である。
以上説明したように、多階調マスクを用いることなく薄膜トランジスタを作製することができる。ただし、使用するマスク数は、多階調マスクを用いる場合と比べて一枚多くなる。すなわち、二枚のフォトマスクを用いて薄膜トランジスタを作製することができる。この場合には、四枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。更には、高い歩留まりで製造することができ、コストを低く抑えることも可能である。また、ゲート電極層１１６Ｅにより構成される支持部を有することで、薄膜トランジスタの力学的なバランスをとることができ、歩留まり及び信頼性を低下させることなく、薄膜トランジスタの作製工程を簡略化することができる。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図２１乃至図２３を参照して説明する。
図２１乃至図２３は、上記の工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図及び断面図を示す。
図２１は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
図２２は、図２１のＸ−Ｘ’における断面図を示す。すなわち、図２２は、ゲート配線側の端子接続部における断面図を示す。図２２では、ゲート電極層１１６のみが露出されている。このゲート電極層１１６が露出された領域に、端子部が接続される。
図２３は、図２１のＹ−Ｙ’における断面図を示す。すなわち、図２３は、ソース配線側の端子接続部における断面図を示す。図２３のＹ−Ｙ’において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている。図２３にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。本実施の形態における表示装置の端子接続部には、これらのいずれを用いても良いし、図２３に示すもの以外の接続形態を用いても良い。ソース電極及びドレイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さを概ね等しくすることができる。
なお、開口部の数は図２３に示す開口部の数に特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができる。更には、全ての開口部が問題なく開口された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
図２３（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。図２１に示す上面図は、図２３（Ａ）の上面図に相当する。
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２３（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ａが設けられ、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２３（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。ここで、図２３（Ａ）及び（Ｂ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本実施の形態に係る表示装置の作製方法において、セル工程及びモジュール工程は特に限定されない。
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、特に説明しない場合であっても、対向基板上に形成する膜は単層でも良いし、積層して形成しても良い。
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。なお、ここで基板としては基板１００と同様のものを用いればよい。すなわち、ガラス基板を用いればよい。
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材料膜とは、クロム、酸化クロム又は窒化クロムをいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法等を用いる。
カラーフィルター層は、バックライトから白色光が照射されると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層の形成は、形成時に塗り分けを行うことで、選択的に行うことができる。カラーフィルターの配列は、ストライプ配列、デルタ配列又は正方配列を用いればよい。
対向基板の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、選択的に形成する必要がないため、対向基板の全面に形成すればよい。
画素電極上に形成するリブとは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。なお、特に必要のない場合には形成しなくてもよい。
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料が用いられる。
また、リブの形成前又は形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良い。
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法等により塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、約５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
次に、アクティブマトリクス基板と、対向基板をシール材により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
次に、貼り合わせられたアクティブマトリクス基板と、対向基板との間に、滴下等により液晶材料を注入する。液晶材料を注入した後、注入口は紫外線硬化樹脂等で封止する。または、液晶材料をアクティブマトリクス基板と対向基板のいずれかの上に滴下した後に、これらの基板を貼り合わせても良い。
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
次に、モジュール工程として、端子部の入力端子（図２３において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、電気的な接続を実現する。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
以上のように、表示装置に用いる画素トランジスタを有するアクティブマトリクス基板を三枚又は四枚のフォトマスクにより作製することができる。
従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。より具体的には、上記の説明のように、一枚又は二枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、三枚又は四枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
更には、上記効果により、作製コストを大幅に削減することができる。
上記効果に加えて、表示装置が有する薄膜トランジスタが力学的に安定なものとなるため、歩留まり及び信頼性を低下させることなく、表示装置の作製工程が簡略化する。
なお、液晶表示装置に限定されず、他の表示装置に適用しても良い。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる形態について図２８乃至図４１を参照して説明する。
本実施の形態では、実施の形態１とは異なる形態について図２８乃至図４１を参照して説明する。
なお、図３４乃至図３８には本実施の形態に係る薄膜トランジスタの上面図を示し、図３８は画素電極まで形成した完成図である。図２８乃至図３０は、図３４乃至図３８に示すＡ−Ａ’における断面図である。図３１乃至図３３は、図３４乃至図３８に示すＢ−Ｂ’における断面図である。
まず、基板２００上に第１の導電膜２０２、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０を形成する。基板２００は、実施の形態１における基板１００と同様のものを用いることができる。第１の導電膜２０２は、実施の形態１における第１の導電膜１０２と同様に形成することができる。第１の絶縁膜２０４は、実施の形態１における第１の絶縁膜１０４と同様に形成することができる。半導体膜２０６は、実施の形態１における半導体膜１０６と同様に形成することができる。不純物半導体膜２０８は、実施の形態１における不純物半導体膜１０８と同様に形成することができる。第２の導電膜２１０は、実施の形態１における第２の導電膜１１０と同様に形成することができる。
次に、第２の導電膜２１０上に第１のレジストマスク２１２を形成する（図２８（Ａ）、図３１（Ａ）を参照）。第１のレジストマスク２１２は実施の形態１における第１のレジストマスク１１２と同様に、凹部及び凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク２１２において、厚い領域を第１のレジストマスク２１２の凸部と呼び、薄い領域を第１のレジストマスク２１２の凹部と呼ぶこととする。
第１のレジストマスク２１２において、ソース電極及びドレイン電極層２２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層２２０を有さず半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク２１２は、実施の形態１における第１のレジストマスク１１２と同様に、一般的な多階調マスクを用いることで形成することができる。
次に、第１のレジストマスク２１２を用いて第１のエッチングを行う。すなわち、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をエッチングによりパターニングし、薄膜積層体２１４を形成する（図２８（Ｂ）、図３１（Ｂ）、図３４を参照）。第１のエッチングは、実施の形態１において説明した第１のエッチングと同様に行うことができ、少なくとも第１の導電膜２０２を露出させるように行う。
次に、第１のレジストマスク２１２を用いて第２のエッチングを行う。すなわち、第１の導電膜２０２をエッチングによりパターニングし、ゲート電極層２１６を形成する（図２８（Ｃ）、図３１（Ｃ）、図３５を参照）。本明細書において、このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層２１６は、ゲート配線、容量配線及び支持部を構成しているが、ゲート電極層２１６Ａと表記する場合にはゲート配線を構成するゲート電極層を指し、ゲート電極層２１６Ｂ又はゲート電極層２１６Ｄと表記する場合には支持部を構成するゲート電極層を指し、ゲート電極層２１６Ｃと表記する場合には容量配線を構成するゲート電極層を指す。そして、これらを総括してゲート電極層２１６と呼ぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２１６の側面が、薄膜積層体２１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層２１６の側面が、薄膜積層体２１４の底面に接して形成されるようにエッチングを行う。更には、第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層２１６を形成することができる。
なお、ゲート電極層２１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層２１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件」、又は「第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層２１６が必要な箇所に残存することである。ゲート電極層２１６の必要な箇所とは、図３５乃至図３８に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層２１６がゲート配線、容量配線及び支持部を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図２８及び図３５に示されるように、薄膜積層体２１４の側面から間隔ｄ１だけ内側にゲート電極層２１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層２１６により構成されるゲート配線及び容量配線の幅ｄ３、並びにソース電極及びドレイン電極層２２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図３８を参照）。第２のエッチングによりソース電極及びドレイン電極層２２０Ａがエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜２０２のエッチングレートが過大にならず、且つ第２の導電膜２１０のエッチングレートが可能な限り小さい条件で行う。加えて、後に説明する第３のエッチングにおける第１の導電膜２０２のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。そこで、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図３８に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導体層の幅を最小幅ｄ４とすればよい。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
上記説明したように、本実施の形態においても実施の形態１と同様に、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート電極層２１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである。
なお、図３５に示すように、第１のエッチングにより形成される薄膜積層体２１４は、ゲート電極層２１６Ｂ及びゲート電極層２１６Ｄにより構成される支持部に接する部分では細くなるように設計される（図３５において両矢印で示す部分を参照）。このような構造とすることで、第２のエッチングによりゲート電極層２１６Ａと、ゲート電極層２１６Ｂ又はゲート電極層２１６Ｄとを分断して絶縁させることができる。
なお、図３５に示すゲート電極層２１６Ｂ及びゲート電極層２１６Ｄは、薄膜積層体２１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。更には、支持部を設けることで、第２のエッチングによりゲート電極層２１６に接して形成される空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体２１４が自重によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。
更には、容量配線としてのみならず支持部としても機能するゲート電極層２１６Ｃにより、薄膜トランジスタの力学的なバランスをとることができ、歩留まり及び信頼性を低下させることなく薄膜トランジスタの工程を簡略化することができる。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜２０２としてアルミニウム又はモリブデンを形成し、第２の導電膜２１０としてチタン又はタングステンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜２０２としてモリブデンを形成し、第２の導電膜２１０としてチタン、アルミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜２０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜２１０としてタングステンを形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成比の薬液を用いることで、第２の導電膜２１０がエッチングされることなく、第１の導電膜２０２がエッチングされる。なお、第１の導電膜２０２に添加したネオジムは、アルミニウムの低抵抗化とヒロック防止を目的として添加されたものである。
なお、図３５に示すように、上面から見たゲート電極層２１６は角（例えば、角２５１）を有する。これは、ゲート電極層２１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層２１６の側面と薄膜積層体２１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク２１２を後退させて、第２の導電膜２１０を露出させつつ、第２のレジストマスク２１８を形成する。
次に、第２のレジストマスク２１８を用いて、薄膜積層体２１４における第２の導電膜２１０をエッチングし、ソース電極及びドレイン電極層２２０を形成する（図２９（Ｄ）、図３２（Ｄ）、図３６を参照）。ここでエッチング条件は、第２の導電膜２１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層２１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、ソース電極及びドレイン電極層２２０のそれぞれは、ソース配線、薄膜トランジスタと画素電極とを接続する電極、または保持容量として機能する容量素子の一方の電極を構成しているが、ソース電極及びドレイン電極層２２０Ａ又はソース電極及びドレイン電極層２２０Ｃと表記する場合にはソース配線を構成する電極層を指し、ソース電極及びドレイン電極層２２０Ｂと表記する場合には薄膜トランジスタのドレイン電極と画素電極とを接続し、且つ容量配線との間で容量素子を形成する一方の電極層を指す。そして、これらを総括してソース電極及びドレイン電極層２２０と呼ぶ。
なお、薄膜積層体２１４における第２の導電膜２１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域２２２を形成する（図２９（Ｅ）、図３２（Ｅ）、図３７を参照）。ここでエッチング条件は、不純物半導体膜２０８及び半導体膜２０６以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層２１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
その後、第２のレジストマスク２１８を除去し（図２９（Ｆ）、図３２（Ｆ）を参照）、薄膜トランジスタが完成する（図２９（Ｆ）を参照）。上記説明したように、薄膜トランジスタを一枚のフォトマスク（多階調マスク）により作製することができる。
なお、本明細書中において、上記の図２９（Ａ）及び図２９（Ｅ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜２２６のみで形成しても良いが、好ましくは第１の保護膜２２６と第２の保護膜２２８により形成する（図３０（Ｇ）、図３３（Ｇ）を参照）。第１の保護膜２２６は、実施の形態１における第１の保護膜１２６と第２の保護膜１２８と同様に形成することができ、第２の保護膜２２８は、実施の形態１における第２の保護膜１２８と同様に概略平坦になる方法により形成することができる。
次に、第２の絶縁膜に第１の開口部２３０を形成する（図３０（Ｈ）、図３３（Ｈ）を参照）。第１の開口部２３０は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。第１の開口部２３０の形成方法は、特定の方法に限定されず、第１の開口部２３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部２３０を形成することができる。実施の形態１ではソース電極及びドレイン電極層と画素電極層を接続するための開口部を一画素につき二つ設ける必要があるが、本実施の形態では、一画素につき一つ設ければよい。そのため、歩留まりを向上させることができる。また、開口部のマージンを広くとることができ、歩留まりを更に向上させることができる。
第１の開口部２３０の下には、ゲート電極層２１６Ｃが設けられている。ゲート電極層２１６Ｃを有することで、ソース電極及びドレイン電極層２２０Ｂ並びにソース電極及びドレイン電極層２２０Ｂと重畳する半導体層２２４等がたわみ、作製工程中又は使用時に破損し、又は破壊されることを防止することができる。従って、歩留まり及び信頼性を低下させることなく、表示装置の作製工程を簡略化することができる。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを一枚使用することになる。
次に、第２の絶縁膜上に画素電極層２３２を形成する（図３０（Ｉ）、図３３（Ｉ）、図３８を参照）。画素電極層２３２は、開口部を介してソース電極及びドレイン電極層２２０に接続されるように形成する。具体的には、画素電極層２３２は、第１の開口部２３０を介してソース電極及びドレイン電極層２２０Ｃに接続されるように形成される。画素電極層２３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層２３２についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、本実施の形態においては、画素電極層２３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜２０２及び第２の導電膜２１０の材料として、透光性を有する導電性材料を用いることもできる。
なお、フォトリソグラフィ法によって画素電極層２３２を形成することで、フォトマスクを一枚使用することになる。
以上説明したように、本実施の形態に係るアクティブマトリクス基板の作製（所謂アレイ工程）が完了する。本実施の形態にて説明したように、サイドエッチングを利用してゲート電極層を形成し、更には多階調マスクを用いてソース電極及びドレイン電極層を形成することで、一枚のマスクによる薄膜トランジスタの作製が可能となる。
上記のように作製した薄膜トランジスタは、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図３０（Ｉ）を参照）。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
なお、上記の説明では第１のレジストマスクとして、凹部を有するレジストマスクを形成したが、これに限定されず、第１のレジストマスクを通常のフォトマスクにより形成しても良い。第１のレジストマスクの形成に多階調マスクを用いない場合について、図３９乃至図４１を参照して簡単に説明する。
なお、図３９、図４０及び図４１は図３４、図３５及び図３６に対応するものである。
まず、基板２００上に第１の導電膜２０２、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０を形成し、第２の導電膜２１０上に第１のレジストマスク２７０を形成する。第１のレジストマスク２７０は、第１のレジストマスク２１２とは異なるものであり、凹部が設けられておらず、全面が概略同一の厚さとなるように形成されている。すなわち、第１のレジストマスク２７０は多階調マスクを用いることなく、通常のフォトマスクを用いて形成することができる。
次に、第１のレジストマスク２７０を用いて第１のエッチングを行う。すなわち、少なくとも第１の導電膜２０２の表面を露出させるように、第１の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をエッチングによりパターニングし、第１の導電膜２０２上に薄膜積層体２１４を形成する（図３９を参照）。
次に、第２のエッチングを行うことで、ゲート電極層２１６を形成する（図４０を参照）。その後、第１のレジストマスク２７０を剥離等により除去する。
次に、薄膜積層体２１４上に第２のレジストマスク２７１（第２のレジストマスク２７１Ａ〜２７１Ｃ）を形成し、これを用いてソース電極及びドレイン電極層２２０を形成する。その他の工程は、多階調マスクを用いた場合の説明と同様である。
以上説明したように、多階調マスクを用いることなく薄膜トランジスタを作製することができる。ただし、使用するマスク数は、多階調マスクを用いる場合と比べて一枚多くなる。すなわち、二枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、四枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。更には、高い歩留まりで製造することができ、コストを低く抑えることも可能である。また、ゲート電極層２１６Ｃにより構成される支持部を有することで、薄膜トランジスタの力学的なバランスをとることができ、歩留まり及び信頼性を低下させることなく、薄膜トランジスタの作製工程を簡略化することができる。
以上のように、表示装置に用いる画素トランジスタを有するアクティブマトリクス基板を三枚又は四枚のフォトマスクにより作製することができる。
従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。より具体的には、上記の説明のように、一枚又は二枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、三枚又は四枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
更には、上記効果により、作製コストを大幅に削減することができる。
上記効果に加えて、表示装置が有する薄膜トランジスタが力学的に安定なものとなるため、歩留まり及び信頼性を低下させることなく、表示装置の作製工程が簡略化する。更に、本実施の形態に係る作製方法を適用することで、一画素につき一の開口部を設ければよく、開口部のマージンを広くとることができるため、歩留まりを向上させることができる。
なお、本実施の形態におけるゲート電極層２１６Ｃは、実施の形態１におけるゲート電極層１１６Ｅよりもエッチングされる部分の体積が大きく、エッチング液又はエッチングガス等に接触する面積が大きいため、制御性よくエッチングすることが可能であり、プロセス上のマージンも大きくとることができる。
なお、液晶表示装置に限定されず、他の表示装置に適用しても良い。
（実施の形態３）
本実施の形態は、実施の形態１及び実施の形態２にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図４２乃至図４４を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図４２に示す。
本実施の形態は、実施の形態１及び実施の形態２にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図４２乃至図４４を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図４２に示す。
図４２（Ａ）はテレビジョン装置を示す。実施の形態１及び実施の形態２を適用して作製した表示パネルを筐体に組み込むことで、図４２（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１及び実施の形態２にて説明した作製方法を適用した表示パネルにより主画面３２３が形成され、その他付属設備としてスピーカ部３２９、操作スイッチ等が備えられている。
図４２（Ａ）に示すように、筐体３２１に実施の形態１及び実施の形態２にて説明した作製方法を適用した表示用パネル３２２が組み込まれ、受信機３２５により一般のテレビ放送の受信をはじめ、モデム３２４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機３２６により行うことが可能であり、このリモコン操作機３２６にも、出力する情報を表示する表示部３２７が設けられていても良い。
また、テレビジョン装置にも、主画面３２３の他にサブ画面３２８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
図４３は、テレビ装置の主要な構成を示すブロック図を示している。表示領域には、画素部３５１が形成されている。信号線駆動回路３５２と走査線駆動回路３５３は、表示パネルにＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ３５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路３５７等を有している。コントロール回路３５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路３５８を設け、入力デジタル信号を整数個に分割して供給する構成としても良い。
チューナ３５４で受信した信号のうち、音声信号は、音声信号増幅回路３５９に送られ、その出力は音声信号処理回路３６０を経てスピーカ３６３に供給される。制御回路３６１は受信局（受信周波数）、音量の制御情報を入力部３６２から受け、チューナ３５４及び音声信号処理回路３６０に信号を送出する。
勿論、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、これらの表示媒体の生産性を向上させることができる。
主画面３２３、サブ画面３２８に、実施の形態１及び実施の形態２で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
また、図４２（Ｂ）に示す携帯型のコンピュータは、本体３３１及び表示部３３２等を有する。表示部３３２に、実施の形態１及び実施の形態２で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図４４は、携帯電話の一例であり、図４４（Ａ）が正面図、図４４（Ｂ）が背面図、図４４（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話は、筐体３０１及び筐体３０２の二つの筐体で構成されている。携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話は、筐体３０１及び筐体３０２で構成されている。筐体３０１においては、表示部３０３、スピーカ３０４、マイクロフォン３０５、操作キー３０６、ポインティングデバイス３０７、表面カメラ用レンズ３０８、外部接続端子ジャック３０９及びイヤホン端子３１０等を備え、筐体３０２においては、キーボード３１１、外部メモリスロット３１２、裏面カメラ３１３、ライト３１４等により構成されている。また、アンテナは筐体３０１に内蔵されている。
また、携帯電話には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体３０１と筐体３０２（図４４（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図４４（Ｃ）のように展開する。表示部３０３には、実施の形態１及び実施の形態２で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部３０３と表面カメラ用レンズ３０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部３０３をファインダーとして用いることで、裏面カメラ３１３及びライト３１４で静止画及び動画の撮影が可能である。
スピーカ３０４及びマイクロフォン３０５を用いることで、携帯電話は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー３０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード３１１を用いると便利である。更に、重なり合った筐体３０１と筐体３０２（図４４（Ａ））をスライドさせることで、図４４（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード３１１及びポインティングデバイス３０７を用いて、円滑な操作が可能である。外部接続端子ジャック３０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット３１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体３０２の裏面（図４４（Ｂ））には、裏面カメラ３１３及びライト３１４を備え、表示部３０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１及び実施の形態２にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。
従って、これらの電子機器の作製コストを大幅に削減することができる。
１００ 基板
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１５ エッチングされた第１の導電膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１６Ｅ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
２００ 基板
２０２ 第１の導電膜
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１４ 薄膜積層体
２１５ エッチングされた第１の導電膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３１ 第２の開口部
２３２ 画素電極層
２４０ グレートーンマスク
２４１ 基板
２４２ 遮光部
２４３ 回折格子部
２４５ ハーフトーンマスク
２４６ 基板
２４７ 半透光部
２４８ 遮光部
２５１ 角
２７０ 第１のレジストマスク
２７１ 第２のレジストマスク
２７１Ａ〜２７１Ｃ 第２のレジストマスク
３００ 携帯電話
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３４１ 照明部
３４２ 傘
３４３ 可変アーム
３４４ 支柱
３４５ 台
３４６ 電源
３５０ 表示パネル
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１５ エッチングされた第１の導電膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１６Ｅ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
２００ 基板
２０２ 第１の導電膜
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１４ 薄膜積層体
２１５ エッチングされた第１の導電膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３１ 第２の開口部
２３２ 画素電極層
２４０ グレートーンマスク
２４１ 基板
２４２ 遮光部
２４３ 回折格子部
２４５ ハーフトーンマスク
２４６ 基板
２４７ 半透光部
２４８ 遮光部
２５１ 角
２７０ 第１のレジストマスク
２７１ 第２のレジストマスク
２７１Ａ〜２７１Ｃ 第２のレジストマスク
３００ 携帯電話
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３４１ 照明部
３４２ 傘
３４３ 可変アーム
３４４ 支柱
３４５ 台
３４６ 電源
３５０ 表示パネル
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
Claims (8)
- 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部と重畳する領域には前記ゲート電極層からなる支持部を形成することを特徴とする表示装置の作製方法。 - 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部と重畳する領域には前記ゲート電極層からなる支持部を形成することを特徴とする表示装置の作製方法。 - 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部と重畳する領域には前記ゲート電極層からなる支持部を形成することを特徴とする表示装置の作製方法。 - 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部と重畳する領域には前記ゲート電極層からなる支持部を形成することを特徴とする表示装置の作製方法。 - 請求項３又は請求項４において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記第１のエッチングはドライエッチングであり、
前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。 - 請求項１乃至請求項７のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009043480A JP5415104B2 (ja) | 2008-02-26 | 2009-02-26 | 表示装置の作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008043856 | 2008-02-26 | ||
| JP2008043856 | 2008-02-26 | ||
| JP2009043480A JP5415104B2 (ja) | 2008-02-26 | 2009-02-26 | 表示装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009231828A true JP2009231828A (ja) | 2009-10-08 |
| JP2009231828A5 JP2009231828A5 (ja) | 2012-02-09 |
| JP5415104B2 JP5415104B2 (ja) | 2014-02-12 |
Family
ID=40997426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009043480A Expired - Fee Related JP5415104B2 (ja) | 2008-02-26 | 2009-02-26 | 表示装置の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8035107B2 (ja) |
| JP (1) | JP5415104B2 (ja) |
| CN (1) | CN101521182B (ja) |
| TW (1) | TWI470738B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011080879A1 (ja) * | 2009-12-29 | 2011-07-07 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| JP2012104811A (ja) * | 2010-10-14 | 2012-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2016048378A (ja) * | 2008-03-05 | 2016-04-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749820B2 (en) * | 2008-03-07 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof |
| US8207026B2 (en) * | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| US7989234B2 (en) | 2009-02-16 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
| US8202769B2 (en) | 2009-03-11 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5539765B2 (ja) * | 2009-03-26 | 2014-07-02 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| CN101598894B (zh) * | 2009-07-07 | 2011-07-27 | 友达光电股份有限公司 | 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法 |
| US8441012B2 (en) * | 2009-08-20 | 2013-05-14 | Sharp Kabushiki Kaisha | Array substrate, method for manufacturing array substrate, and display device |
| US9437743B2 (en) | 2010-10-07 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film element, semiconductor device, and method for manufacturing the same |
| GB2489939A (en) * | 2011-04-11 | 2012-10-17 | Plastic Logic Ltd | Control of capacitive coupling in pixel circuitry |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPS6269680A (ja) * | 1985-09-24 | 1987-03-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS63182862A (ja) * | 1987-01-23 | 1988-07-28 | Nec Corp | 薄膜電界効果型トランジスタの製造方法 |
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| JP2003179069A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法 |
| JP2006351844A (ja) * | 2005-06-16 | 2006-12-28 | Mitsubishi Electric Corp | 電気光学表示装置およびその製造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122123A (en) * | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| JPH0311744A (ja) | 1989-06-09 | 1991-01-21 | Citizen Watch Co Ltd | 薄膜トランジスタの製造方法 |
| JPH03161938A (ja) | 1989-11-20 | 1991-07-11 | Seiko Instr Inc | 薄膜トランジスタの製造方法 |
| EP0775931B1 (en) * | 1995-11-21 | 2005-10-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a liquid crystal display |
| US6326640B1 (en) * | 1996-01-29 | 2001-12-04 | Motorola, Inc. | Organic thin film transistor with enhanced carrier mobility |
| JP2842426B2 (ja) * | 1997-01-28 | 1999-01-06 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置およびその製造方法 |
| US6493048B1 (en) * | 1998-10-21 | 2002-12-10 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| KR100325079B1 (ko) * | 1999-12-22 | 2002-03-02 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율 및 고투과율 액정표시장치의 제조방법 |
| KR100494683B1 (ko) * | 2000-05-31 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크 |
| US7223643B2 (en) * | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| KR20020038482A (ko) * | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| TW488080B (en) * | 2001-06-08 | 2002-05-21 | Au Optronics Corp | Method for producing thin film transistor |
| KR100603361B1 (ko) * | 2004-08-05 | 2006-07-20 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치 |
| KR101085451B1 (ko) | 2005-02-11 | 2011-11-21 | 삼성전자주식회사 | 표시장치용 박막트랜지스터 기판과 그 제조방법 |
| KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101225440B1 (ko) * | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US8149346B2 (en) | 2005-10-14 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP5105811B2 (ja) | 2005-10-14 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| CN102331639A (zh) * | 2005-12-05 | 2012-01-25 | 株式会社半导体能源研究所 | 液晶显示器 |
| EP2270583B1 (en) * | 2005-12-05 | 2017-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration |
| TWI322288B (en) * | 2006-03-07 | 2010-03-21 | Au Optronics Corp | Manufacture method of pixel array substrate |
| US8053816B2 (en) * | 2006-03-10 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101243809B1 (ko) * | 2006-06-30 | 2013-03-18 | 엘지디스플레이 주식회사 | 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법 |
| KR101326128B1 (ko) * | 2006-09-29 | 2013-11-06 | 삼성디스플레이 주식회사 | 표시 장치용 배선, 식각액, 박막 트랜지스터 표시판 및 그제조 방법 |
| WO2008099528A1 (ja) | 2007-02-13 | 2008-08-21 | Sharp Kabushiki Kaisha | 表示装置、表示装置の製造方法 |
| EP2232561A4 (en) * | 2007-12-03 | 2015-05-06 | Semiconductor Energy Lab | METHOD OF MANUFACTURING A THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING A DISPLAY ARRANGEMENT |
| US7883943B2 (en) * | 2008-03-11 | 2011-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
-
2009
- 2009-02-10 US US12/368,759 patent/US8035107B2/en not_active Expired - Fee Related
- 2009-02-20 TW TW98105477A patent/TWI470738B/zh not_active IP Right Cessation
- 2009-02-26 CN CN 200910126428 patent/CN101521182B/zh not_active Expired - Fee Related
- 2009-02-26 JP JP2009043480A patent/JP5415104B2/ja not_active Expired - Fee Related
-
2011
- 2011-09-21 US US13/238,019 patent/US8901561B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPS6269680A (ja) * | 1985-09-24 | 1987-03-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS63182862A (ja) * | 1987-01-23 | 1988-07-28 | Nec Corp | 薄膜電界効果型トランジスタの製造方法 |
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| JP2003179069A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法 |
| JP2006351844A (ja) * | 2005-06-16 | 2006-12-28 | Mitsubishi Electric Corp | 電気光学表示装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048378A (ja) * | 2008-03-05 | 2016-04-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2016212435A (ja) * | 2008-03-05 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
| WO2011080879A1 (ja) * | 2009-12-29 | 2011-07-07 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| US8729612B2 (en) | 2009-12-29 | 2014-05-20 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing the same |
| JP2012104811A (ja) * | 2010-10-14 | 2012-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9276124B2 (en) | 2010-10-14 | 2016-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with sidewall |
Also Published As
| Publication number | Publication date |
|---|---|
| US8901561B2 (en) | 2014-12-02 |
| CN101521182A (zh) | 2009-09-02 |
| US8035107B2 (en) | 2011-10-11 |
| US20120007087A1 (en) | 2012-01-12 |
| TW200941646A (en) | 2009-10-01 |
| TWI470738B (zh) | 2015-01-21 |
| CN101521182B (zh) | 2013-08-21 |
| JP5415104B2 (ja) | 2014-02-12 |
| US20090212296A1 (en) | 2009-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5415104B2 (ja) | 表示装置の作製方法 | |
| JP5498687B2 (ja) | 薄膜トランジスタの作製方法及び表示装置の作製方法 | |
| JP5383256B2 (ja) | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 | |
| JP5788052B2 (ja) | 薄膜トランジスタ | |
| JP5371487B2 (ja) | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 | |
| JP5530111B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP5396165B2 (ja) | 薄膜トランジスタの作製方法及び表示装置の作製方法 | |
| JP2010199570A (ja) | 薄膜トランジスタの作製方法及び表示装置の作製方法 | |
| JP5997725B2 (ja) | 表示装置 | |
| JP5460096B2 (ja) | 表示装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130827 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131011 |
|
| TRDD | Decision of grant or rejection written | ||
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131113 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5415104 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |