JP3450408B2 - Ｌｃ複合素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に少なく
ともコイルとコンデンサとを形成したＬＣ複合素子に関
する。

【０００２】

【従来の技術】従来から、絶縁基板の両面に対向した２
つの電極を設けてコンデンサを形成するとともに、この
絶縁基板の両面にスパイラル状の電極を形成し、これら
２つのスパイラル状の電極の内側端部同士を絶縁基板を
貫通させて接続することによりコイルを形成したＬＣ複
合部品が知られている。

【０００３】このような従来のＬＣ複合部品において
は、誘電体となる絶縁基板としてセラミック，プラスチ
ック，マイカ等の材料が使用され、印刷工程により絶縁
基板の両面に対向配置した電極を形成している。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来のＬＣ複合部品は、絶縁基板上にコンデンサとコイル
とを隣接して配置したものであり、コンデンサを形成す
る電極とコイルを形成するスパイラル状の電極とを重ね
て形成できないため、小型化が難しいという問題があっ
た。例えば、スパイラル状電極に重ねてコンデンサの電
極を配置すると、このスパイラル状電極によって発生す
る磁束が妨げられるため、このスパイラル状電極がコイ
ルとして機能しなくなってしまう。このため、コイルと
ともに大きな容量を有するコンデンサを形成しようとす
ると、それらを別々に形成したものを接続してＬＣ複合
部品とする必要があった。

【０００５】また、上述した従来のＬＣ複合部品は、絶
縁基板を挟んで電極を対向配置することにより形成され
るため、ＬＳＩ等の一部として形成することは困難であ
った。したがって、このＬＣ複合部品を用いた場合に
は、ＬＳＩ等との間で別に配線を行う必要があり、配線
等の手間がかかるという問題があった。

【０００６】そこで、本発明はこのような点に鑑みて創
作されたものであり、小型化が可能であり、しかもＬＳ
Ｉ等の一部として形成することができるＬＣ複合素子を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１のＬＣ複合素子は、半導体基板に形成
されており、逆バイアス電圧を印加したときに所定の容
量を有するキャパシタとして機能する長尺形状の複数の
ｐｎ接合層と、前記ｐｎ接合層に対応する位置であっ
て、前記半導体基板上に絶縁層を挟んで形成されるイン
ダクタ導体と、前記ｐｎ接合層同士を並列接続する連結
部と、を備え、前記半導体基板上にキャパシタとインダ
クタとを重ねて形成することを特徴とする。

【０００８】請求項２の複合素子は、請求項１のＬＣ複
合素子において、前記連結部に代えて、接続をオン状態
にすることにより前記ｐｎ接合層同士を並列接続する複
数の半導体スイッチを含んでおり、これら半導体スイッ
チのそれぞれの接続状態を順に切り替えることにより、
並列接続する前記ｐｎ接合層の数を切り替えて、これら
のｐｎ接合層により形成される容量を可変に制御するこ
とを特徴とする。

【０００９】請求項３のＬＣ複合素子は、請求項１また
は２のＬＣ複合素子において、前記ｐｎ接合層に可変の
逆バイアス電圧を印加することにより、前記ｐｎ接合層
のそれぞれが有する容量を可変に制御することを特徴と
する。

【００１０】請求項４のＬＣ複合素子は、請求項１〜３
のいずれかのＬＣ複合素子において、前記インダクタ導
体は渦巻き形状であることを特徴とする。

【００１１】請求項５のＬＣ素子は、請求項１〜３のい
ずれかのＬＣ複合素子において、前記インダクタ導体は
蛇行形状であることを特徴とする。

【００１２】請求項６のＬＣ素子は、請求項２〜５のい
ずれかのＬＣ複合素子において、前記半導体スイッチ
は、ＭＯＳトランジスタにより形成することを特徴とす
る。

【００１３】請求項７のＬＣ複合素子は、請求項２〜５
のいずれかのＬＣ複合素子において、前記半導体スイッ
チは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタとを並列に用いたトランスミッションゲ
ートにより形成することを特徴とする。

【００１４】

【作用】請求項１の発明は、半導体基板に形成した長尺
形状の複数のｐｎ接合層の上にインダクタ導体を重ねる
ことによりＬＣ複合素子が形成されている。一般には、
インダクタ導体に接近させて電極板等を形成した場合に
は、電極板等の表面に発生する渦電流によりインダクタ
導体によって発生した磁束が妨げられるため、このイン
ダクタ導体がコイルとして機能しなくなる。ところが、
本発明のｐｎ接合層は長尺形状に形成されていて連結部
により並列接続されているため、これらのｐ領域あるい
はｎ領域表面に発生する渦電流を最少限に抑えることが
でき、インダクタ導体もコイルとして機能することがで
きる。このため、キャパシタとして機能するｐｎ接合層
とインダクタ導体とを半導体基板に重ねて形成すること
ができ、素子の小型化が可能となる。

【００１５】また、これらｐｎ接合層およびインダクタ
導体が半導体基板内あるいはその表面に形成されるた
め、ＬＳＩ等の一部として形成することも可能となる。

【００１６】また、請求項２の発明は、上述した複数の
ｐｎ層は連結部によって並列接続されているものである
が、この接続を複数の半導体スイッチを用いて行ってい
る。したがって、これら半導体スイッチの接続状態を順
に切り替えることにより、並列接続されるｐｎ接合層の
数が切り替わり、インダクタ導体とともに形成されたキ
ャパシタの容量を可変に制御することが可能となる。

【００１７】また、請求項３の発明は、上述したｐｎ接
合層に印加する逆バイアス電圧を可変にしたものであ
り、これにより各ｐｎ接合層のそれぞれが可変容量ダイ
オードとして機能するため、並列接続されたｐｎ接合層
により形成されるキャパシタの容量を連続的に変化させ
ることができる。特に、上述した半導体スイッチの切り
替え制御と組み合わせることにより、広範囲にわたって
容量を連続的に変化させることができる。

【００１８】また、請求項４の発明は、上述したインダ
クタ導体の形状を渦巻き形状とすることにより、インダ
クタ導体により発生する磁束を有効に使用するものであ
る。一般には導体をコイル状に巻き回すことにより大き
なインダクタンスを有するインダクタが形成されるもの
であり、したがって上述したインダクタ導体を渦巻き形
状とすることにより大きなインダクタンスを持たせるこ
とができ、広い周波数帯域において使用可能なＬＣ複合
素子を形成することができる。

【００１９】これに対し、請求項５の発明は、上述した
インダクタ導体を蛇行形状としたものである。上述した
ように、一般にはインダクタ導体をコイル状に巻き回す
ことによりインダクタが形成されるが、高周波帯域にお
いて使用する場合には、小さなインダクタンスで足りる
ため、蛇行形状とすることもできる。このようにインダ
クタ導体を蛇行形状とすることにより、その両端部が外
周部に位置することになるため、電極の引き出しや配線
が容易になる。

【００２０】また、請求項６の発明は、上述した半導体
スイッチをＭＯＳトランジスタにより形成している。す
なわち、ＭＯＳトランジスタによってスイッチを構成し
た場合には、オン状態において方向性を有しないことか
ら、特に交流信号が印加されるｐｎ接合層同士の並列接
続に際して好都合である。並列接続されたｐｎ接合層は
キャパシタとして機能するものであり、これらのｐ領域
あるいはｎ領域を介して充放電が繰り返されるため、方
向性のあるスイッチ、例えばバイポーラトランジスタを
用いたスイッチ等を用いた場合には、並列接続されたｐ
領域同士あるいはｎ領域同士間におけるキャリアの移動
が妨げられるため、動作に支障を来すことになる。とこ
ろがＭＯＳトランジスタのスイッチではこのような弊害
がない。

【００２１】また、請求項７の発明は、上述した半導体
スイッチをさらに限定し、ｎチャネルＭＯＳトランジス
タと、ｐチャネルＭＯＳトランジスタとを並列に用いた
トランスミッションゲートにより形成している。したが
って、ｐｎ接合層によって形成されるキャパシタにどの
ような電圧レベルの信号が入力された場合であっても半
導体スイッチのオン抵抗がほぼ等しくなるため、安定し
た素子特性を持たせることができる。

【００２２】

【実施例】以下、本発明を適用した一実施例のＬＣ複合
素子について、図面を参照しながら具体的に説明する。

【００２３】図１は、本発明を適用した一実施例のＬＣ
複合素子の概要を示す図である。

【００２４】同図に示すように、本実施例のＬＣ複合素
子１００は、半導体基板１０の表面側に形成されたキャ
パシタ部２０と、このキャパシタ部２０のさらに上側に
絶縁層２２を介して形成されたインダクタ部２４とを含
んで構成されている。

【００２５】キャパシタ部２０は、長尺形状を有する複
数のｐｎ接合層により構成されている。また、インダク
タ部２４は絶縁層２２の表面に印刷技術等により形成さ
れた金属あるいはポリシリコン等の導電性薄膜からなっ
ており、渦巻き形状を有している。これらの詳細につい
て以下に説明する。

【００２６】図２は、本実施例のＬＣ複合素子１００の
詳細構造を示す平面図である。また、図３は図２に示し
たＬＣ複合素子のＡ−Ａ線拡大断面図、図４は図２のＢ
−Ｂ線拡大断面図である。

【００２７】これらの図に示すよう、本実施例のＬＣ複
合素子１００は、ほぼ同一構造を有する長尺形状の１０
本のｐｎ接合層３０−１〜３０−１０を有しており、こ
のうちのｐ領域同士を必要に応じてＭＯＳトランジスタ
のスイッチ３８−１〜３８〜９により接続することによ
り、キャパシタを形成するｐｎ接合の面積を階段状に変
化させるものである。なお、１０本のｐｎ接合層３０−
１〜３０−１０のそれぞれはほぼ同一形状を有している
ため、その中の１つについて詳細な説明を行い、相違点
についてはその都度説明するものとする。

【００２８】ｐｎ接合層３０−１は、ｐ領域３２−１と
ｎ領域３４−１とにより形成されている。ここで、長尺
形状を有するｐ領域３２−１は半導体基板１０、具体的
にはｎ型シリコン基板（ｎ−Ｓｉ基板）１０ａの表面近
傍に形成されており、そのさらに一部には長尺形状を有
するｎ領域３４−１が形成されている。これらのｐ領域
３２−１とｎ領域３４−１とによってｐｎ接合層３０−
１が形成されており、このｐｎ接合層３０−１に可変の
逆バイアス電圧を印加することにより容量が変更可能な
可変容量ダイオードとして機能する。

【００２９】このような構造を有する１０本のｐｎ接合
層３０−１〜３０−１０は、長尺形状を有する１０本の
ｎ領域３４−１〜３４−１０のそれぞれの一方端が接続
電極１２により電気的に接続されている。そして、長尺
形状を有するｐ領域３２−１〜３２−１０の反対側一方
端をスイッチ３８−１〜３８−９により電気的に接続す
ることによりｐｎ接合層同士の並列接続を行うようにな
っている。

【００３０】なお、必ずしも接続電極１２をｎ領域３４
の一方端側に設けたり、この接続電極１２とスイッチ３
８−１〜３８−１０とをｐｎ接合層３０の両端近傍の隔
たった位置に設ける必要はない。例えば、図２に示すイ
ンダクタ導体２４ａの各周回部分の合間に接続電極１２
を設けたり、接続電極１２とスイッチ３８とをほぼ同一
位置に隣接させて設けたりする場合であってもよい。接
続電極１２をインダクタ導体２４ａの合間に設けること
によりｎ−Ｓｉ基板１０ａの有効利用が可能となる。

【００３１】スイッチ３８−１は隣接する２つのｐ領域
３２−１と３２−２のそれぞれの一方端の一部に、絶縁
層２２を挟んで制御電極３６−１を重ねて配置すること
により形成されている。すなわち、このスイッチ３８−
１はＭＯＳ構造を有するスイッチであり、制御電極３６
−１がゲート電極に、ｐ領域３２−１および３２−２の
それぞれの一方端部分がソースおよびドレインに相当し
ており、制御電極３６−１に所定の電圧を印加すること
により、対応するｐ領域３２−１と３２−２の間にチャ
ネルが形成され、このチャネルによって電気的な接続が
行われるようになっている。このようにして、隣接する
２本のｐ領域同士と、それらの一部に部分的に重なるよ
うにそれらの間に配置された制御電極とによってスイッ
チ３８−１〜３８−９のそれぞれが構成されており、隣
接するスイッチの接続を順にオン状態に切り替えること
により、並列接続されるｐｎ層の数を切り替えることが
できる。

【００３２】また、ほぼ中央に位置するｐｎ接合層３０
−５のｐ領域３２−５の一方端が外部に延長されてお
り、この延長部分に端子電極４０が接続されている。一
方、このｐｎ接合層３０−５のｎ領域３４−５のほぼ中
央部分がインダクタ部２４を形成するインダクタ導体２
４ａの一方端（内周側端部）に電気的に接続されてい
る。なお、このインダクタ導体２４ａの他方端（外周側
端部）は端子電極４２として機能する。

【００３３】図５は、上述したキャパシタ部２０の等価
回路を示す図である。同図において、ＶＣ１はｐｎ接合
層３０−１により構成される可変容量ダイオード（バリ
キャップ）である。同様に、ＶＣ２〜ＶＣ１０のそれぞ
れは、ｐｎ接合層３０−２〜３０−１０のそれぞれによ
り構成される可変容量ダイオードである。

【００３４】上述した構造および等価回路を有する本実
施例のキャパシタ部２０を最少の容量で使用する場合に
は、図５に示すすべてのスイッチ３８−１〜３８−９を
オフ状態に制御する。このような接続状態にした場合に
は、ほぼ中央に位置するｐｎ接合層３０−５により構成
される可変容量ダイオードＶＣ５のみが有効となるた
め、容量が最少となる。

【００３５】このような接続状態において、次に、スイ
ッチ３８−５をオン状態に切り替える。この切り替え
は、図２に示す制御電極３６−５に所定の電圧を印加す
ることにより行われる。このとき、ＶＣ５とＶＣ６が並
列接続されるため、ＶＣ５のみの容量に比べると大幅に
容量が増すことになる。

【００３６】このようにして、ＶＣ５に近いスイッチを
順にオン状態に切り替えて行くことにより、並列接続さ
れるｐｎ接合層の数が増すことになるため、キャパシタ
を形成する接合面積も階段状に増すことになり、容量も
広範囲にわたって階段状に変化する。

【００３７】また、上述したそれぞれの可変容量ダイオ
ードＶＣ１〜ＶＣ１０は、印加する逆バイアス電圧を可
変に制御することによりそれぞれの容量が連続的に変化
するため、図５に示すように可変の逆バイアス電圧を印
加するとともにスイッチ３８−１〜３８−９の切り替え
を組み合わせることにより、広範囲にわたって連続的に
容量を変えることができる。

【００３８】図６は、本実施例のＬＣ複合素子の全体的
な等価回路を示す図である。図２に詳細構造を示した本
実施例のＬＣ複合素子は、インダクタ導体２４ａの一方
端側がキャパシタ部２０に直列に接続されたものであ
り、図６（Ａ）に示す直列のＬＣ共振回路を形成してい
る。

【００３９】また、これらインダクタ導体２４ａとキャ
パシタ部２０との接続状態を変えることもできる。例え
ば接続電極１２を延長してその延長部分を端子電極とし
て利用するとともに２つの端子電極４０，４２を電気的
に接続して１つの端子電極として使用することにより、
図６（Ｂ）に示す並列ＬＣ共振回路とすることができ
る。

【００４０】このように、本実施例のＬＣ複合素子１０
０は、ｎ−Ｓｉ基板１０ａに長尺形状を有する１０本の
ｐｎ接合層３０−１〜３０−１−を形成し、これらを必
要に応じてスイッチ３８−１〜３８−９により並列接続
するとともに、これらｐｎ接合層３０−１〜３０−１０
のさらに上側に絶縁層２２を挟んでインダクタ導体２４
ａが形成されている。

【００４１】それぞれのｐｎ接合層は長尺形状に形成さ
れているため、インダクタ導体２４ａの磁束により生じ
る渦電流を最少限に抑えることができ、インダクタとし
て機能する場合の動作を妨げることがない。これによ
り、上述したようにｎ−Ｓｉ基板１０ａの同一部分に重
ねてキャパシタ部２０とインダクタ部２４を形成するこ
とが可能となり、素子の小型化を図ることができる。ま
た、ｎ−Ｓｉ基板１０ａ上に形成することが可能である
ため、ＬＳＩ等の一部として形成することもできる。ま
た、ＬＳＩ等の一部として形成しない場合であっても、
ｎ−Ｓｉ基板１０ａ上に複数のＬＣ複合素子１００を形
成しておいて、最後に切り離すことが可能であり、半導
体製造技術を利用して容易に大量生産を行うことができ
る。

【００４２】また、本実施例のＬＣ複合素子１００は、
そのキャパシタ部２０を１０本のｐｎ接合層３０−１〜
３０−１０を必要に応じて並列接続することにより可変
容量ダイオードを構成している。したがって、スイッチ
３８−１〜３８−９のそれぞれを所定の順にオン状態に
切り替えて行くことにより、並列接続されるｐｎ接合層
の数を階段状に切り替えることができ、広範囲にわたっ
てキャパシタ部２０の容量を可変に制御することができ
る。また、それぞれのｐｎ接合層３０に印加する逆バイ
アス電圧を変えることによりそれぞれのｐｎ接合層３０
の容量を連続的に変化させることができるため、上述し
たスイッチの切り替え制御とこの逆バイアス電圧の可変
制御とを組み合わせることにより、広範囲にわたって容
量を連続的に変化させることができる。

【００４３】図７は、本実施例のキャパシタ部２０のス
イッチ切り替えに最適な制御回路の一例を示す図であ
る。図５に等価回路を示した本実施例のキャパシタ部２
０は、接続状態の切り替えを行うスイッチ３８を順に所
定のタイミングで切り替える必要がある。

【００４４】図７に示す回路は、１つの制御電圧Ｖｃ
（＜０）を連続的に変化させることによりその電圧レベ
ルに応じて順にスイッチ３８をオン状態に切り替え制御
するためのものである。同図において、１０個の抵抗５
０〜５９は、制御電圧Ｖｃを分圧するためのものであ
り、それぞれの分圧電圧が９個のスイッチングトランジ
スタ６１〜６９のそれぞれに印加されている。また、そ
れぞれのスイッチングトランジスタ６１〜６９にはプル
ダウン抵抗７１〜７９が接続されており、それぞれのス
イッチングトランジスタがオン状態になったときに外部
に所定の電圧が取り出せるようになっている。

【００４５】上述した回路において、制御電圧Ｖｃが次
第に低下すると（Ｖｃの絶対値が大きくなると）、まず
スイッチングトランジスタ６１のみがオンになる。この
ときプルダウン抵抗７１の一方端の電位が低下するた
め、この一方端側に接続された制御電極３６−５に所定
の電圧が印加され、スイッチ３８−５のみがオン状態に
切り替わる。さらに制御電圧Ｖｃが低下すると、次に２
番目のスイッチングトランジスタ６２もオン状態になる
ため、プルダウン抵抗７２の一方端に接続されたスイッ
チ３８−４もオン状態に切り替わる。このようにして制
御電圧Ｖｃがさらに低下するにつれて、スイッチングト
ランジスタ６３以降が順にオン状態に切り替わり、対応
するスイッチがオン状態となる。

【００４６】したがって、制御電圧Ｖｃを低下させるこ
とにより、ほぼ中央部に位置するｐｎ接合層３０−５と
並列接続されるｐｎ接合層の数が次第に増加することに
なる。しかも、それぞれのｐｎ接合層に印加する逆バイ
アス電圧を変えることにより、並列接続されたｐｎ接合
層が有する容量を広範囲にわたって連続的に変化させる
ことができる。

【００４７】図８は、本実施例の変形例を示す図であ
る。同図に示すＬＣ複合素子は、図２に示したスイッチ
３８−１〜３８−９のそれぞれをｎチャネルＭＯＳスイ
ッチとｐチャネルＭＯＳスイッチとからなるトランスミ
ッションゲートに置き換えた構成を有している。

【００４８】図８に示すように、ｎ−Ｓｉ基板１０ａの
表面近傍の一部にｐウェル８０を形成しておいて、この
ｐウェル８０の一部に１０個のｎ領域８２−１，８２−
２，…が形成されている。そして、隣接するｎ領域に部
分的に重なるように絶縁層２２を挟んで制御電極８４−
１等が形成されており、ｎチャネルＭＯＳトランジスタ
によるスイッチが形成されている。また、上述したｐ領
域３２−１等の一部とｎ領域８２−１等の一部とが接続
電極８６により接続されており、ｎチャネルＭＯＳトラ
ンジスタとｐチャネルＭＯＳトランジスタとからなるト
ランスミッションゲートが形成されている。このよう
に、トランスミッションゲートによってスイッチを構成
することにより、ｐチャネルおよびｎチャネルの一対の
ＭＯＳスイッチにより常に安定したオン抵抗が得られ、
キャパシタ部２０全体としての特性も安定する。

【００４９】図９は、本実施例のさらに他の変形例を示
す図である。同図に示すＬＣ複合素子は、図２に示した
ｎ−Ｓｉ基板１０ａの一部に２つのｐ領域９０，９２を
形成するとともに、これらの間を結ぶように絶縁層２２
を挟んでゲート電極９４を形成している。これら２つの
ｐ領域９０，９２はソースおよびドレインとして機能す
るものであり、これらによってゲート電極９４が長尺形
状を有するＭＯＳトランジスタが形成される。したがっ
て、ゲート電極９４に対向するｎ−Ｓｉ基板１０ａに形
成されるチャネル９６は、ゲート電極９４に印加する電
圧レベルを可変に制御することによりその抵抗値が変更
可能な低抗体として機能する。

【００５０】図９に示す変形例では、インダクタ導体２
４ａに上述したチャネル９４を直列に接続したものであ
り、その等価回路は図６（Ｃ）に示したものとなる。

【００５１】このように、本実施例のＬＣ複合素子は、
ｎ−Ｓｉ基板１０ａを利用して形成されるため、抵抗等
の他の受動素子や能動素子と一体形成することも可能と
なる。

【００５２】なお、本発明は上記各実施例に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。

【００５３】例えば、上述した実施例においては、説明
を簡単にするために１０本の長尺形状を有するｐｎ接合
層を形成する場合を例にとり説明したが、渦電流の発生
を抑えるためには、各ｐｎ接合層の幅を小さくして本数
を増やすようにすることが望ましい。

【００５４】また、上述したＬＣ複合素子１００は、長
尺形状を有するそれぞれのｎ領域３４−１〜３４−１０
の一方端側を接続電極１２により連結するとともに、長
尺形状を有するｐ領域３２−１〜３２−１０の他方端側
をスイッチ３８−１〜３８−９により接続するようにし
たが、ｐ領域側も接続電極により常に連結するようにし
てもよい。この場合には、並列接続されるｐｎ接合層の
数は固定となり、ｎ領域３４およびｐ領域３２のそれぞ
れに印加される逆バイアス電圧を変化させることにより
容量値が可変に制御されるため、その可変範囲は上述し
たＬＣ複合素子１００に比べると狭くなる。ただし、同
一の半導体基板上にキャパシタとインダクタとを重ねて
形成できる点に変わりはなく、素子の小型化やＬＳＩ等
の一部として形成できる点についても変わるところはな
い。また、容量値を変化させる必要がない場合には、ｐ
ｎ接合層に印加する逆バイアス電圧を固定するようにし
てもよい。

【００５５】また、上述したＬＣ複合素子１００は、直
線状に形成された長尺形状のｐｎ接合層３０−１〜３０
−１０のそれぞれをほぼ並行に配置するようにしたが、
長尺形状であってその表面に発生する渦電流を低減可能
なものであれば、例えば長尺形状を有するｐｎ接合層を
Ｌ字型に形成する場合やコの字型に形成する場合あるい
は曲線形状に形成する場合であってもよい。

【００５６】また、本実施例では１つのキャパシタ部２
０とインダクタ部２４とを直列あるいは並列に接続した
共振回路を構成した場合を例にとり説明したが、本発明
はキャパシタ部２０とインダクタ２４とが少なくとも一
部において重なる場合に適用することができる。したが
って、図２に示したｐｎ接合層の数を減らしてこれらｐ
ｎ接合層とインダクタ導体２４ａとが部分的に対応する
場合や、図２の１０本のｐｎ接合層を２つあるいは３つ
のグループに分けてそれぞれで並列接続を行い、それら
複数の並列回路をインダクタ導体２４ａに接続するよう
にしてもよい。また、ｐｎ接合層に重ねて形成されるイ
ンダクタ導体２４ａも２本あるいは複数本を別々に渦巻
き形状に形成するようにしてもよい。

【００５７】また、上述した本実施例では最も簡単な場
合としてＬＣ共振回路を例にとり説明したが、キャパシ
タ部とインダクタ部を組み合わせることにより共振回路
以外を任意に形成することができる。図１１は、共振回
路以外の回路例を示す図である。同図（Ａ）は、図２に
示す接続電極１２の端部を延長して端子電極とすること
によりキャパシタとインダクタとから構成される共振型
のローパスフィルタあるいはハイパスフィルタとした場
合の等価回路である。また、同図（Ｂ）は図２に示す各
ｐｎ接合層に重ねて２つのインダクタ導体を形成すると
ともに、これらをリング状に接続したものである。同様
にして、図１１（Ｃ）〜（Ｆ）は複数のインダクタ導体
を形成し、あるいはこれに加えて並列接続するｐｎ接合
層同士を２分割とすることにより複数のキャパシタある
いはインダクタを重ねて形成したものであり、その接続
方法についてはインダクタ導体あるいは接続電極等の形
状を変えることにより任意に設定することができる。特
に、図２に示すような渦巻き形状の２本のインダクタ導
体２４ａを同心状に形成することにより、磁芯のない空
芯トランスを形成することも可能であるため、図１１
（Ｇ）に示す回路とすることもできる。

【００５８】また、上述した実施例においてはインダク
タ部２４を形成するインダクタ導体２４ａを渦巻き形状
としたが、図１０に示す蛇行形状のインダクタ導体に置
き換えるようにしてもよい。一般に、インダクタ導体は
渦巻き形状とすることにより所定のインダクタンスを有
するインダクタとして機能することになるが、このイン
ダクタンスの値が比較的小さい場合には必ずしも渦巻き
形状に形成する必要はなく、蛇行形状とすることもでき
る。このように蛇行形状にインダクタ導体を形成した場
合には、それぞれの蛇行部分が約１／２ターンのインダ
クタとして機能し、それらを直列接続したインダクタが
形成されることになる。インダクタ導体を蛇行形状とし
た場合は渦巻き形状とした場合に比べてインダクタンス
は小さくなるが、使用する信号の帯域を高周波に限った
場合には図１０に示すような蛇行形状のインダクタ導体
であっても有効に動作することになる。

【００５９】また、上述した実施例は、ｎ型シリコン基
板上に素子を形成する場合を例にとり説明したが、ｐ型
シリコン基板あるいはＧａＡｓ等の他の材料を用いるよ
うにしてもよい。

【００６０】また、上述した実施例では、図５に示すよ
うに、ほぼ中央に位置するｐｎ接合層３０−５から隔た
ったｐｎ接合層を並列接続しようとすると複数のスイッ
チを介して接続を行うことになり接続抵抗が大きくな
る。したがって、ｐ領域３２−５とそれ以外のｐｎ領域
３２−１〜３２−４および３２−６〜３２−１０のそれ
ぞれを個別に接続することができる９個のスイッチを設
けておいて、いずれか１つの（任意の）スイッチをオン
状態にしたときに、対応するｐ領域３２（３２−５を除
く）とｐ領域３２−５とが接続されるようにしてもよ
い。この場合においてｐｎ接合層の並列数を増加させよ
うとすれば、オン状態にするスイッチの数を増やすだけ
であり、この点は図２に示した実施例と変わるところは
ない。

【００６１】

【発明の効果】上述したように請求項１の発明によれ
ば、複数のｐｎ接合層のそれぞれを長尺形状に形成して
いるため、インダクタ導体により生じる磁束によってｐ
ｎ接合層のそれぞれの表面に発生する渦電流を最少限に
抑えることができ、これにより半導体基板上に重ねてキ
ャパシタとインダクタとを形成することができ、素子の
小型化が可能となる。また、半導体基板上に一体成形さ
れるため、ＬＳＩ等の一部として形成することも可能と
なる。

【００６２】また、請求項２の発明によれば、ｐｎ接合
層同士の並列接続を半導体スイッチによって行ってお
り、必要に応じてこの半導体スイッチの接続状態を変え
ることにより並列接続されるｐｎ接合層の数も切り替わ
り、キャパシタの容量を可変に制御することができる。

【００６３】また、請求項３の発明によれば、キャパシ
タを構成する各ｐｎ接合層に印加する逆バイアス電圧を
可変に制御することにより、キャパシタの容量を連続的
に変化させることができる。

【００６４】また、請求項４の発明によれば、インダク
タ導体を渦巻き形状に形成することにより大きなインダ
クタンスを持たせることができ、広い周波数帯域、特に
低周波領域において使用可能なＬＣ複合素子とすること
ができる。

【００６５】また、請求項５の発明によれば、インダク
タ導体を蛇行形状に形成することにより、高周波領域に
おいて使用可能なＬＣ複合素子とすることができる。こ
の場合には、インダクタ導体の両端が外周部に位置する
ことになるため、電極の引き出しや配線等が容易にな
る。

【００６６】また、請求項６の発明によれば、ｐｎ接合
層の並列接続を行う半導体スイッチをＭＯＳトランジス
タにより形成しており、オン状態において方向性を有し
ないことから、特に交流信号が印加されるｐｎ接合層同
士の並列接続に際して好都合な構成とすることができ
る。

【００６７】また、請求項７の発明によれば、半導体ス
イッチをｎチャネルＭＯＳトランジスタとｐチャネルＭ
ＯＳトランジスタとを並列に用いたトランスミッション
ゲートにより形成しており、安定した素子特性を有する
ことになる。

【図面の簡単な説明】

【図１】本発明を適用した一実施例のＬＣ複合素子の概
要を示す図である。

【図２】図１のＬＣ複合素子の詳細構造を示す平面図で
ある。

【図３】図２のＡ−Ａ線拡大断面図である。

【図４】図２のＢ−Ｂ線拡大断面図である。

【図５】キャパシタ部の等価回路を示す図である。

【図６】本実施例のＬＣ複合素子の等価回路を示す図で
ある。

【図７】スイッチの切替制御を行う回路を示す図であ
る。

【図８】本実施例の変形例を示す図である。

【図９】本実施例の他の変形例を示す図である。

【図１０】蛇行形状に形成したインダクタ導体を示す図
である。

【図１１】キャパシタとインダクタとを組み合わせて他
の回路を形成した場合の説明図である。

【符号の説明】

１０ 半導体基板 １２ 接続電極 ２０ キャパシタ部 ２２ 絶縁層 ２４ インダクタ部 ３０ ｐｎ接合層 ３２ ｐ領域 ３４ ｎ領域 ３６ 制御電極 ３８ スイッチ ４０，４２ 端子電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に形成されており、逆バイア
   ス電圧を印加したときに所定の容量を有するキャパシタ
   として機能する長尺形状の複数のｐｎ接合層と、 前記ｐｎ接合層に対応する位置であって、前記半導体基
   板上に絶縁層を挟んで形成されるインダクタ導体と、 前記ｐｎ接合層同士を並列接続する連結部と、 を備え、前記長尺形状の複数のｐｎ接合層はほぼ並行に配置さ
   れ、 前記半導体基板上にキャパシタとインダクタとを重ねて
   形成することを特徴とするＬＣ複合素子。
2. 【請求項２】 請求項１において、 前記連結部に代えて、接続をオン状態にすることにより
   前記ｐｎ接合層同士を並列接続する複数の半導体スイッ
   チを含んでおり、これら半導体スイッチのそれぞれの接
   続状態を順に切り替えることにより、並列接続する前記
   ｐｎ接合層の数を切り替えて、これらのｐｎ接合層によ
   り形成される容量を可変に制御することを特徴とするＬ
   Ｃ複合素子。
3. 【請求項３】 請求項１または２において、 前記ｐｎ接合層に可変の逆バイアス電圧を印加すること
   により、前記ｐｎ接合層のそれぞれが有する容量を可変
   に制御することを特徴とするＬＣ複合素子。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記インダクタ導体は渦巻き形状であることを特徴とす
   るＬＣ複合素子。
5. 【請求項５】 請求項１〜３のいずれかにおいて、 前記インダクタ導体は蛇行形状であることを特徴とする
   ＬＣ複合素子。
6. 【請求項６】 請求項２〜５のいずれかにおいて、 前記半導体スイッチは、ＭＯＳトランジスタにより形成
   することを特徴とするＬＣ複合素子。
7. 【請求項７】 請求項２〜５のいずれかにおいて、 前記半導体スイッチは、ｎチャネルＭＯＳトランジスタ
   とｐチャネルＭＯＳトランジスタとを並列に用いたトラ
   ンスミッションゲートにより形成することを特徴とする
   ＬＣ複合素子。