JP3450408B2 - Lc複合素子 - Google Patents
Lc複合素子Info
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- JP3450408B2 JP3450408B2 JP04642894A JP4642894A JP3450408B2 JP 3450408 B2 JP3450408 B2 JP 3450408B2 JP 04642894 A JP04642894 A JP 04642894A JP 4642894 A JP4642894 A JP 4642894A JP 3450408 B2 JP3450408 B2 JP 3450408B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体基板上に少なく
ともコイルとコンデンサとを形成したLC複合素子に関
する。
ともコイルとコンデンサとを形成したLC複合素子に関
する。
【0002】
【従来の技術】従来から、絶縁基板の両面に対向した2
つの電極を設けてコンデンサを形成するとともに、この
絶縁基板の両面にスパイラル状の電極を形成し、これら
2つのスパイラル状の電極の内側端部同士を絶縁基板を
貫通させて接続することによりコイルを形成したLC複
合部品が知られている。
つの電極を設けてコンデンサを形成するとともに、この
絶縁基板の両面にスパイラル状の電極を形成し、これら
2つのスパイラル状の電極の内側端部同士を絶縁基板を
貫通させて接続することによりコイルを形成したLC複
合部品が知られている。
【0003】このような従来のLC複合部品において
は、誘電体となる絶縁基板としてセラミック,プラスチ
ック,マイカ等の材料が使用され、印刷工程により絶縁
基板の両面に対向配置した電極を形成している。
は、誘電体となる絶縁基板としてセラミック,プラスチ
ック,マイカ等の材料が使用され、印刷工程により絶縁
基板の両面に対向配置した電極を形成している。
【0004】
【発明が解決しようとする課題】ところで、上述した従
来のLC複合部品は、絶縁基板上にコンデンサとコイル
とを隣接して配置したものであり、コンデンサを形成す
る電極とコイルを形成するスパイラル状の電極とを重ね
て形成できないため、小型化が難しいという問題があっ
た。例えば、スパイラル状電極に重ねてコンデンサの電
極を配置すると、このスパイラル状電極によって発生す
る磁束が妨げられるため、このスパイラル状電極がコイ
ルとして機能しなくなってしまう。このため、コイルと
ともに大きな容量を有するコンデンサを形成しようとす
ると、それらを別々に形成したものを接続してLC複合
部品とする必要があった。
来のLC複合部品は、絶縁基板上にコンデンサとコイル
とを隣接して配置したものであり、コンデンサを形成す
る電極とコイルを形成するスパイラル状の電極とを重ね
て形成できないため、小型化が難しいという問題があっ
た。例えば、スパイラル状電極に重ねてコンデンサの電
極を配置すると、このスパイラル状電極によって発生す
る磁束が妨げられるため、このスパイラル状電極がコイ
ルとして機能しなくなってしまう。このため、コイルと
ともに大きな容量を有するコンデンサを形成しようとす
ると、それらを別々に形成したものを接続してLC複合
部品とする必要があった。
【0005】また、上述した従来のLC複合部品は、絶
縁基板を挟んで電極を対向配置することにより形成され
るため、LSI等の一部として形成することは困難であ
った。したがって、このLC複合部品を用いた場合に
は、LSI等との間で別に配線を行う必要があり、配線
等の手間がかかるという問題があった。
縁基板を挟んで電極を対向配置することにより形成され
るため、LSI等の一部として形成することは困難であ
った。したがって、このLC複合部品を用いた場合に
は、LSI等との間で別に配線を行う必要があり、配線
等の手間がかかるという問題があった。
【0006】そこで、本発明はこのような点に鑑みて創
作されたものであり、小型化が可能であり、しかもLS
I等の一部として形成することができるLC複合素子を
提供することを目的とする。
作されたものであり、小型化が可能であり、しかもLS
I等の一部として形成することができるLC複合素子を
提供することを目的とする。
【0007】
【課題を解決するための手段】上述した課題を解決する
ために、請求項1のLC複合素子は、半導体基板に形成
されており、逆バイアス電圧を印加したときに所定の容
量を有するキャパシタとして機能する長尺形状の複数の
pn接合層と、前記pn接合層に対応する位置であっ
て、前記半導体基板上に絶縁層を挟んで形成されるイン
ダクタ導体と、前記pn接合層同士を並列接続する連結
部と、を備え、前記半導体基板上にキャパシタとインダ
クタとを重ねて形成することを特徴とする。
ために、請求項1のLC複合素子は、半導体基板に形成
されており、逆バイアス電圧を印加したときに所定の容
量を有するキャパシタとして機能する長尺形状の複数の
pn接合層と、前記pn接合層に対応する位置であっ
て、前記半導体基板上に絶縁層を挟んで形成されるイン
ダクタ導体と、前記pn接合層同士を並列接続する連結
部と、を備え、前記半導体基板上にキャパシタとインダ
クタとを重ねて形成することを特徴とする。
【0008】請求項2の複合素子は、請求項1のLC複
合素子において、前記連結部に代えて、接続をオン状態
にすることにより前記pn接合層同士を並列接続する複
数の半導体スイッチを含んでおり、これら半導体スイッ
チのそれぞれの接続状態を順に切り替えることにより、
並列接続する前記pn接合層の数を切り替えて、これら
のpn接合層により形成される容量を可変に制御するこ
とを特徴とする。
合素子において、前記連結部に代えて、接続をオン状態
にすることにより前記pn接合層同士を並列接続する複
数の半導体スイッチを含んでおり、これら半導体スイッ
チのそれぞれの接続状態を順に切り替えることにより、
並列接続する前記pn接合層の数を切り替えて、これら
のpn接合層により形成される容量を可変に制御するこ
とを特徴とする。
【0009】請求項3のLC複合素子は、請求項1また
は2のLC複合素子において、前記pn接合層に可変の
逆バイアス電圧を印加することにより、前記pn接合層
のそれぞれが有する容量を可変に制御することを特徴と
する。
は2のLC複合素子において、前記pn接合層に可変の
逆バイアス電圧を印加することにより、前記pn接合層
のそれぞれが有する容量を可変に制御することを特徴と
する。
【0010】請求項4のLC複合素子は、請求項1〜3
のいずれかのLC複合素子において、前記インダクタ導
体は渦巻き形状であることを特徴とする。
のいずれかのLC複合素子において、前記インダクタ導
体は渦巻き形状であることを特徴とする。
【0011】請求項5のLC素子は、請求項1〜3のい
ずれかのLC複合素子において、前記インダクタ導体は
蛇行形状であることを特徴とする。
ずれかのLC複合素子において、前記インダクタ導体は
蛇行形状であることを特徴とする。
【0012】請求項6のLC素子は、請求項2〜5のい
ずれかのLC複合素子において、前記半導体スイッチ
は、MOSトランジスタにより形成することを特徴とす
る。
ずれかのLC複合素子において、前記半導体スイッチ
は、MOSトランジスタにより形成することを特徴とす
る。
【0013】請求項7のLC複合素子は、請求項2〜5
のいずれかのLC複合素子において、前記半導体スイッ
チは、nチャネルMOSトランジスタとpチャネルMO
Sトランジスタとを並列に用いたトランスミッションゲ
ートにより形成することを特徴とする。
のいずれかのLC複合素子において、前記半導体スイッ
チは、nチャネルMOSトランジスタとpチャネルMO
Sトランジスタとを並列に用いたトランスミッションゲ
ートにより形成することを特徴とする。
【0014】
【作用】請求項1の発明は、半導体基板に形成した長尺
形状の複数のpn接合層の上にインダクタ導体を重ねる
ことによりLC複合素子が形成されている。一般には、
インダクタ導体に接近させて電極板等を形成した場合に
は、電極板等の表面に発生する渦電流によりインダクタ
導体によって発生した磁束が妨げられるため、このイン
ダクタ導体がコイルとして機能しなくなる。ところが、
本発明のpn接合層は長尺形状に形成されていて連結部
により並列接続されているため、これらのp領域あるい
はn領域表面に発生する渦電流を最少限に抑えることが
でき、インダクタ導体もコイルとして機能することがで
きる。このため、キャパシタとして機能するpn接合層
とインダクタ導体とを半導体基板に重ねて形成すること
ができ、素子の小型化が可能となる。
形状の複数のpn接合層の上にインダクタ導体を重ねる
ことによりLC複合素子が形成されている。一般には、
インダクタ導体に接近させて電極板等を形成した場合に
は、電極板等の表面に発生する渦電流によりインダクタ
導体によって発生した磁束が妨げられるため、このイン
ダクタ導体がコイルとして機能しなくなる。ところが、
本発明のpn接合層は長尺形状に形成されていて連結部
により並列接続されているため、これらのp領域あるい
はn領域表面に発生する渦電流を最少限に抑えることが
でき、インダクタ導体もコイルとして機能することがで
きる。このため、キャパシタとして機能するpn接合層
とインダクタ導体とを半導体基板に重ねて形成すること
ができ、素子の小型化が可能となる。
【0015】また、これらpn接合層およびインダクタ
導体が半導体基板内あるいはその表面に形成されるた
め、LSI等の一部として形成することも可能となる。
導体が半導体基板内あるいはその表面に形成されるた
め、LSI等の一部として形成することも可能となる。
【0016】また、請求項2の発明は、上述した複数の
pn層は連結部によって並列接続されているものである
が、この接続を複数の半導体スイッチを用いて行ってい
る。したがって、これら半導体スイッチの接続状態を順
に切り替えることにより、並列接続されるpn接合層の
数が切り替わり、インダクタ導体とともに形成されたキ
ャパシタの容量を可変に制御することが可能となる。
pn層は連結部によって並列接続されているものである
が、この接続を複数の半導体スイッチを用いて行ってい
る。したがって、これら半導体スイッチの接続状態を順
に切り替えることにより、並列接続されるpn接合層の
数が切り替わり、インダクタ導体とともに形成されたキ
ャパシタの容量を可変に制御することが可能となる。
【0017】また、請求項3の発明は、上述したpn接
合層に印加する逆バイアス電圧を可変にしたものであ
り、これにより各pn接合層のそれぞれが可変容量ダイ
オードとして機能するため、並列接続されたpn接合層
により形成されるキャパシタの容量を連続的に変化させ
ることができる。特に、上述した半導体スイッチの切り
替え制御と組み合わせることにより、広範囲にわたって
容量を連続的に変化させることができる。
合層に印加する逆バイアス電圧を可変にしたものであ
り、これにより各pn接合層のそれぞれが可変容量ダイ
オードとして機能するため、並列接続されたpn接合層
により形成されるキャパシタの容量を連続的に変化させ
ることができる。特に、上述した半導体スイッチの切り
替え制御と組み合わせることにより、広範囲にわたって
容量を連続的に変化させることができる。
【0018】また、請求項4の発明は、上述したインダ
クタ導体の形状を渦巻き形状とすることにより、インダ
クタ導体により発生する磁束を有効に使用するものであ
る。一般には導体をコイル状に巻き回すことにより大き
なインダクタンスを有するインダクタが形成されるもの
であり、したがって上述したインダクタ導体を渦巻き形
状とすることにより大きなインダクタンスを持たせるこ
とができ、広い周波数帯域において使用可能なLC複合
素子を形成することができる。
クタ導体の形状を渦巻き形状とすることにより、インダ
クタ導体により発生する磁束を有効に使用するものであ
る。一般には導体をコイル状に巻き回すことにより大き
なインダクタンスを有するインダクタが形成されるもの
であり、したがって上述したインダクタ導体を渦巻き形
状とすることにより大きなインダクタンスを持たせるこ
とができ、広い周波数帯域において使用可能なLC複合
素子を形成することができる。
【0019】これに対し、請求項5の発明は、上述した
インダクタ導体を蛇行形状としたものである。上述した
ように、一般にはインダクタ導体をコイル状に巻き回す
ことによりインダクタが形成されるが、高周波帯域にお
いて使用する場合には、小さなインダクタンスで足りる
ため、蛇行形状とすることもできる。このようにインダ
クタ導体を蛇行形状とすることにより、その両端部が外
周部に位置することになるため、電極の引き出しや配線
が容易になる。
インダクタ導体を蛇行形状としたものである。上述した
ように、一般にはインダクタ導体をコイル状に巻き回す
ことによりインダクタが形成されるが、高周波帯域にお
いて使用する場合には、小さなインダクタンスで足りる
ため、蛇行形状とすることもできる。このようにインダ
クタ導体を蛇行形状とすることにより、その両端部が外
周部に位置することになるため、電極の引き出しや配線
が容易になる。
【0020】また、請求項6の発明は、上述した半導体
スイッチをMOSトランジスタにより形成している。す
なわち、MOSトランジスタによってスイッチを構成し
た場合には、オン状態において方向性を有しないことか
ら、特に交流信号が印加されるpn接合層同士の並列接
続に際して好都合である。並列接続されたpn接合層は
キャパシタとして機能するものであり、これらのp領域
あるいはn領域を介して充放電が繰り返されるため、方
向性のあるスイッチ、例えばバイポーラトランジスタを
用いたスイッチ等を用いた場合には、並列接続されたp
領域同士あるいはn領域同士間におけるキャリアの移動
が妨げられるため、動作に支障を来すことになる。とこ
ろがMOSトランジスタのスイッチではこのような弊害
がない。
スイッチをMOSトランジスタにより形成している。す
なわち、MOSトランジスタによってスイッチを構成し
た場合には、オン状態において方向性を有しないことか
ら、特に交流信号が印加されるpn接合層同士の並列接
続に際して好都合である。並列接続されたpn接合層は
キャパシタとして機能するものであり、これらのp領域
あるいはn領域を介して充放電が繰り返されるため、方
向性のあるスイッチ、例えばバイポーラトランジスタを
用いたスイッチ等を用いた場合には、並列接続されたp
領域同士あるいはn領域同士間におけるキャリアの移動
が妨げられるため、動作に支障を来すことになる。とこ
ろがMOSトランジスタのスイッチではこのような弊害
がない。
【0021】また、請求項7の発明は、上述した半導体
スイッチをさらに限定し、nチャネルMOSトランジス
タと、pチャネルMOSトランジスタとを並列に用いた
トランスミッションゲートにより形成している。したが
って、pn接合層によって形成されるキャパシタにどの
ような電圧レベルの信号が入力された場合であっても半
導体スイッチのオン抵抗がほぼ等しくなるため、安定し
た素子特性を持たせることができる。
スイッチをさらに限定し、nチャネルMOSトランジス
タと、pチャネルMOSトランジスタとを並列に用いた
トランスミッションゲートにより形成している。したが
って、pn接合層によって形成されるキャパシタにどの
ような電圧レベルの信号が入力された場合であっても半
導体スイッチのオン抵抗がほぼ等しくなるため、安定し
た素子特性を持たせることができる。
【0022】
【実施例】以下、本発明を適用した一実施例のLC複合
素子について、図面を参照しながら具体的に説明する。
素子について、図面を参照しながら具体的に説明する。
【0023】図1は、本発明を適用した一実施例のLC
複合素子の概要を示す図である。
複合素子の概要を示す図である。
【0024】同図に示すように、本実施例のLC複合素
子100は、半導体基板10の表面側に形成されたキャ
パシタ部20と、このキャパシタ部20のさらに上側に
絶縁層22を介して形成されたインダクタ部24とを含
んで構成されている。
子100は、半導体基板10の表面側に形成されたキャ
パシタ部20と、このキャパシタ部20のさらに上側に
絶縁層22を介して形成されたインダクタ部24とを含
んで構成されている。
【0025】キャパシタ部20は、長尺形状を有する複
数のpn接合層により構成されている。また、インダク
タ部24は絶縁層22の表面に印刷技術等により形成さ
れた金属あるいはポリシリコン等の導電性薄膜からなっ
ており、渦巻き形状を有している。これらの詳細につい
て以下に説明する。
数のpn接合層により構成されている。また、インダク
タ部24は絶縁層22の表面に印刷技術等により形成さ
れた金属あるいはポリシリコン等の導電性薄膜からなっ
ており、渦巻き形状を有している。これらの詳細につい
て以下に説明する。
【0026】図2は、本実施例のLC複合素子100の
詳細構造を示す平面図である。また、図3は図2に示し
たLC複合素子のA−A線拡大断面図、図4は図2のB
−B線拡大断面図である。
詳細構造を示す平面図である。また、図3は図2に示し
たLC複合素子のA−A線拡大断面図、図4は図2のB
−B線拡大断面図である。
【0027】これらの図に示すよう、本実施例のLC複
合素子100は、ほぼ同一構造を有する長尺形状の10
本のpn接合層30−1〜30−10を有しており、こ
のうちのp領域同士を必要に応じてMOSトランジスタ
のスイッチ38−1〜38〜9により接続することによ
り、キャパシタを形成するpn接合の面積を階段状に変
化させるものである。なお、10本のpn接合層30−
1〜30−10のそれぞれはほぼ同一形状を有している
ため、その中の1つについて詳細な説明を行い、相違点
についてはその都度説明するものとする。
合素子100は、ほぼ同一構造を有する長尺形状の10
本のpn接合層30−1〜30−10を有しており、こ
のうちのp領域同士を必要に応じてMOSトランジスタ
のスイッチ38−1〜38〜9により接続することによ
り、キャパシタを形成するpn接合の面積を階段状に変
化させるものである。なお、10本のpn接合層30−
1〜30−10のそれぞれはほぼ同一形状を有している
ため、その中の1つについて詳細な説明を行い、相違点
についてはその都度説明するものとする。
【0028】pn接合層30−1は、p領域32−1と
n領域34−1とにより形成されている。ここで、長尺
形状を有するp領域32−1は半導体基板10、具体的
にはn型シリコン基板(n−Si基板)10aの表面近
傍に形成されており、そのさらに一部には長尺形状を有
するn領域34−1が形成されている。これらのp領域
32−1とn領域34−1とによってpn接合層30−
1が形成されており、このpn接合層30−1に可変の
逆バイアス電圧を印加することにより容量が変更可能な
可変容量ダイオードとして機能する。
n領域34−1とにより形成されている。ここで、長尺
形状を有するp領域32−1は半導体基板10、具体的
にはn型シリコン基板(n−Si基板)10aの表面近
傍に形成されており、そのさらに一部には長尺形状を有
するn領域34−1が形成されている。これらのp領域
32−1とn領域34−1とによってpn接合層30−
1が形成されており、このpn接合層30−1に可変の
逆バイアス電圧を印加することにより容量が変更可能な
可変容量ダイオードとして機能する。
【0029】このような構造を有する10本のpn接合
層30−1〜30−10は、長尺形状を有する10本の
n領域34−1〜34−10のそれぞれの一方端が接続
電極12により電気的に接続されている。そして、長尺
形状を有するp領域32−1〜32−10の反対側一方
端をスイッチ38−1〜38−9により電気的に接続す
ることによりpn接合層同士の並列接続を行うようにな
っている。
層30−1〜30−10は、長尺形状を有する10本の
n領域34−1〜34−10のそれぞれの一方端が接続
電極12により電気的に接続されている。そして、長尺
形状を有するp領域32−1〜32−10の反対側一方
端をスイッチ38−1〜38−9により電気的に接続す
ることによりpn接合層同士の並列接続を行うようにな
っている。
【0030】なお、必ずしも接続電極12をn領域34
の一方端側に設けたり、この接続電極12とスイッチ3
8−1〜38−10とをpn接合層30の両端近傍の隔
たった位置に設ける必要はない。例えば、図2に示すイ
ンダクタ導体24aの各周回部分の合間に接続電極12
を設けたり、接続電極12とスイッチ38とをほぼ同一
位置に隣接させて設けたりする場合であってもよい。接
続電極12をインダクタ導体24aの合間に設けること
によりn−Si基板10aの有効利用が可能となる。
の一方端側に設けたり、この接続電極12とスイッチ3
8−1〜38−10とをpn接合層30の両端近傍の隔
たった位置に設ける必要はない。例えば、図2に示すイ
ンダクタ導体24aの各周回部分の合間に接続電極12
を設けたり、接続電極12とスイッチ38とをほぼ同一
位置に隣接させて設けたりする場合であってもよい。接
続電極12をインダクタ導体24aの合間に設けること
によりn−Si基板10aの有効利用が可能となる。
【0031】スイッチ38−1は隣接する2つのp領域
32−1と32−2のそれぞれの一方端の一部に、絶縁
層22を挟んで制御電極36−1を重ねて配置すること
により形成されている。すなわち、このスイッチ38−
1はMOS構造を有するスイッチであり、制御電極36
−1がゲート電極に、p領域32−1および32−2の
それぞれの一方端部分がソースおよびドレインに相当し
ており、制御電極36−1に所定の電圧を印加すること
により、対応するp領域32−1と32−2の間にチャ
ネルが形成され、このチャネルによって電気的な接続が
行われるようになっている。このようにして、隣接する
2本のp領域同士と、それらの一部に部分的に重なるよ
うにそれらの間に配置された制御電極とによってスイッ
チ38−1〜38−9のそれぞれが構成されており、隣
接するスイッチの接続を順にオン状態に切り替えること
により、並列接続されるpn層の数を切り替えることが
できる。
32−1と32−2のそれぞれの一方端の一部に、絶縁
層22を挟んで制御電極36−1を重ねて配置すること
により形成されている。すなわち、このスイッチ38−
1はMOS構造を有するスイッチであり、制御電極36
−1がゲート電極に、p領域32−1および32−2の
それぞれの一方端部分がソースおよびドレインに相当し
ており、制御電極36−1に所定の電圧を印加すること
により、対応するp領域32−1と32−2の間にチャ
ネルが形成され、このチャネルによって電気的な接続が
行われるようになっている。このようにして、隣接する
2本のp領域同士と、それらの一部に部分的に重なるよ
うにそれらの間に配置された制御電極とによってスイッ
チ38−1〜38−9のそれぞれが構成されており、隣
接するスイッチの接続を順にオン状態に切り替えること
により、並列接続されるpn層の数を切り替えることが
できる。
【0032】また、ほぼ中央に位置するpn接合層30
−5のp領域32−5の一方端が外部に延長されてお
り、この延長部分に端子電極40が接続されている。一
方、このpn接合層30−5のn領域34−5のほぼ中
央部分がインダクタ部24を形成するインダクタ導体2
4aの一方端(内周側端部)に電気的に接続されてい
る。なお、このインダクタ導体24aの他方端(外周側
端部)は端子電極42として機能する。
−5のp領域32−5の一方端が外部に延長されてお
り、この延長部分に端子電極40が接続されている。一
方、このpn接合層30−5のn領域34−5のほぼ中
央部分がインダクタ部24を形成するインダクタ導体2
4aの一方端(内周側端部)に電気的に接続されてい
る。なお、このインダクタ導体24aの他方端(外周側
端部)は端子電極42として機能する。
【0033】図5は、上述したキャパシタ部20の等価
回路を示す図である。同図において、VC1はpn接合
層30−1により構成される可変容量ダイオード(バリ
キャップ)である。同様に、VC2〜VC10のそれぞ
れは、pn接合層30−2〜30−10のそれぞれによ
り構成される可変容量ダイオードである。
回路を示す図である。同図において、VC1はpn接合
層30−1により構成される可変容量ダイオード(バリ
キャップ)である。同様に、VC2〜VC10のそれぞ
れは、pn接合層30−2〜30−10のそれぞれによ
り構成される可変容量ダイオードである。
【0034】上述した構造および等価回路を有する本実
施例のキャパシタ部20を最少の容量で使用する場合に
は、図5に示すすべてのスイッチ38−1〜38−9を
オフ状態に制御する。このような接続状態にした場合に
は、ほぼ中央に位置するpn接合層30−5により構成
される可変容量ダイオードVC5のみが有効となるた
め、容量が最少となる。
施例のキャパシタ部20を最少の容量で使用する場合に
は、図5に示すすべてのスイッチ38−1〜38−9を
オフ状態に制御する。このような接続状態にした場合に
は、ほぼ中央に位置するpn接合層30−5により構成
される可変容量ダイオードVC5のみが有効となるた
め、容量が最少となる。
【0035】このような接続状態において、次に、スイ
ッチ38−5をオン状態に切り替える。この切り替え
は、図2に示す制御電極36−5に所定の電圧を印加す
ることにより行われる。このとき、VC5とVC6が並
列接続されるため、VC5のみの容量に比べると大幅に
容量が増すことになる。
ッチ38−5をオン状態に切り替える。この切り替え
は、図2に示す制御電極36−5に所定の電圧を印加す
ることにより行われる。このとき、VC5とVC6が並
列接続されるため、VC5のみの容量に比べると大幅に
容量が増すことになる。
【0036】このようにして、VC5に近いスイッチを
順にオン状態に切り替えて行くことにより、並列接続さ
れるpn接合層の数が増すことになるため、キャパシタ
を形成する接合面積も階段状に増すことになり、容量も
広範囲にわたって階段状に変化する。
順にオン状態に切り替えて行くことにより、並列接続さ
れるpn接合層の数が増すことになるため、キャパシタ
を形成する接合面積も階段状に増すことになり、容量も
広範囲にわたって階段状に変化する。
【0037】また、上述したそれぞれの可変容量ダイオ
ードVC1〜VC10は、印加する逆バイアス電圧を可
変に制御することによりそれぞれの容量が連続的に変化
するため、図5に示すように可変の逆バイアス電圧を印
加するとともにスイッチ38−1〜38−9の切り替え
を組み合わせることにより、広範囲にわたって連続的に
容量を変えることができる。
ードVC1〜VC10は、印加する逆バイアス電圧を可
変に制御することによりそれぞれの容量が連続的に変化
するため、図5に示すように可変の逆バイアス電圧を印
加するとともにスイッチ38−1〜38−9の切り替え
を組み合わせることにより、広範囲にわたって連続的に
容量を変えることができる。
【0038】図6は、本実施例のLC複合素子の全体的
な等価回路を示す図である。図2に詳細構造を示した本
実施例のLC複合素子は、インダクタ導体24aの一方
端側がキャパシタ部20に直列に接続されたものであ
り、図6(A)に示す直列のLC共振回路を形成してい
る。
な等価回路を示す図である。図2に詳細構造を示した本
実施例のLC複合素子は、インダクタ導体24aの一方
端側がキャパシタ部20に直列に接続されたものであ
り、図6(A)に示す直列のLC共振回路を形成してい
る。
【0039】また、これらインダクタ導体24aとキャ
パシタ部20との接続状態を変えることもできる。例え
ば接続電極12を延長してその延長部分を端子電極とし
て利用するとともに2つの端子電極40,42を電気的
に接続して1つの端子電極として使用することにより、
図6(B)に示す並列LC共振回路とすることができ
る。
パシタ部20との接続状態を変えることもできる。例え
ば接続電極12を延長してその延長部分を端子電極とし
て利用するとともに2つの端子電極40,42を電気的
に接続して1つの端子電極として使用することにより、
図6(B)に示す並列LC共振回路とすることができ
る。
【0040】このように、本実施例のLC複合素子10
0は、n−Si基板10aに長尺形状を有する10本の
pn接合層30−1〜30−1−を形成し、これらを必
要に応じてスイッチ38−1〜38−9により並列接続
するとともに、これらpn接合層30−1〜30−10
のさらに上側に絶縁層22を挟んでインダクタ導体24
aが形成されている。
0は、n−Si基板10aに長尺形状を有する10本の
pn接合層30−1〜30−1−を形成し、これらを必
要に応じてスイッチ38−1〜38−9により並列接続
するとともに、これらpn接合層30−1〜30−10
のさらに上側に絶縁層22を挟んでインダクタ導体24
aが形成されている。
【0041】それぞれのpn接合層は長尺形状に形成さ
れているため、インダクタ導体24aの磁束により生じ
る渦電流を最少限に抑えることができ、インダクタとし
て機能する場合の動作を妨げることがない。これによ
り、上述したようにn−Si基板10aの同一部分に重
ねてキャパシタ部20とインダクタ部24を形成するこ
とが可能となり、素子の小型化を図ることができる。ま
た、n−Si基板10a上に形成することが可能である
ため、LSI等の一部として形成することもできる。ま
た、LSI等の一部として形成しない場合であっても、
n−Si基板10a上に複数のLC複合素子100を形
成しておいて、最後に切り離すことが可能であり、半導
体製造技術を利用して容易に大量生産を行うことができ
る。
れているため、インダクタ導体24aの磁束により生じ
る渦電流を最少限に抑えることができ、インダクタとし
て機能する場合の動作を妨げることがない。これによ
り、上述したようにn−Si基板10aの同一部分に重
ねてキャパシタ部20とインダクタ部24を形成するこ
とが可能となり、素子の小型化を図ることができる。ま
た、n−Si基板10a上に形成することが可能である
ため、LSI等の一部として形成することもできる。ま
た、LSI等の一部として形成しない場合であっても、
n−Si基板10a上に複数のLC複合素子100を形
成しておいて、最後に切り離すことが可能であり、半導
体製造技術を利用して容易に大量生産を行うことができ
る。
【0042】また、本実施例のLC複合素子100は、
そのキャパシタ部20を10本のpn接合層30−1〜
30−10を必要に応じて並列接続することにより可変
容量ダイオードを構成している。したがって、スイッチ
38−1〜38−9のそれぞれを所定の順にオン状態に
切り替えて行くことにより、並列接続されるpn接合層
の数を階段状に切り替えることができ、広範囲にわたっ
てキャパシタ部20の容量を可変に制御することができ
る。また、それぞれのpn接合層30に印加する逆バイ
アス電圧を変えることによりそれぞれのpn接合層30
の容量を連続的に変化させることができるため、上述し
たスイッチの切り替え制御とこの逆バイアス電圧の可変
制御とを組み合わせることにより、広範囲にわたって容
量を連続的に変化させることができる。
そのキャパシタ部20を10本のpn接合層30−1〜
30−10を必要に応じて並列接続することにより可変
容量ダイオードを構成している。したがって、スイッチ
38−1〜38−9のそれぞれを所定の順にオン状態に
切り替えて行くことにより、並列接続されるpn接合層
の数を階段状に切り替えることができ、広範囲にわたっ
てキャパシタ部20の容量を可変に制御することができ
る。また、それぞれのpn接合層30に印加する逆バイ
アス電圧を変えることによりそれぞれのpn接合層30
の容量を連続的に変化させることができるため、上述し
たスイッチの切り替え制御とこの逆バイアス電圧の可変
制御とを組み合わせることにより、広範囲にわたって容
量を連続的に変化させることができる。
【0043】図7は、本実施例のキャパシタ部20のス
イッチ切り替えに最適な制御回路の一例を示す図であ
る。図5に等価回路を示した本実施例のキャパシタ部2
0は、接続状態の切り替えを行うスイッチ38を順に所
定のタイミングで切り替える必要がある。
イッチ切り替えに最適な制御回路の一例を示す図であ
る。図5に等価回路を示した本実施例のキャパシタ部2
0は、接続状態の切り替えを行うスイッチ38を順に所
定のタイミングで切り替える必要がある。
【0044】図7に示す回路は、1つの制御電圧Vc
(<0)を連続的に変化させることによりその電圧レベ
ルに応じて順にスイッチ38をオン状態に切り替え制御
するためのものである。同図において、10個の抵抗5
0〜59は、制御電圧Vcを分圧するためのものであ
り、それぞれの分圧電圧が9個のスイッチングトランジ
スタ61〜69のそれぞれに印加されている。また、そ
れぞれのスイッチングトランジスタ61〜69にはプル
ダウン抵抗71〜79が接続されており、それぞれのス
イッチングトランジスタがオン状態になったときに外部
に所定の電圧が取り出せるようになっている。
(<0)を連続的に変化させることによりその電圧レベ
ルに応じて順にスイッチ38をオン状態に切り替え制御
するためのものである。同図において、10個の抵抗5
0〜59は、制御電圧Vcを分圧するためのものであ
り、それぞれの分圧電圧が9個のスイッチングトランジ
スタ61〜69のそれぞれに印加されている。また、そ
れぞれのスイッチングトランジスタ61〜69にはプル
ダウン抵抗71〜79が接続されており、それぞれのス
イッチングトランジスタがオン状態になったときに外部
に所定の電圧が取り出せるようになっている。
【0045】上述した回路において、制御電圧Vcが次
第に低下すると(Vcの絶対値が大きくなると)、まず
スイッチングトランジスタ61のみがオンになる。この
ときプルダウン抵抗71の一方端の電位が低下するた
め、この一方端側に接続された制御電極36−5に所定
の電圧が印加され、スイッチ38−5のみがオン状態に
切り替わる。さらに制御電圧Vcが低下すると、次に2
番目のスイッチングトランジスタ62もオン状態になる
ため、プルダウン抵抗72の一方端に接続されたスイッ
チ38−4もオン状態に切り替わる。このようにして制
御電圧Vcがさらに低下するにつれて、スイッチングト
ランジスタ63以降が順にオン状態に切り替わり、対応
するスイッチがオン状態となる。
第に低下すると(Vcの絶対値が大きくなると)、まず
スイッチングトランジスタ61のみがオンになる。この
ときプルダウン抵抗71の一方端の電位が低下するた
め、この一方端側に接続された制御電極36−5に所定
の電圧が印加され、スイッチ38−5のみがオン状態に
切り替わる。さらに制御電圧Vcが低下すると、次に2
番目のスイッチングトランジスタ62もオン状態になる
ため、プルダウン抵抗72の一方端に接続されたスイッ
チ38−4もオン状態に切り替わる。このようにして制
御電圧Vcがさらに低下するにつれて、スイッチングト
ランジスタ63以降が順にオン状態に切り替わり、対応
するスイッチがオン状態となる。
【0046】したがって、制御電圧Vcを低下させるこ
とにより、ほぼ中央部に位置するpn接合層30−5と
並列接続されるpn接合層の数が次第に増加することに
なる。しかも、それぞれのpn接合層に印加する逆バイ
アス電圧を変えることにより、並列接続されたpn接合
層が有する容量を広範囲にわたって連続的に変化させる
ことができる。
とにより、ほぼ中央部に位置するpn接合層30−5と
並列接続されるpn接合層の数が次第に増加することに
なる。しかも、それぞれのpn接合層に印加する逆バイ
アス電圧を変えることにより、並列接続されたpn接合
層が有する容量を広範囲にわたって連続的に変化させる
ことができる。
【0047】図8は、本実施例の変形例を示す図であ
る。同図に示すLC複合素子は、図2に示したスイッチ
38−1〜38−9のそれぞれをnチャネルMOSスイ
ッチとpチャネルMOSスイッチとからなるトランスミ
ッションゲートに置き換えた構成を有している。
る。同図に示すLC複合素子は、図2に示したスイッチ
38−1〜38−9のそれぞれをnチャネルMOSスイ
ッチとpチャネルMOSスイッチとからなるトランスミ
ッションゲートに置き換えた構成を有している。
【0048】図8に示すように、n−Si基板10aの
表面近傍の一部にpウェル80を形成しておいて、この
pウェル80の一部に10個のn領域82−1,82−
2,…が形成されている。そして、隣接するn領域に部
分的に重なるように絶縁層22を挟んで制御電極84−
1等が形成されており、nチャネルMOSトランジスタ
によるスイッチが形成されている。また、上述したp領
域32−1等の一部とn領域82−1等の一部とが接続
電極86により接続されており、nチャネルMOSトラ
ンジスタとpチャネルMOSトランジスタとからなるト
ランスミッションゲートが形成されている。このよう
に、トランスミッションゲートによってスイッチを構成
することにより、pチャネルおよびnチャネルの一対の
MOSスイッチにより常に安定したオン抵抗が得られ、
キャパシタ部20全体としての特性も安定する。
表面近傍の一部にpウェル80を形成しておいて、この
pウェル80の一部に10個のn領域82−1,82−
2,…が形成されている。そして、隣接するn領域に部
分的に重なるように絶縁層22を挟んで制御電極84−
1等が形成されており、nチャネルMOSトランジスタ
によるスイッチが形成されている。また、上述したp領
域32−1等の一部とn領域82−1等の一部とが接続
電極86により接続されており、nチャネルMOSトラ
ンジスタとpチャネルMOSトランジスタとからなるト
ランスミッションゲートが形成されている。このよう
に、トランスミッションゲートによってスイッチを構成
することにより、pチャネルおよびnチャネルの一対の
MOSスイッチにより常に安定したオン抵抗が得られ、
キャパシタ部20全体としての特性も安定する。
【0049】図9は、本実施例のさらに他の変形例を示
す図である。同図に示すLC複合素子は、図2に示した
n−Si基板10aの一部に2つのp領域90,92を
形成するとともに、これらの間を結ぶように絶縁層22
を挟んでゲート電極94を形成している。これら2つの
p領域90,92はソースおよびドレインとして機能す
るものであり、これらによってゲート電極94が長尺形
状を有するMOSトランジスタが形成される。したがっ
て、ゲート電極94に対向するn−Si基板10aに形
成されるチャネル96は、ゲート電極94に印加する電
圧レベルを可変に制御することによりその抵抗値が変更
可能な低抗体として機能する。
す図である。同図に示すLC複合素子は、図2に示した
n−Si基板10aの一部に2つのp領域90,92を
形成するとともに、これらの間を結ぶように絶縁層22
を挟んでゲート電極94を形成している。これら2つの
p領域90,92はソースおよびドレインとして機能す
るものであり、これらによってゲート電極94が長尺形
状を有するMOSトランジスタが形成される。したがっ
て、ゲート電極94に対向するn−Si基板10aに形
成されるチャネル96は、ゲート電極94に印加する電
圧レベルを可変に制御することによりその抵抗値が変更
可能な低抗体として機能する。
【0050】図9に示す変形例では、インダクタ導体2
4aに上述したチャネル94を直列に接続したものであ
り、その等価回路は図6(C)に示したものとなる。
4aに上述したチャネル94を直列に接続したものであ
り、その等価回路は図6(C)に示したものとなる。
【0051】このように、本実施例のLC複合素子は、
n−Si基板10aを利用して形成されるため、抵抗等
の他の受動素子や能動素子と一体形成することも可能と
なる。
n−Si基板10aを利用して形成されるため、抵抗等
の他の受動素子や能動素子と一体形成することも可能と
なる。
【0052】なお、本発明は上記各実施例に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【0053】例えば、上述した実施例においては、説明
を簡単にするために10本の長尺形状を有するpn接合
層を形成する場合を例にとり説明したが、渦電流の発生
を抑えるためには、各pn接合層の幅を小さくして本数
を増やすようにすることが望ましい。
を簡単にするために10本の長尺形状を有するpn接合
層を形成する場合を例にとり説明したが、渦電流の発生
を抑えるためには、各pn接合層の幅を小さくして本数
を増やすようにすることが望ましい。
【0054】また、上述したLC複合素子100は、長
尺形状を有するそれぞれのn領域34−1〜34−10
の一方端側を接続電極12により連結するとともに、長
尺形状を有するp領域32−1〜32−10の他方端側
をスイッチ38−1〜38−9により接続するようにし
たが、p領域側も接続電極により常に連結するようにし
てもよい。この場合には、並列接続されるpn接合層の
数は固定となり、n領域34およびp領域32のそれぞ
れに印加される逆バイアス電圧を変化させることにより
容量値が可変に制御されるため、その可変範囲は上述し
たLC複合素子100に比べると狭くなる。ただし、同
一の半導体基板上にキャパシタとインダクタとを重ねて
形成できる点に変わりはなく、素子の小型化やLSI等
の一部として形成できる点についても変わるところはな
い。また、容量値を変化させる必要がない場合には、p
n接合層に印加する逆バイアス電圧を固定するようにし
てもよい。
尺形状を有するそれぞれのn領域34−1〜34−10
の一方端側を接続電極12により連結するとともに、長
尺形状を有するp領域32−1〜32−10の他方端側
をスイッチ38−1〜38−9により接続するようにし
たが、p領域側も接続電極により常に連結するようにし
てもよい。この場合には、並列接続されるpn接合層の
数は固定となり、n領域34およびp領域32のそれぞ
れに印加される逆バイアス電圧を変化させることにより
容量値が可変に制御されるため、その可変範囲は上述し
たLC複合素子100に比べると狭くなる。ただし、同
一の半導体基板上にキャパシタとインダクタとを重ねて
形成できる点に変わりはなく、素子の小型化やLSI等
の一部として形成できる点についても変わるところはな
い。また、容量値を変化させる必要がない場合には、p
n接合層に印加する逆バイアス電圧を固定するようにし
てもよい。
【0055】また、上述したLC複合素子100は、直
線状に形成された長尺形状のpn接合層30−1〜30
−10のそれぞれをほぼ並行に配置するようにしたが、
長尺形状であってその表面に発生する渦電流を低減可能
なものであれば、例えば長尺形状を有するpn接合層を
L字型に形成する場合やコの字型に形成する場合あるい
は曲線形状に形成する場合であってもよい。
線状に形成された長尺形状のpn接合層30−1〜30
−10のそれぞれをほぼ並行に配置するようにしたが、
長尺形状であってその表面に発生する渦電流を低減可能
なものであれば、例えば長尺形状を有するpn接合層を
L字型に形成する場合やコの字型に形成する場合あるい
は曲線形状に形成する場合であってもよい。
【0056】また、本実施例では1つのキャパシタ部2
0とインダクタ部24とを直列あるいは並列に接続した
共振回路を構成した場合を例にとり説明したが、本発明
はキャパシタ部20とインダクタ24とが少なくとも一
部において重なる場合に適用することができる。したが
って、図2に示したpn接合層の数を減らしてこれらp
n接合層とインダクタ導体24aとが部分的に対応する
場合や、図2の10本のpn接合層を2つあるいは3つ
のグループに分けてそれぞれで並列接続を行い、それら
複数の並列回路をインダクタ導体24aに接続するよう
にしてもよい。また、pn接合層に重ねて形成されるイ
ンダクタ導体24aも2本あるいは複数本を別々に渦巻
き形状に形成するようにしてもよい。
0とインダクタ部24とを直列あるいは並列に接続した
共振回路を構成した場合を例にとり説明したが、本発明
はキャパシタ部20とインダクタ24とが少なくとも一
部において重なる場合に適用することができる。したが
って、図2に示したpn接合層の数を減らしてこれらp
n接合層とインダクタ導体24aとが部分的に対応する
場合や、図2の10本のpn接合層を2つあるいは3つ
のグループに分けてそれぞれで並列接続を行い、それら
複数の並列回路をインダクタ導体24aに接続するよう
にしてもよい。また、pn接合層に重ねて形成されるイ
ンダクタ導体24aも2本あるいは複数本を別々に渦巻
き形状に形成するようにしてもよい。
【0057】また、上述した本実施例では最も簡単な場
合としてLC共振回路を例にとり説明したが、キャパシ
タ部とインダクタ部を組み合わせることにより共振回路
以外を任意に形成することができる。図11は、共振回
路以外の回路例を示す図である。同図(A)は、図2に
示す接続電極12の端部を延長して端子電極とすること
によりキャパシタとインダクタとから構成される共振型
のローパスフィルタあるいはハイパスフィルタとした場
合の等価回路である。また、同図(B)は図2に示す各
pn接合層に重ねて2つのインダクタ導体を形成すると
ともに、これらをリング状に接続したものである。同様
にして、図11(C)〜(F)は複数のインダクタ導体
を形成し、あるいはこれに加えて並列接続するpn接合
層同士を2分割とすることにより複数のキャパシタある
いはインダクタを重ねて形成したものであり、その接続
方法についてはインダクタ導体あるいは接続電極等の形
状を変えることにより任意に設定することができる。特
に、図2に示すような渦巻き形状の2本のインダクタ導
体24aを同心状に形成することにより、磁芯のない空
芯トランスを形成することも可能であるため、図11
(G)に示す回路とすることもできる。
合としてLC共振回路を例にとり説明したが、キャパシ
タ部とインダクタ部を組み合わせることにより共振回路
以外を任意に形成することができる。図11は、共振回
路以外の回路例を示す図である。同図(A)は、図2に
示す接続電極12の端部を延長して端子電極とすること
によりキャパシタとインダクタとから構成される共振型
のローパスフィルタあるいはハイパスフィルタとした場
合の等価回路である。また、同図(B)は図2に示す各
pn接合層に重ねて2つのインダクタ導体を形成すると
ともに、これらをリング状に接続したものである。同様
にして、図11(C)〜(F)は複数のインダクタ導体
を形成し、あるいはこれに加えて並列接続するpn接合
層同士を2分割とすることにより複数のキャパシタある
いはインダクタを重ねて形成したものであり、その接続
方法についてはインダクタ導体あるいは接続電極等の形
状を変えることにより任意に設定することができる。特
に、図2に示すような渦巻き形状の2本のインダクタ導
体24aを同心状に形成することにより、磁芯のない空
芯トランスを形成することも可能であるため、図11
(G)に示す回路とすることもできる。
【0058】また、上述した実施例においてはインダク
タ部24を形成するインダクタ導体24aを渦巻き形状
としたが、図10に示す蛇行形状のインダクタ導体に置
き換えるようにしてもよい。一般に、インダクタ導体は
渦巻き形状とすることにより所定のインダクタンスを有
するインダクタとして機能することになるが、このイン
ダクタンスの値が比較的小さい場合には必ずしも渦巻き
形状に形成する必要はなく、蛇行形状とすることもでき
る。このように蛇行形状にインダクタ導体を形成した場
合には、それぞれの蛇行部分が約1/2ターンのインダ
クタとして機能し、それらを直列接続したインダクタが
形成されることになる。インダクタ導体を蛇行形状とし
た場合は渦巻き形状とした場合に比べてインダクタンス
は小さくなるが、使用する信号の帯域を高周波に限った
場合には図10に示すような蛇行形状のインダクタ導体
であっても有効に動作することになる。
タ部24を形成するインダクタ導体24aを渦巻き形状
としたが、図10に示す蛇行形状のインダクタ導体に置
き換えるようにしてもよい。一般に、インダクタ導体は
渦巻き形状とすることにより所定のインダクタンスを有
するインダクタとして機能することになるが、このイン
ダクタンスの値が比較的小さい場合には必ずしも渦巻き
形状に形成する必要はなく、蛇行形状とすることもでき
る。このように蛇行形状にインダクタ導体を形成した場
合には、それぞれの蛇行部分が約1/2ターンのインダ
クタとして機能し、それらを直列接続したインダクタが
形成されることになる。インダクタ導体を蛇行形状とし
た場合は渦巻き形状とした場合に比べてインダクタンス
は小さくなるが、使用する信号の帯域を高周波に限った
場合には図10に示すような蛇行形状のインダクタ導体
であっても有効に動作することになる。
【0059】また、上述した実施例は、n型シリコン基
板上に素子を形成する場合を例にとり説明したが、p型
シリコン基板あるいはGaAs等の他の材料を用いるよ
うにしてもよい。
板上に素子を形成する場合を例にとり説明したが、p型
シリコン基板あるいはGaAs等の他の材料を用いるよ
うにしてもよい。
【0060】また、上述した実施例では、図5に示すよ
うに、ほぼ中央に位置するpn接合層30−5から隔た
ったpn接合層を並列接続しようとすると複数のスイッ
チを介して接続を行うことになり接続抵抗が大きくな
る。したがって、p領域32−5とそれ以外のpn領域
32−1〜32−4および32−6〜32−10のそれ
ぞれを個別に接続することができる9個のスイッチを設
けておいて、いずれか1つの(任意の)スイッチをオン
状態にしたときに、対応するp領域32(32−5を除
く)とp領域32−5とが接続されるようにしてもよ
い。この場合においてpn接合層の並列数を増加させよ
うとすれば、オン状態にするスイッチの数を増やすだけ
であり、この点は図2に示した実施例と変わるところは
ない。
うに、ほぼ中央に位置するpn接合層30−5から隔た
ったpn接合層を並列接続しようとすると複数のスイッ
チを介して接続を行うことになり接続抵抗が大きくな
る。したがって、p領域32−5とそれ以外のpn領域
32−1〜32−4および32−6〜32−10のそれ
ぞれを個別に接続することができる9個のスイッチを設
けておいて、いずれか1つの(任意の)スイッチをオン
状態にしたときに、対応するp領域32(32−5を除
く)とp領域32−5とが接続されるようにしてもよ
い。この場合においてpn接合層の並列数を増加させよ
うとすれば、オン状態にするスイッチの数を増やすだけ
であり、この点は図2に示した実施例と変わるところは
ない。
【0061】
【発明の効果】上述したように請求項1の発明によれ
ば、複数のpn接合層のそれぞれを長尺形状に形成して
いるため、インダクタ導体により生じる磁束によってp
n接合層のそれぞれの表面に発生する渦電流を最少限に
抑えることができ、これにより半導体基板上に重ねてキ
ャパシタとインダクタとを形成することができ、素子の
小型化が可能となる。また、半導体基板上に一体成形さ
れるため、LSI等の一部として形成することも可能と
なる。
ば、複数のpn接合層のそれぞれを長尺形状に形成して
いるため、インダクタ導体により生じる磁束によってp
n接合層のそれぞれの表面に発生する渦電流を最少限に
抑えることができ、これにより半導体基板上に重ねてキ
ャパシタとインダクタとを形成することができ、素子の
小型化が可能となる。また、半導体基板上に一体成形さ
れるため、LSI等の一部として形成することも可能と
なる。
【0062】また、請求項2の発明によれば、pn接合
層同士の並列接続を半導体スイッチによって行ってお
り、必要に応じてこの半導体スイッチの接続状態を変え
ることにより並列接続されるpn接合層の数も切り替わ
り、キャパシタの容量を可変に制御することができる。
層同士の並列接続を半導体スイッチによって行ってお
り、必要に応じてこの半導体スイッチの接続状態を変え
ることにより並列接続されるpn接合層の数も切り替わ
り、キャパシタの容量を可変に制御することができる。
【0063】また、請求項3の発明によれば、キャパシ
タを構成する各pn接合層に印加する逆バイアス電圧を
可変に制御することにより、キャパシタの容量を連続的
に変化させることができる。
タを構成する各pn接合層に印加する逆バイアス電圧を
可変に制御することにより、キャパシタの容量を連続的
に変化させることができる。
【0064】また、請求項4の発明によれば、インダク
タ導体を渦巻き形状に形成することにより大きなインダ
クタンスを持たせることができ、広い周波数帯域、特に
低周波領域において使用可能なLC複合素子とすること
ができる。
タ導体を渦巻き形状に形成することにより大きなインダ
クタンスを持たせることができ、広い周波数帯域、特に
低周波領域において使用可能なLC複合素子とすること
ができる。
【0065】また、請求項5の発明によれば、インダク
タ導体を蛇行形状に形成することにより、高周波領域に
おいて使用可能なLC複合素子とすることができる。こ
の場合には、インダクタ導体の両端が外周部に位置する
ことになるため、電極の引き出しや配線等が容易にな
る。
タ導体を蛇行形状に形成することにより、高周波領域に
おいて使用可能なLC複合素子とすることができる。こ
の場合には、インダクタ導体の両端が外周部に位置する
ことになるため、電極の引き出しや配線等が容易にな
る。
【0066】また、請求項6の発明によれば、pn接合
層の並列接続を行う半導体スイッチをMOSトランジス
タにより形成しており、オン状態において方向性を有し
ないことから、特に交流信号が印加されるpn接合層同
士の並列接続に際して好都合な構成とすることができ
る。
層の並列接続を行う半導体スイッチをMOSトランジス
タにより形成しており、オン状態において方向性を有し
ないことから、特に交流信号が印加されるpn接合層同
士の並列接続に際して好都合な構成とすることができ
る。
【0067】また、請求項7の発明によれば、半導体ス
イッチをnチャネルMOSトランジスタとpチャネルM
OSトランジスタとを並列に用いたトランスミッション
ゲートにより形成しており、安定した素子特性を有する
ことになる。
イッチをnチャネルMOSトランジスタとpチャネルM
OSトランジスタとを並列に用いたトランスミッション
ゲートにより形成しており、安定した素子特性を有する
ことになる。
【図1】本発明を適用した一実施例のLC複合素子の概
要を示す図である。
要を示す図である。
【図2】図1のLC複合素子の詳細構造を示す平面図で
ある。
ある。
【図3】図2のA−A線拡大断面図である。
【図4】図2のB−B線拡大断面図である。
【図5】キャパシタ部の等価回路を示す図である。
【図6】本実施例のLC複合素子の等価回路を示す図で
ある。
ある。
【図7】スイッチの切替制御を行う回路を示す図であ
る。
る。
【図8】本実施例の変形例を示す図である。
【図9】本実施例の他の変形例を示す図である。
【図10】蛇行形状に形成したインダクタ導体を示す図
である。
である。
【図11】キャパシタとインダクタとを組み合わせて他
の回路を形成した場合の説明図である。
の回路を形成した場合の説明図である。
10 半導体基板
12 接続電極
20 キャパシタ部
22 絶縁層
24 インダクタ部
30 pn接合層
32 p領域
34 n領域
36 制御電極
38 スイッチ
40,42 端子電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/822
H01L 27/04
Claims (7)
- 【請求項1】 半導体基板に形成されており、逆バイア
ス電圧を印加したときに所定の容量を有するキャパシタ
として機能する長尺形状の複数のpn接合層と、 前記pn接合層に対応する位置であって、前記半導体基
板上に絶縁層を挟んで形成されるインダクタ導体と、 前記pn接合層同士を並列接続する連結部と、 を備え、前記長尺形状の複数のpn接合層はほぼ並行に配置さ
れ、 前記半導体基板上にキャパシタとインダクタとを重ねて
形成することを特徴とするLC複合素子。 - 【請求項2】 請求項1において、 前記連結部に代えて、接続をオン状態にすることにより
前記pn接合層同士を並列接続する複数の半導体スイッ
チを含んでおり、これら半導体スイッチのそれぞれの接
続状態を順に切り替えることにより、並列接続する前記
pn接合層の数を切り替えて、これらのpn接合層によ
り形成される容量を可変に制御することを特徴とするL
C複合素子。 - 【請求項3】 請求項1または2において、 前記pn接合層に可変の逆バイアス電圧を印加すること
により、前記pn接合層のそれぞれが有する容量を可変
に制御することを特徴とするLC複合素子。 - 【請求項4】 請求項1〜3のいずれかにおいて、 前記インダクタ導体は渦巻き形状であることを特徴とす
るLC複合素子。 - 【請求項5】 請求項1〜3のいずれかにおいて、 前記インダクタ導体は蛇行形状であることを特徴とする
LC複合素子。 - 【請求項6】 請求項2〜5のいずれかにおいて、 前記半導体スイッチは、MOSトランジスタにより形成
することを特徴とするLC複合素子。 - 【請求項7】 請求項2〜5のいずれかにおいて、 前記半導体スイッチは、nチャネルMOSトランジスタ
とpチャネルMOSトランジスタとを並列に用いたトラ
ンスミッションゲートにより形成することを特徴とする
LC複合素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04642894A JP3450408B2 (ja) | 1994-02-21 | 1994-02-21 | Lc複合素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04642894A JP3450408B2 (ja) | 1994-02-21 | 1994-02-21 | Lc複合素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07235640A JPH07235640A (ja) | 1995-09-05 |
JP3450408B2 true JP3450408B2 (ja) | 2003-09-22 |
Family
ID=12746888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04642894A Expired - Fee Related JP3450408B2 (ja) | 1994-02-21 | 1994-02-21 | Lc複合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3450408B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3942264B2 (ja) | 1998-03-11 | 2007-07-11 | 富士通株式会社 | 半導体基板上に形成されるインダクタンス素子 |
JP2006059959A (ja) * | 2004-08-19 | 2006-03-02 | Oki Electric Ind Co Ltd | 半導体装置、及び半導体装置の製造方法 |
-
1994
- 1994-02-21 JP JP04642894A patent/JP3450408B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07235640A (ja) | 1995-09-05 |
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