JP3482008B2 - インダクタ素子および半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に形成さ
れて所定のインダクタンスを有するインダクタ素子およ
び半導体装置に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】近年
の電子技術の発達に伴い、電子回路は各種分野において
幅広く用いられており、特に最近では小型化および低消
費電力化等の要求に応じてＩＣ化あるいはさらに進んで
ＬＳＩ化される場合が多い。

【０００３】ところで、従来は、電子回路をＩＣ化ある
いはＬＳＩ化する場合、集積化に適さないインダクタを
除いた部分を集積化し、インダクタのみは例えば外付け
コイルの形で接続していた。

【０００４】したがって、集積化の効果が薄れ、部品の
配線等の手間がかかるとともに、外付けしたコイルを含
めると回路全体の小型化にも限界があった。

【０００５】そこで、本発明はこのような点に鑑みて創
作されたものであり、その目的は、集積化が可能であっ
て配線等の手間を省くことができ、しかも回路全体の小
型化が可能なインダクタ素子および半導体装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】（１）上述した課題を解
決するために、本発明のインダクタ素子は、半導体基板
上に形成され、所定形状を有するゲート電極と、前記ゲ
ート電極と前記半導体基板との間に形成された絶縁層
と、前記ゲート電極に対応して形成され、所定のインダ
クタンスを有するチャネルと、前記半導体基板内にあっ
て、前記チャネルの一端付近に形成された第１の拡散領
域と、前記半導体基板内にあって、前記チャネルの他端
付近に形成された第２の拡散領域と、前記第１の拡散領
域に電気的に接続された第１の入出力電極と、前記第２
の拡散領域に電気的に接続された第２の入出力電極と、
を備え、前記第１および第２の拡散領域間に形成された
前記チャネルをインダクタ導体として使用することを特
徴とする。

【０００７】（２）また、本発明のインダクタ素子は、
（１）のインダクタ素子において、前記ゲート電極が渦
巻き形状であることを特徴とする。

【０００８】（３）また、本発明のインダクタ素子は、
（１）のインダクタ素子において、前記ゲート電極が蛇
行形状であることを特徴とする。

【０００９】（４）また、本発明のインダクタ素子は、
（１）のインダクタ素子において、前記ゲート電極が直
線形状あるいは曲線形状であることを特徴とする。

【００１０】（５）また、本発明のインダクタ素子は、
（１）〜（４）のいずれかのインダクタ素子において、
前記半導体基板表面近傍であって前記ゲート電極に対応
して前記チャネルが形成される位置の少なくとも一部
に、予めキャリアを注入することを特徴とする。

【００１１】（６）また、本発明のインダクタ素子は、
（１）〜（５）のいずれかのインダクタ素子において、
前記ゲート電極に対して印加するゲート電圧を可変に設
定することにより、前記チャネルの抵抗値を可変に制御
することを特徴とする。

【００１２】（７）また、本発明のインダクタ素子は、
（１）〜（６）のいずれかのインダクタ素子において、
前記ゲート電極に、過電圧を動作電源ライン側あるいは
アース側にバイパスさせる保護回路を設けたことを特徴
とする。

【００１３】（８）また、本発明の半導体装置は、
（１）〜（６）のいずれかのインダクタ素子を基板の一
部として形成し、前記第１および第２の入出力電極間に
形成された前記チャネルを信号ラインあるいは電源ライ
ンに挿入して一体形成したことを特徴とする。

【００１４】

【作用】（１）の発明によれば、半導体基板上に絶縁層
を挟んで所定形状のゲート電極が形成されており、この
ゲート電極に所定の電圧を印加することにより、ゲート
電極に対応する半導体基板表面近傍にこのゲート電極と
ほぼ同一形状を有するチャネルが形成される。このチャ
ネルは導電体でありその形状に応じた所定のインダクタ
ンスを有しており、その両端に設けられた第１および第
２の拡散領域に第１および第２の入出力電極を設けるこ
とにより、チャネル部分がインダクタ導体となるインダ
クタ素子として使用することができる。

【００１５】特に、（１）の発明は、半導体基板に第１
および第２の拡散領域を形成し、さらにその表面に絶縁
層と所定形状の電極およびそれぞれの拡散領域に設けら
れた第１および第２の入出力電極を形成することにより
製造することができ、半導体製造技術による集積化が可
能となる。また、ＩＣやＬＳＩの一部として形成するこ
とができることから、他の部品との間の配線等を省くこ
とができるとともに、本発明のインダクタ素子を含む回
路全体の小型化が可能となる。

【００１６】また、（２）〜（４）の発明によれば、上
述したゲート電極の形状を渦巻き形状や蛇行形状あるい
は直線形状や曲線形状に形成しており、形状の違いによ
り異なるインダクタンスを有することになる。

【００１７】ゲート電極およびこれに対応するチャネル
を渦巻き形状に形成した場合には、このチャネルに大き
なインダクタンスを持たせることができる。チャネルを
蛇行形状に形成した場合には、第１および第２の拡散領
域がともにゲート電極の外周部に位置することになるた
め、第１および第２の入出力電極をゲート電極と交差す
ることなく外部に引き出すことができ、配線や製造の容
易化が可能となる。また、インダクタ素子を含む回路が
高周波帯域の信号を扱う場合には小さなインダクタンス
で充分であり、チャネルを直線形状あるいは曲線形状と
しただけで充分なインダクタンスが確保され、このよう
にチャネル形状、すなわちゲート電極形状を単純な形状
とした場合にはマスク形状も単純となるため製造が容易
となる。

【００１８】また、（５）の発明によれば、ゲート電極
に対応する半導体基板表面近傍に予めキャリアが注入さ
れたデプレション型の素子が形成されており、チャネル
をインダクタ導体として機能させるために最適なゲート
電圧をある範囲で変更することができる。

【００１９】また、（６）の発明によれば、ゲート電極
に印加する電圧を可変に設定することにより、チャネル
の幅や深さがある範囲で変わり、これに伴ってチャネル
の抵抗値および移動度が変化するため、この抵抗値を含
んで決定されるインダクタ素子全体の特性を必要に応じ
て可変に制御することができる。

【００２０】また、（７）の発明によれば、ゲート電極
に保護回路が接続されており、ゲート電極に対して静電
気等による過電圧が印加された場合であってもバイパス
電流が流れて、ゲート電極と半導体基板との間の絶縁破
壊を防止することができる。

【００２１】また、（８）の発明によれば、上述したイ
ンダクタ素子が半導体基板の一部として他の回路ととも
に一体形成されるため、インダクタ素子を含む回路全体
の製造が容易になるとともに、後工程における部品の組
み付け作業が不要となる。

【００２２】

【実施例】以下、本発明を適用した一実施例のインダク
タ素子について、図面を参照しながら具体的に説明す
る。

【００２３】〔第１実施例〕 図１は、本発明を適用した第１実施例のインダクタ素子
の平面図である。また、図２は図１のＡ−Ａ線拡大断面
図、図３は図１のＢ−Ｂ線拡大断面図、図４は図１のＣ
−Ｃ線拡大断面図である。

【００２４】これらの図に示すように、本実施例のイン
ダクタ素子１００は、半導体基板であるｐ型シリコン基
板（ｐ−Ｓｉ基板）３０の表面付近の隔たった位置に形
成されたソース１２とドレイン１４の間をゲートとして
機能する渦巻き形状のスパイラル電極１０に対する電圧
の印加によって形成されるチャネル２２によって接続す
ることにより形成されている。なお、本明細書の各実施
例では、断面構造が類似する電界効果トランジスタの２
つの拡散領域に対応させて、インダクタ素子１００の２
つの拡散領域の一方を「ソース」、他方を「ドレイン」
と称して説明するが、これら２つの拡散領域は基本的に
等価であり、互いに置き換えるようにしてもよい。

【００２５】上述したソース１２およびドレイン１４
は、ｐ−Ｓｉ基板３０を反転させたｎ^＋領域の拡散領域
として形成される。例えば、Ａｓ^＋イオンを熱拡散ある
いはイオン打ち込みにより注入することにより、不純物
濃度を高めることにより形成される。

【００２６】また、ゲートとして機能するスパイラル電
極１０は、渦巻き形状の一方の端部がソース１２の一部
に、他方の端部がドレイン１４の一部にオーバラップす
るように、ｐ−Ｓｉ基板３０の表面に形成された絶縁層
２６を挟んで形成されている。スパイラル電極１０は、
例えばアルミニウムや銅あるいは金や銀等の薄膜を形成
することによって、あるいは拡散またはイオン注入でＰ
を多量にドープすることにより形成する。

【００２７】また、絶縁層２６は、ｐ−Ｓｉ基板３０の
表面において、このｐ−Ｓｉ基板３０とスパイラル電極
１０とを絶縁するためのものであり、ゲート膜の機能を
有する。ｐ−Ｓｉ基板３０の全表面（あるいは少なくと
もスパイラル電極１０に対応する部分）がこの絶縁層２
６によって覆われており、さらにこの絶縁層２６の表面
に上述したスパイラル電極１０が形成される。この絶縁
層２６は、例えばＰを添加したＳｉＯ_２（Ｐ−ガラス）
によって形成されている。

【００２８】また、上述したスパイラル電極１０，ソー
ス１２，ドレイン１４のそれぞれには、図１〜図４に示
すように、制御電極１６及び入出力電極１８，２０が接
続されている。スパイラル電極１０に対する制御電極１
６の取り付けは、図１に示すように、薄いゲート膜を傷
付けないように能動領域の外側で行われる。また、ソー
ス１２への入出力電極１８の取り付け、及びドレイン１
４への入出力電極２０の取り付けは、図４あるいは図２
に示すように、ソース１２及びドレイン１４の一部を露
出させた後に、アルミニウムや銅あるいは金や銀等の金
属膜を付けることにより行われる。また、渦巻き形状の
ほぼ中心部分に位置するドレイン１４に接続された入出
力電極２０は、図３に示すように、スパイラル電極１０
の各周回部分と絶縁状態を保つように外周側に引き出さ
れている。

【００２９】上述した構造を有する本実施例のインダク
タ素子１００は、ｎチャネルエンハンスメント型の構造
を有しているものとすれば、スパイラル電極１０に相対
的に正の電圧（例えば、ソース１２およびサブストレー
トに対して相対的に正の電圧）が印加されたときに初め
てｎ型のチャネル２２が形成されることになる。このチ
ャネル２２は、スパイラル電極１０と同じ渦巻き形状を
有しているため、所定のインダクタンスを有しており、
ソース１２およびドレイン１４に接続された入出力電極
１８，２０間に信号を入出力することによりインダクタ
素子として機能させることができる。なお、チャネル２
２は所定の抵抗値を有しているため、インダクタ素子１
００は正確には所定のインダクタンスと抵抗値を有する
複合素子ということもできる。

【００３０】図５は、チャネル２２が形成される状態を
示す断面図であり、スパイラル電極１０の渦巻き方向に
対して垂直方向にとった断面が示されている。スパイラ
ル電極１０に対して、すなわちスパイラル電極１０に接
続された制御電極１６に相対的に正のゲート電圧が印加
されていない状態では、同図（Ａ）に示すようにｐ−Ｓ
ｉ基板３０の表面にはチャネル２２が現れない。したが
って、この状態では図１に示したソース１２とドレイン
１４とが絶縁された状態にある。

【００３１】ところが、スパイラル電極１０に対して相
対的に正のゲート電圧を印加すると、図５（Ｂ）に示す
ように、スパイラル電極１０に対応するｐ−Ｓｉ基板３
０の表面付近にｎ領域からなる渦巻き形状のチャネル２
２が出現する。

【００３２】図６は、本実施例のインダクタ素子１００
の断面構造であり、スパイラル電極１０の渦巻き方向に
沿った断面が示されている。同図に示すように、スパイ
ラル電極１０に平行にチャネル２２が形成され、このチ
ャネル２２によってソース１２とドレイン１４とが導通
状態になる。例えば、エンハンスメント型の場合は、ス
パイラル電極１０に所定のゲート電圧を印加した状態で
初めてこのチャネル２２が形成されてソース１２とドレ
イン１４とが導通状態となるが、スパイラル電極１０に
印加するゲート電圧を変えることによりチャネル２２の
幅および深さが変わるため、ソース１２とドレイン１４
との間の抵抗値を変化させることができる。

【００３３】なお、制御電極１６を介してスパイラル電
極１０に印加するゲート電圧は、実際には図６における
サブストレート２４に対する相対的なものである。特
に、本実施例のインダクタ素子１００は、渦巻き方向に
沿って長いスパイラル電極１０がゲートとして機能し、
このスパイラル電極１０の全長にわたって確実にチャネ
ル２２を形成する必要がある。例えば、スパイラル電極
１０の一方端に設けられた制御電極１６とソース１２と
の間にゲート電圧に相当する所定の電位差を設定するだ
けでは不充分であり、ドレイン１４近傍のチャネル２２
が形成されないおそれがある。このため、スパイラル電
極１０とこの近傍に位置するサブストレート２４との間
に所定のゲート電圧の印加を行う必要がある。また、最
も好ましくは、サブストレート２４の全面（図６に示し
たｐ−Ｓｉ基板３０の下面側）に電極を形成してこの電
極と制御電極１６との間に所定の電位差を設定する。

【００３４】また、制御電極１６を介してゲート電極１
０に印加するゲート電圧Ｖｇを変えることにより、チャ
ネル２２の深さが変わるためチャネル２２の移動度が変
わって、結果的にチャネル２２の抵抗値を任意に変化さ
せることができる。

【００３５】なお、上述したインダクタ素子１００は、
ソース１２とドレイン１４の間にｎチャネルを形成する
場合を説明したが、この場合は、キャリアとして電子が
使用されるため移動度が大きく、チャネル２２の抵抗が
小さくなる。これに対し、ｎ型シリコン（ｎ−Ｓｉ）基
板上にｐチャネルを形成することにより、上述したイン
ダクタ素子１００を形成するようにしてもよい。この場
合は、キャリアとしてホールが用いられるため、チャネ
ル２２の抵抗が比較的大きくなり、上述したｎチャネル
の場合と比較すると異なる特性を有することになる。

【００３６】図７は、渦巻き形状のスパイラル電極１０
に印加するゲート電圧Ｖｇを変化させてチャネル２２の
深さ等を変えた場合のチャネル抵抗Ｒを説明するための
図である。同図（Ａ）は、実際には渦巻き形状のスパイ
ラル電極１０を直線形状と仮定した場合の平面図であ
り、同図（Ｂ）は、そのＡ−Ａ線断面図である。

【００３７】同図において、Ｗはゲート幅であり、Ｘは
チャネルの深さである。このように、幅Ｗのスパイラル
電極１０によってチャネル２２が形成されると、この形
成されたチャネル２２のチャネル幅は（Ｗ＋２Ｘ）とな
る。したがって、チャネル２２のソース１２及びドレイ
ン１４間の抵抗Ｒは、 Ｒ＝ρＬ／（Ｗ＋２Ｘ） で計算することができる。ここで、ρは深さＸを持つチ
ャネル２２の単位面積当たりの抵抗であり、上述した式
はチャネル抵抗Ｒがチャネルの長さＬに比例し、チャネ
ル幅（Ｗ＋２Ｘ）に反比例していることを示す。

【００３８】次に、本実施例のインダクタ素子１００の
製造工程について説明する。

【００３９】図８は、本実施例のインダクタ素子１００
の製造工程を示す図であり、一例としてエンハンスメン
ト型のインダクタ素子１００の場合が示されている。な
お、同図はスパイラル電極１０の渦巻き方向に断面をと
ったものである。

【００４０】(1) 酸化膜の形成： まず最初に、ｐ−Ｓｉ基板３０の表面を熱酸化すること
により、二酸化シリコンＳｉＯ_２を形成する（同図
（Ａ））。

【００４１】(2) ソース・ドレインの窓開け： 次に、ｐ−Ｓｉ基板３０表面の酸化膜に対してフォトエ
ッチングを行うことにより、ソース１２及びドレイン１
４に対応する部分の窓開けを行う（同図（Ｂ））。

【００４２】(3) ソース・ドレインの形成： 次に、窓開けした部分からｎ型不純物を注入することに
より拡散領域であるソース１２及びドレイン１４を形成
する（同図（Ｃ））。例えば、ｎ型不純物としてＡｓ^＋
が用いられ、この不純物が熱拡散によって注入される。
また、このｎ型不純物をイオン打ち込みにより注入する
場合には、上述した (2)における窓開けは不要となる。

【００４３】(4) ゲート領域の除去： 次に、スパイラル電極１０を形成したい部分の酸化膜を
除去することにより、ゲート領域の開口部を形成する
（同図（Ｄ））。本実施例のインダクタ素子１００の場
合は、スパイラル電極１０を渦巻き形状に形成する必要
があるため、このゲート領域開口部の形成も渦巻き形状
になるように行われる。このようにしてスパイラル電極
１０に対応する部分のみｐ−Ｓｉ基板３０が露出するこ
とになる。

【００４４】(5) ゲート酸化膜の形成： 次に、このようにして部分的に露出したｐ−Ｓｉ基板３
０に対して新しい酸化膜、すなわち絶縁層２６の形成を
行う（同図（Ｅ））。

【００４５】(6) ゲート及び電極の形成： 次に、例えばアルミニウム等を蒸着することにより、ゲ
ートとして機能するスパイラル電極１０を形成するとと
もに、ソース１２に接続される入出力電極１８及びドレ
イン１４に接続される入出力電極２０のそれぞれを形成
する（同図（Ｆ））。

【００４６】このようにしてインダクタ素子１００を製
造する工程は、基本的には通常のＭＯＳトランジスタを
製造する工程と類似しており、スパイラル電極１０の形
状等が異なるのみであるといえる。したがって、一般の
ＭＯＳトランジスタやバイポーラトランジスタと同一基
板上に形成することが可能であり、ＩＣやＬＳＩの一部
として形成することができる。しかも、ＩＣやＬＳＩの
一部として形成した場合には、後工程における部品の組
み付け作業を省略することができる。

【００４７】このように、本実施例のインダクタ素子１
００は、スパイラル電極１０に対応して形成される渦巻
き形状のチャネル２２が所定のインダクタンスを有する
インダクタ導体として機能する。また、上述したように
このインダクタ素子１００は、一般のＭＯＳトランジス
タ等の製造技術を応用して製造することができるため、
製造が容易であり小型化等にも適している。また、半導
体基板の一部としてインダクタ素子を製造した場合に
は、他の部品との配線も同時に行うことができ、後工程
における組み付け作業等が不要となる。

【００４８】また、本実施例のインダクタ素子１００
は、スパイラル電極１０に印加するゲート電圧Ｖｇを変
えることによりチャネル２２の抵抗値を可変に制御する
ことができ、この抵抗値やインダクタンス等により決定
されるインダクタ素子１００全体の特性をある範囲で調
整あるいは変更することができる。

【００４９】なお、上述した第１実施例は、スパイラル
電極１０に印加する電圧レベルをサブストレート２４に
比べて相対的に高くしたときにチャネル２２が形成され
るエンハンスメント型のインダクタ素子について説明し
たが、デプレション型とすることもできる。すなわち、
図１等に示したチャネル２２の領域に予めキャリア（ｎ
型不純物）を注入することによりｎチャネルを形成して
おく。これにより、スパイラル電極１０の電位をサブス
トレート２４の電位よりも相対的に高くすることなくチ
ャネル２２を形成することができ、あるいは印加するゲ
ート電圧とチャネル幅等との関係を変えることができ
る。また、インダクタ素子１００の特性が最適となるゲ
ート電圧をある範囲で変更することができる。さらに、
注入するキャリアは電極１０に沿った一部の領域のみに
注入してもよい。

【００５０】〔第２実施例〕 次に、本発明の第２実施例のインダクタ素子について、
図面を参照しながら具体的に説明する。

【００５１】本実施例のインダクタ素子は、スパイラル
電極１０によって構成されるゲート電極の形状を渦巻き
形状以外の形状とした点に特徴がある。一般に、導線を
巻き回したり導体を渦巻き形状に形成することによりイ
ンダクタが構成されるが、入出力される信号の周波数帯
域が高周波側に移行するにしたがって、渦巻き形状のタ
ーン数を少なくしたり、あるいは渦巻き形状以外の形状
に形成することが可能となる。

【００５２】図９は、第２実施例のインダクタ素子２０
０の平面図である。また、図１０は図９のＡ−Ａ線拡大
断面図、図１１は図９のＢ−Ｂ線拡大断面図である。

【００５３】図９に示すように、本実施例のインダクタ
素子２００は、ゲート電極として蛇行形状を有する蛇行
電極１１０が用いられており、この蛇行電極１１０に対
応してされるチャネル１２２も蛇行形状になっている。
おな、それ以外の部分（入出力電極等）については第１
実施例のインダクタ素子１００と同じであり、図１０お
よび図１１に示すようにソース１２に対する入出力電極
１８の取り付け（ドレイン１４に対する入出力電極２０
の取り付けも同様）や蛇行電極１１０に対する制御電極
１６の取り付けが行われる。

【００５４】図１２は、蛇行形状に形成されたチャネル
をインダクタ導体として動作させる場合の原理を示す図
である。同図に示すように、凹凸状に屈曲した蛇行形状
を有するチャネル１２２に一方向の電流を流した場合に
は、隣接する凹凸部分で向きが反対となるような磁束が
交互に発生し、あたかも１／２ターンのコイルが直列に
接続された状態になる。したがって、蛇行形状に形成さ
れたチャネル１２２は所定のインダクタンスを有するイ
ンダクタ導体として動作させることができる。

【００５５】また、チャネル１２２を蛇行形状に形成し
た場合には、その両端近傍に設けたソース１２およびド
レイン１４が周辺部に位置することになるため、入出力
電極１８，２０の引き出しを蛇行電極１１０と交差する
ことなく行える。したがって、インダクタ素子２００と
他の回路との接続を行う場合に好都合となる。

【００５６】これに対して、第１実施例に示したように
渦巻き形状にチャネル２２を形成した場合には、チャネ
ル２２の両端近傍に設けたソース１２あるいはドレイン
１４のいずれか一方が渦巻き形状の中心部に位置するこ
とになるため、入出力電極１２および１４を外部に引き
出す際に、必ず一方がスパイラル電極１０と交差するこ
とになり、それらの交差部分での絶縁状態を確保する必
要が生じる。

【００５７】図１３は、本実施例のインダクタ素子の変
形例を示す図である。同図に示すインダクタ素子は、図
９に示したインダクタ素子２００の蛇行電極１１０の形
状を若干変更したものであり、蛇行数を減らすとともに
ソース・ドレイン間を幅広に形成している。したがっ
て、インダクタ素子２００と比べるとインダクタンスが
小さな素子となる。

【００５８】図１４および図１５は、本実施例のインダ
クタ素子の他の変形例を示す図である。図１４にはゲー
ト電極を曲線形状に形成した場合が示されており、図１
５にはゲート電極を直線形状に形成した場合が示されて
いる。

【００５９】取り扱う信号の周波数帯域が数ＧＨｚある
いは数十ＧＨｚを越えるような場合には、導体を渦巻き
形状あるいは蛇行形状に形成した場合だけでなく、それ
以外の形状に形成した場合であってもインダクタ導体と
して動作させることができる。すなわち、導体を曲線形
状あるいは直線形状に形成した場合には、それらの導体
が有するインダクタンスが極端に小さくなるが、上述し
たように取り扱う信号が数ＧＨｚあるいは数十ＧＨｚを
越えるような場合には、極端に小さなインダクタンスで
も充分であり、インダクタ素子として動作させることが
できる。

【００６０】図１６は、インダクタ素子の他の変形例を
示す図であり、ゲート電極の形状をほぼ１周の周回形状
に形成した場合が示されている。また、図１７はさらに
その変形例を示す図であり、ゲート電極の形状をほぼ１
周の周回形状に形成するとともにその端部に若干の折り
返し部分を設けた場合が示されている。

【００６１】これらの図に示すように、ゲート電極をほ
ぼ１周の周回形状に形成することにより、すなわちこの
ゲート電極に対応するチャネルを周回形状に形成するこ
とにより、第１実施例のインダクタ素子１００に比べて
小さなインダクタンスを有するインダクタ素子を形成す
ることができる。また、図１７に示すように、ゲート電
極およびこれに対応するチャネルの一方端（あるいは両
端でもよい）を部分的に折り返すことによりチャネルが
発生する磁束を部分的に打ち消してインダクタンスを減
らすことができるため、この折り返す部分の長さを調整
して入出力電極１８，２０間のインダクタンスをある範
囲で調整することができる。

【００６２】図１８および図１９は、ゲート電極を蛇行
形状に形成したインダクタ素子の他の変形例を示す図で
ある。図１８に示すインダクタ素子は、ソース１２とド
レイン１４とを隣接するように配置するとともに、図９
に示したインダクタ素子２００の蛇行電極１１０の一方
端（すなわちこの蛇行電極１１０に対応して形成される
チャネル２２２も同様）をドレイン１１４に達するまで
延長している。また、図１９に示すインダクタ素子は、
ソース１２とドレイン１４とを隣接するように配置する
とともに、図９に示したインダクタ素子２００の蛇行電
極１１０の蛇行形状を維持したまま折り返している。

【００６３】このように、ゲートとして機能する蛇行電
極の形状を工夫することにより、これに対応して形成さ
れるチャネルの両端近傍に設けられるソース１２とドレ
イン１４の位置が接近し、２つの入出力電極１８，２０
および制御電極１６のそれぞれをほぼ同一位置に形成す
ることができる。したがって、他の素子との配線が容易
になり、製造工程の簡略化が可能となる。

【００６４】〔その他の実施例〕 次に、本発明のその他の実施例に係るインダクタ素子に
ついて、図面を参照しながら具体的に説明する。

【００６５】図２０および図２１は、化学液相法を用い
て端子付けを行う場合の概略を示す図である。図２０に
は本実施例において端子付けを行うインダクタ素子の平
面構造が示されており、例えば第１実施例のインダクタ
素子１００（他の実施例のインダクタ素子に端子付けを
行う場合も同様である）に化学液相法による端子付けを
行う前の状態が示されている。図２０に示したインダク
タ素子は、第１実施例に示したインダクタ素子１００と
比較すると、２つの入出力電極１８，２０を短く設定す
るとともに、制御電極１６を削除した点が異なってい
る。また、図２１には図２０のＣ−Ｃ線拡大断面が端子
付けを行った後の状態で示されている。

【００６６】図２０に示す断面構造を有する半導体基板
を１個のインダクタ素子ごとに切り離した後に、個別に
切り離されたチップ（素子）の全表面に化学液相法によ
り絶縁膜としてシリコン酸化膜６０を形成する。その
後、エッチングにより電極１０あるいは入出力電極１
８，２０上のシリコン酸化膜６０を除去して孔をあけ、
その孔を半田６２で表面に盛り上がる程度に封じること
により、突出した半田６２をプリント配線基板のランド
と直接接触させることができる。したがって、表面実装
する場合には好都合となる。特に、図２１に示した入出
力電極１８（入出力電極２０も同様）とスパイラル電極
１０の高さを同じにすることにより、突出した半田６２
もほぼ同一の高さに形成することができ、表面実装に際
してさらに好都合である。

【００６７】なお、素子表面の保護膜に合成樹脂等の他
の絶縁材料を使用してもよく、保護膜の穿孔にレーザ光
線を利用してもよい。また、図２０に示した平面図にお
いて、スパイラル電極１０の一方端に制御電極１６を形
成しておき、この一部に半田６２を盛るようにしてもよ
い。

【００６８】図２２は、上述した各実施例のインダクタ
素子を実際のＬＳＩ等の一部として形成する場合の説明
図である。同図に示すように、半導体チップ４４上の回
路の一部として上述した各実施例のインダクタ素子１０
０等を形成する。特に、上述した各実施例のインダクタ
素子は、半導体チップ４４上に各種回路を形成する工程
において同時に製造することができるため、後工程にお
ける配線処理等が不要になるといった利点がある。

【００６９】図２３は、上述した各実施例のインダクタ
素子に入力保護回路を追加した場合の構成の一例を示す
図である。ＭＯＳ構造を有する各実施例のインダクタ素
子は、スパイラル電極１０や蛇行電極１１０等の一方端
に設けられた制御電極１６に静電気によって発生する高
電圧が印加されると、スパイラル電極１０等とｐ−Ｓｉ
基板３０との間に介在する絶縁層２６（ゲート膜）が破
壊される。したがって、インダクタ素子１００等を単体
の素子として形成する場合には、制御電極１６に高電圧
が印加されて絶縁層２６が破壊されることを防止するた
めに保護回路が必要となる。

【００７０】同図に示す保護回路は、ともに複数のダイ
オードと抵抗とにより構成されており、スパイラル電極
１０等に高電圧が印加されると、動作電源ライン側ある
いは筐体アース側に電流がバイパスされるようになって
いる。特に同図（Ａ）の回路では数１００Ｖ、同図
（Ｂ）の回路では１０００〜２０００Ｖの静電耐量があ
り、使用環境等に応じて使用する保護回路を適宜選択す
ることができる。

【００７１】なお、本発明は上記各実施例に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。

【００７２】例えば、上述した各実施例においては、イ
ンダクタ素子１００等をＬＳＩ等の一部として形成でき
る点を効果としてあげたが、必ずしもＬＳＩ等の一部と
して形成する必要はなく、半導体基板上にインダクタ素
子１００等を形成した後に制御電極１６及び入出力電極
１８，２０のそれぞれに端子付けを行って、あるいは図
２０および図２１に示したような化学液相法を利用して
端子付けを行って、単体の素子として形成するようにし
てもよい。この場合には、同一の半導体基板上に複数個
のインダクタ素子１００を同時に形成し、その後半導体
基板を切り離して各インダクタ素子に端子付けを行うよ
うにすれば、容易に大量生産が可能となる。

【００７３】また、上述した各実施例においては、スパ
イラル電極１０や蛇行電極１１０の一方の端部に制御電
極１６を設けるようにしたが、必ずしも最端部に設ける
必要はなく、制御電極１６を外部に引出しやすい位置に
設けることができる。

【００７４】また、上述した各実施例のＬＣ素子は、ｐ
−Ｓｉ基板３０を利用して形成したが、同様にｎ型半導
体基板（ｎ−Ｓｉ基板）を利用して形成するようにして
もよい。ｎ−Ｓｉ基板を利用してｐ型のチャネルをイン
ダクタ導体として使用した場合には、キャリアとしてホ
ールが用いられるため、移動度が小さく高抵抗になり、
上述したｎチャネルをインダクタ導体として用いたイン
ダクタ素子１００とは異なる特性を有することになる。

【００７５】また、半導体基板はゲルマニウム等のシリ
コン以外の材料、あるいは非晶質材料であるアモルファ
スシリコン等を用いるようにしてもよい。

【００７６】

【００７７】

【００７８】

【００７９】

【００８０】

【００８１】

【図面の簡単な説明】

【図１】本発明を適用した第１実施例のインダクタ素子
の平面図である。

【図２】図１のＡ−Ａ線拡大断面図である。

【図３】図１のＢ−Ｂ線拡大断面図である。

【図４】図１のＣ−Ｃ線拡大断面図である。

【図５】チャネルが形成される状態を示す図である。

【図６】第１実施例のインダクタ素子のスパイラル電極
に沿った断面構造を示す図である。

【図７】チャネルの抵抗値を説明するための図である。

【図８】第１実施例のインダクタ素子の製造工程を示す
図である。

【図９】第２実施例のインダクタ素子の平面図である。

【図１０】図９のＡ−Ａ線拡大断面図である。

【図１１】図９のＢ−Ｂ線拡大断面図である。

【図１２】蛇行形状のインダクタの原理を示す図であ
る。

【図１３】蛇行形状に形成したインダクタ素子の他の例
を示す図である。

【図１４】曲線形状に形成したインダクタ素子を示す図
である。

【図１５】直線形状に形成したインダクタ素子を示す図
である。

【図１６】周回形状に形成したインダクタ素子を示す図
である。

【図１７】折り返し付きの周回形状に形成したインダク
タ素子を示す図である。

【図１８】蛇行形状に形成したインダクタ素子の他の例
を示す図である。

【図１９】蛇行形状に形成したインダクタ素子の他の例
を示す図である。

【図２０】化学液相法を用いて端子付けを行う場合の概
略を示す図である。

【図２１】化学液相法を用いて端子付けを行う場合の概
略を示す図である。

【図２２】各実施例のインダクタ素子をＬＳＩ等の一部
として形成する場合の説明図である。

【図２３】各実施例のインダクタ素子に保護回路を接続
した例を示す図である。

【符号の説明】

１０ スパイラル電極 １２ ソース １４ ドレイン １６ 制御電極 １８，２０ 入出力電極 ２２ チャネル ２６ 絶縁層 ３０ ｐ型シリコン（ｐ−Ｓｉ）基板 １００ インダクタ素子

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01F 17/00 H01L 27/04 H03H 7/01

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、渦巻き形状、
   蛇行形状、曲線形状のいずれかの形状を有するゲート電
   極と、 前記ゲート電極と前記半導体基板との間に形成された絶
   縁層と、 前記ゲート電極に対応して形成され、所定のインダクタ
   ンスを有するチャネルと、 前記半導体基板内にあって、前記チャネルの一端付近に
   形成された第１の拡散領域と、 前記半導体基板内にあって、前記チャネルの他端付近に
   形成された第２の拡散領域と、 前記第１の拡散領域に電気的に接続された第１の入出力
   電極と、 前記第２の拡散領域に電気的に接続された第２の入出力
   電極と、 を備え、前記第１および第２の拡散領域間に形成された
   前記チャネルをインダクタ導体として使用することを特
   徴とするインダクタ素子。
2. 【請求項２】 半導体基板上に形成され、所定形状を有
   するゲート電極と、 前記ゲート電極と前記半導体基板との間に形成された絶
   縁層と、 前記ゲート電極に対応して形成され、所定のインダクタ
   ンスを有するチャネルと、 前記半導体基板内にあって、前記チャネルの一端付近に
   形成された第１の拡散領域と、 前記半導体基板内にあって、前記チャネルの他端付近に
   形成された第２の拡散領域と、 前記第１の拡散領域に電気的に接続された第１の入出力
   電極と、 前記第２の拡散領域に電気的に接続された第２の入出力
   電極と、 を備え、 前記半導体基板表面近傍であって前記ゲート電極に対応
   して前記チャネルが形成される位置の少なくとも一部
   に、予めキャリアが注入され、 前記第１および第２の拡散領域間に形成された前記チャ
   ネルをインダクタ導体として使用することを特徴とする
   インダクタ素子。
3. 【請求項３】 半導体基板上に形成され、所定形状を有
   するゲート電極と、 前記ゲート電極と前記半導体基板との間に形成された絶
   縁層と、 前記ゲート電極に対応して形成され、所定のインダクタ
   ンスを有するチャネルと、 前記半導体基板内にあって、前記チャネルの一端付近に
   形成された第１の拡散領域と、 前記半導体基板内にあって、前記チャネルの他端付近に
   形成された第２の拡散領域と、 前記第１の拡散領域に電気的に接続された第１の入出力
   電極と、 前記第２の拡散領域に電気的に接続された第２の入出力
   電極と、 を備え、 前記ゲート電極に、過電圧を動作電源ライン側あるいは
   アース側にバイパスさせる保護回路を設け、 前記第１および第２の拡散領域間に形成された前記チャ
   ネルをインダクタ導体として使用することを特徴とする
   インダクタ素子。
4. 【請求項４】 請求項１、３のいずれかにおいて、 前記半導体基板表面近傍であって前記ゲート電極に対応
   して前記チャネルが形成される位置の少なくとも一部
   に、予めキャリアを注入することを特徴とするインダク
   タ素子。
5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記ゲート電極に対して印加するゲート電圧を可変に設
   定することにより、前記チャネルの抵抗値を可変に制御
   することを特徴とするインダクタ素子。
6. 【請求項６】 請求項１、２、請求項１に従属する請求
   項４、請求項１、２のいずれかに従属する請求項５のい
   ずれかにおいて、 前記ゲート電極に、過電圧を動作電源ライン側あるいは
   アース側にバイパスさせる保護回路を設けたことを特徴
   とするインダクタ素子。
7. 【請求項７】 請求項１〜５のいずれかのインダクタ素
   子を基板の一部として形成し、前記第１および第２の入
   出力電極間に形成された前記チャネルを信号ラインある
   いは電源ラインに挿入して一体形成したことを特徴とす
   る半導体装置。