JPH11261008A - 半導体基板上に形成されるインダクタンス素子 - Google Patents
半導体基板上に形成されるインダクタンス素子Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 107
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000012535 impurity Substances 0.000 claims abstract description 42
- 238000004804 winding Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000002887 superconductor Substances 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 70
- 238000000034 method Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000004907 flux Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 229920001197 polyacetylene Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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Abstract
(57)【要約】
【課題】半導体基板上に形成されるインダクタンス素子
の特性損失を少なくする。 【解決手段】第１の本発明は、インダクタンス素子を構
成する巻き線状の帯状導電膜の下の半導体基板表面に、
複数のＰＮ接合を形成し、そのＰＮ接合に逆バイアス電
圧を印加し、基板表面を完全に空乏化する。ＰＮ接合に
逆バイアスを印加することで、基板表面の不純物濃度が
高くても、その空乏層の延びを大きくすることができ、
完全に空乏化させることが可能になる。更に、第２の発
明は、インダクタンス素子を構成する巻き線状の帯状導
電膜の下の半導体基板表面に、酸素のイオン注入法によ
り形成される厚い絶縁領域を形成する。この絶縁領域
は、通常の集積回路素子領域上に形成される配線用の薄
い絶縁膜より大きな膜厚を有する。更に、第３の発明で
は、巻き線状に形成される帯状導電膜に、巻き線方向に
延びるスリットを形成し、帯状導電膜を巻き線方向に延
びる複数の並列配線とする。かかる構成にすることによ
り、帯状導電膜内に発生する渦電流の経路をなくし、渦
電流を抑制して特性損失を抑えることができる。
の特性損失を少なくする。 【解決手段】第１の本発明は、インダクタンス素子を構
成する巻き線状の帯状導電膜の下の半導体基板表面に、
複数のＰＮ接合を形成し、そのＰＮ接合に逆バイアス電
圧を印加し、基板表面を完全に空乏化する。ＰＮ接合に
逆バイアスを印加することで、基板表面の不純物濃度が
高くても、その空乏層の延びを大きくすることができ、
完全に空乏化させることが可能になる。更に、第２の発
明は、インダクタンス素子を構成する巻き線状の帯状導
電膜の下の半導体基板表面に、酸素のイオン注入法によ
り形成される厚い絶縁領域を形成する。この絶縁領域
は、通常の集積回路素子領域上に形成される配線用の薄
い絶縁膜より大きな膜厚を有する。更に、第３の発明で
は、巻き線状に形成される帯状導電膜に、巻き線方向に
延びるスリットを形成し、帯状導電膜を巻き線方向に延
びる複数の並列配線とする。かかる構成にすることによ
り、帯状導電膜内に発生する渦電流の経路をなくし、渦
電流を抑制して特性損失を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路を構成す
る半導体基板上に形成されるインダクタンス素子に関
し、特に損失が少なくインダクタンスの低下が少ない構
造のインダクタンス素子に関する。
る半導体基板上に形成されるインダクタンス素子に関
し、特に損失が少なくインダクタンスの低下が少ない構
造のインダクタンス素子に関する。
【０００２】
【従来の技術】近年において携帯電話等の携帯通信機器
の小型化が鋭意進められている。かかる小型携帯通信機
器に使用される高周波回路を、シリコン半導体を利用し
た集積回路で構成する要求が高まってきている。高周波
回路は、トランジスタ、抵抗、容量に加えて、コイルや
トランスといったインダクタンス素子が必要になる。従
って、シリコン半導体基板にトランジスタや抵抗等を利
用した集積回路と共に、インダクタンス素子も形成する
ことが必要になる。
の小型化が鋭意進められている。かかる小型携帯通信機
器に使用される高周波回路を、シリコン半導体を利用し
た集積回路で構成する要求が高まってきている。高周波
回路は、トランジスタ、抵抗、容量に加えて、コイルや
トランスといったインダクタンス素子が必要になる。従
って、シリコン半導体基板にトランジスタや抵抗等を利
用した集積回路と共に、インダクタンス素子も形成する
ことが必要になる。
【０００３】かかるインダクタンス素子は、一般的に
は、半導体基板表面に形成した絶縁膜上に、アルミニウ
ム等の帯状導電膜を渦巻き状にあるいは巻き線状の形成
することで実現される。しかしながら、かかる構成で
は、インダクタンス素子のごく近傍に半導体基板が存在
し、インダクタンス素子に電流を流した時に発生する磁
束の変化を妨げる渦電流がその半導体基板に発生し、特
性に損失が伴うことが知られている。
は、半導体基板表面に形成した絶縁膜上に、アルミニウ
ム等の帯状導電膜を渦巻き状にあるいは巻き線状の形成
することで実現される。しかしながら、かかる構成で
は、インダクタンス素子のごく近傍に半導体基板が存在
し、インダクタンス素子に電流を流した時に発生する磁
束の変化を妨げる渦電流がその半導体基板に発生し、特
性に損失が伴うことが知られている。
【０００４】即ち、巻き線状に形成された帯状導電層を
トランスにおける一次コイルと考えると、不純物を含む
半導体基板そのものは抵抗値が低いので高周波領域では
短絡された二次コイルのように作用する。この二次コイ
ルの存在による損失は、特に高周波領域において顕著に
見られ、そのような半導体基板内の渦電流の発生を防止
する為の提案がなされている。例えば、特開平7-183468
号には、シリコン半導体基板の表面に複数のＰＮ接合を
形成し、その接合に生成される空乏層により、渦電流を
抑制することが示されている。即ち、基板表面の渦電流
の経路を複数の空乏層により分断し、渦電流を抑制す
る。あるいは、特開平7-235640号には、シリコン半導体
基板の表面に複数のＰＮ接合を形成し、さらにそのＰＮ
接合に制御された逆バイアス電圧を印加することで、そ
の接合に形成される空乏層による容量を利用してＬＣ複
合回路素子を形成することが提案されている。この公知
例においても、基板表面に形成される空乏層により渦電
流の発生が抑えられることが示されている。
トランスにおける一次コイルと考えると、不純物を含む
半導体基板そのものは抵抗値が低いので高周波領域では
短絡された二次コイルのように作用する。この二次コイ
ルの存在による損失は、特に高周波領域において顕著に
見られ、そのような半導体基板内の渦電流の発生を防止
する為の提案がなされている。例えば、特開平7-183468
号には、シリコン半導体基板の表面に複数のＰＮ接合を
形成し、その接合に生成される空乏層により、渦電流を
抑制することが示されている。即ち、基板表面の渦電流
の経路を複数の空乏層により分断し、渦電流を抑制す
る。あるいは、特開平7-235640号には、シリコン半導体
基板の表面に複数のＰＮ接合を形成し、さらにそのＰＮ
接合に制御された逆バイアス電圧を印加することで、そ
の接合に形成される空乏層による容量を利用してＬＣ複
合回路素子を形成することが提案されている。この公知
例においても、基板表面に形成される空乏層により渦電
流の発生が抑えられることが示されている。
【０００５】図６は、かかる公知例のインダクタンス素
子の構造を示す図である。Ｐ型の半導体基板１０の表面
にＮ型の不純物領域１４が形成され、基板表面に複数の
ＰＮ接合が形成される。そして、基板１０の表面上に形
成した絶縁膜１２上に、渦巻き状の帯状の導電膜１６が
形成される。この帯状導電膜１６の一端１６Ａは、図示
しない配線に接続され、また、他端１６Ｂは、絶縁膜１
２内に形成された下層の配線１８に接続される。帯状導
電膜１６の一端から他端に向かって図中の矢印２２の方
向に電流を流すと、それにより磁束が渦巻き配線内に発
生する。
子の構造を示す図である。Ｐ型の半導体基板１０の表面
にＮ型の不純物領域１４が形成され、基板表面に複数の
ＰＮ接合が形成される。そして、基板１０の表面上に形
成した絶縁膜１２上に、渦巻き状の帯状の導電膜１６が
形成される。この帯状導電膜１６の一端１６Ａは、図示
しない配線に接続され、また、他端１６Ｂは、絶縁膜１
２内に形成された下層の配線１８に接続される。帯状導
電膜１６の一端から他端に向かって図中の矢印２２の方
向に電流を流すと、それにより磁束が渦巻き配線内に発
生する。
【０００６】図６に示された構成では、複数のＰＮ接合
に空乏層が形成されるので、基板１０の表面側に空乏層
が多く形成され、帯状導電膜１６からなるインダクタン
ス素子により発生した磁束に対して半導体基板１０内に
発生する渦電流の流れる抵抗を高くすることができ、渦
電流を抑制し上記した渦電流による損失とインダクタン
スの低下を防止することができる。
に空乏層が形成されるので、基板１０の表面側に空乏層
が多く形成され、帯状導電膜１６からなるインダクタン
ス素子により発生した磁束に対して半導体基板１０内に
発生する渦電流の流れる抵抗を高くすることができ、渦
電流を抑制し上記した渦電流による損失とインダクタン
スの低下を防止することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来例は、半導体基板１０の表面に複数の空乏層を形成
するだけで、依然として基板表面に渦電流は発生する。
また、帯状導電膜の一次コイルと基板内の渦電流の二次
コイルとの間には空乏化していない半導体領域が存在す
るので、両コイル間の相互インダクタンスは低くない。
半導体基板の表面領域を全て空乏化することが考えられ
るが、実際に集積回路が形成されるシリコン半導体基板
１０の表面に、基板と反対導電型の不純物領域１４を形
成する場合、微細加工には自ずと限界がある。従って、
基板表面が完全に空乏化する程度に複数のＰＮ接合を近
接して形成することは困難である。更に、集積回路が形
成される半導体基板１０はそれ自体高い不純物濃度を有
するので、表面に形成されたＰＮ接合間に自然に延びる
空乏層の幅はそれほど大きくはならない。その結果、せ
いぜいＰＮ接合に沿った薄い空乏層が形成されるに止ま
る。従って、基板表面は完全に空乏化することはなく、
上記した通り従来例では、渦電流が発生する領域の抵抗
を上げる程度の効果しかない。
従来例は、半導体基板１０の表面に複数の空乏層を形成
するだけで、依然として基板表面に渦電流は発生する。
また、帯状導電膜の一次コイルと基板内の渦電流の二次
コイルとの間には空乏化していない半導体領域が存在す
るので、両コイル間の相互インダクタンスは低くない。
半導体基板の表面領域を全て空乏化することが考えられ
るが、実際に集積回路が形成されるシリコン半導体基板
１０の表面に、基板と反対導電型の不純物領域１４を形
成する場合、微細加工には自ずと限界がある。従って、
基板表面が完全に空乏化する程度に複数のＰＮ接合を近
接して形成することは困難である。更に、集積回路が形
成される半導体基板１０はそれ自体高い不純物濃度を有
するので、表面に形成されたＰＮ接合間に自然に延びる
空乏層の幅はそれほど大きくはならない。その結果、せ
いぜいＰＮ接合に沿った薄い空乏層が形成されるに止ま
る。従って、基板表面は完全に空乏化することはなく、
上記した通り従来例では、渦電流が発生する領域の抵抗
を上げる程度の効果しかない。
【０００８】更に、図７の等価回路図に示される通り、
基板１０の不純物濃度が比較的高く、その基板内の抵抗
Ｒｓは比較的低い。また同様に、表面に形成されたＮ型
不純物領域１４の抵抗ｒｎも比較的低い。そのため、Ｐ
Ｎ接合により形成された容量Ｃが、インダクタンス素子
Ｌに電気的につながり、インダクタンス素子の特性に影
響を与える。
基板１０の不純物濃度が比較的高く、その基板内の抵抗
Ｒｓは比較的低い。また同様に、表面に形成されたＮ型
不純物領域１４の抵抗ｒｎも比較的低い。そのため、Ｐ
Ｎ接合により形成された容量Ｃが、インダクタンス素子
Ｌに電気的につながり、インダクタンス素子の特性に影
響を与える。
【０００９】上記した通り、帯状導電膜１６によるイン
ダクタンス素子が一次コイルとなり、基板内の渦電流の
経路が二次コイルとなることから、よりインダクタンス
素子の損失をなくし特性を良くするためには、両コイル
間の絶縁を強くして両コイル間の実効的な相互インダク
タンスを低くすることが必要である。
ダクタンス素子が一次コイルとなり、基板内の渦電流の
経路が二次コイルとなることから、よりインダクタンス
素子の損失をなくし特性を良くするためには、両コイル
間の絶縁を強くして両コイル間の実効的な相互インダク
タンスを低くすることが必要である。
【００１０】更に、図５に示された通り、帯状導電膜１
６に電流２２を流すことにより、基板内に加えて、帯状
導電膜１６自体にも渦電流２０が発生する。特に、内側
に巻かれた帯状導電膜１６には、多くの磁束が発生する
ので、渦電流２０の発生が大きくなる。かかる渦電流も
ロスの原因となるので、避けることが要求される。その
場合、帯状導電膜１６の配線幅を狭くすることが考えら
れるが、配線幅を狭くすると、抵抗が大きくなり更にそ
れ自体のインダクタンス成分も大きくなり好ましくな
い。
６に電流２２を流すことにより、基板内に加えて、帯状
導電膜１６自体にも渦電流２０が発生する。特に、内側
に巻かれた帯状導電膜１６には、多くの磁束が発生する
ので、渦電流２０の発生が大きくなる。かかる渦電流も
ロスの原因となるので、避けることが要求される。その
場合、帯状導電膜１６の配線幅を狭くすることが考えら
れるが、配線幅を狭くすると、抵抗が大きくなり更にそ
れ自体のインダクタンス成分も大きくなり好ましくな
い。
【００１１】そこで、本発明は、半導体基板表面に形成
される帯状導電膜によるインダクタンス素子と、半導体
基板内の領域との間の絶縁性をより高くした構造のイン
ダクタンス素子を提供することにある。
される帯状導電膜によるインダクタンス素子と、半導体
基板内の領域との間の絶縁性をより高くした構造のイン
ダクタンス素子を提供することにある。
【００１２】更に、本発明は、半導体基板表面に形成さ
れる帯状導電膜自体に発生する渦電流を抑えた構造のイ
ンダクタンス素子を提供することにある。
れる帯状導電膜自体に発生する渦電流を抑えた構造のイ
ンダクタンス素子を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成する為
に、第１の本発明は、インダクタンス素子を構成する巻
き線状の帯状導電膜の下の半導体基板表面に、複数のＰ
Ｎ接合を形成し、そのＰＮ接合に逆バイアス電圧を印加
し、基板表面を完全に空乏化する。ＰＮ接合に逆バイア
スを印加することで、基板表面の不純物濃度が高く隣接
するＰＮ接合がある程度離間していても、その空乏層の
延びを大きくすることができ、完全に空乏化させること
が可能になる。
に、第１の本発明は、インダクタンス素子を構成する巻
き線状の帯状導電膜の下の半導体基板表面に、複数のＰ
Ｎ接合を形成し、そのＰＮ接合に逆バイアス電圧を印加
し、基板表面を完全に空乏化する。ＰＮ接合に逆バイア
スを印加することで、基板表面の不純物濃度が高く隣接
するＰＮ接合がある程度離間していても、その空乏層の
延びを大きくすることができ、完全に空乏化させること
が可能になる。
【００１４】更に、上記の目的を達成する為に、第２の
発明は、インダクタンス素子を構成する巻き線状の帯状
導電膜の下の半導体基板表面に、酸素のイオン注入法に
より形成される厚い絶縁領域を形成する。この絶縁領域
は、通常の集積回路素子領域上に形成される配線用の薄
い絶縁膜より大きな膜厚を有する。この厚い絶縁領域の
存在により、インダクタンス素子の一次コイルと半導体
基板内の渦電流による二次コイルとの間の実効的な相互
インダクタンスを小さくすることができる。また、複数
のＰＮ接合を利用した完全空乏化する場合よりも、より
確実な絶縁が得られるので、インダクタンス素子の損失
は少ない。
発明は、インダクタンス素子を構成する巻き線状の帯状
導電膜の下の半導体基板表面に、酸素のイオン注入法に
より形成される厚い絶縁領域を形成する。この絶縁領域
は、通常の集積回路素子領域上に形成される配線用の薄
い絶縁膜より大きな膜厚を有する。この厚い絶縁領域の
存在により、インダクタンス素子の一次コイルと半導体
基板内の渦電流による二次コイルとの間の実効的な相互
インダクタンスを小さくすることができる。また、複数
のＰＮ接合を利用した完全空乏化する場合よりも、より
確実な絶縁が得られるので、インダクタンス素子の損失
は少ない。
【００１５】更に、上記の目的を達成する為に、第３の
発明では、巻き線状に形成される帯状導電膜に、巻き線
方向に延びるスリットを形成し、帯状導電膜を巻き線方
向に延びる複数の並列配線とする。かかる構成にするこ
とにより、帯状導電膜内に発生する渦電流の経路をなく
し、渦電流を抑制して特性損失を抑えることができる。
発明では、巻き線状に形成される帯状導電膜に、巻き線
方向に延びるスリットを形成し、帯状導電膜を巻き線方
向に延びる複数の並列配線とする。かかる構成にするこ
とにより、帯状導電膜内に発生する渦電流の経路をなく
し、渦電流を抑制して特性損失を抑えることができる。
【００１６】更に、上記の目的を達成する為に、第４の
発明では、巻き線状に形成される帯状導電膜を、巻き線
方向の導電率が巻き線方向と垂直方向の導電率よりも高
い異方性導電性を有する材料で構成する。例えば、酸化
物超電導体や有機導電材料を利用することにより、巻き
線方向の導電率が高く、それとは垂直方向の導電率が低
い帯状導電膜を形成することができる。かかる材料の場
合は、帯状導電膜の巻き線方向の抵抗の増加を防止しつ
つ内部に発生する渦電流を抑えることができる。
発明では、巻き線状に形成される帯状導電膜を、巻き線
方向の導電率が巻き線方向と垂直方向の導電率よりも高
い異方性導電性を有する材料で構成する。例えば、酸化
物超電導体や有機導電材料を利用することにより、巻き
線方向の導電率が高く、それとは垂直方向の導電率が低
い帯状導電膜を形成することができる。かかる材料の場
合は、帯状導電膜の巻き線方向の抵抗の増加を防止しつ
つ内部に発生する渦電流を抑えることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１８】図１は、実施の形態例のインダクタンス素
子の構造図である。この例では、Ｐ型の半導体基板１０
の表面に複数のＮ型不純物領域１４が形成され、表面に
複数のＰＮ接合が形成される。更に、半導体基板１０の
内部には、より濃度の高いＮ型の埋込み不純物領域３０
が形成される。この埋め込み不純物領域３０は、例え
ば、高エネルギーイオン注入法により形成することがで
きる。そして、この埋め込み不純物領域３０は、Ｎ型不
純物領域１４と同時に形成されるＮ型の不純物領域３２
により基板表面に導出される。
子の構造図である。この例では、Ｐ型の半導体基板１０
の表面に複数のＮ型不純物領域１４が形成され、表面に
複数のＰＮ接合が形成される。更に、半導体基板１０の
内部には、より濃度の高いＮ型の埋込み不純物領域３０
が形成される。この埋め込み不純物領域３０は、例え
ば、高エネルギーイオン注入法により形成することがで
きる。そして、この埋め込み不純物領域３０は、Ｎ型不
純物領域１４と同時に形成されるＮ型の不純物領域３２
により基板表面に導出される。
【００１９】そして、半導体基板１０とＮ型不純物涼気
１４との間のＰＮ接合に対して、逆バイアス電圧Ｖが印
加される。この逆バイアス電圧Ｖは、基板表面のＰＮ接
合から延びる空乏層がつながる程度の電圧である。
１４との間のＰＮ接合に対して、逆バイアス電圧Ｖが印
加される。この逆バイアス電圧Ｖは、基板表面のＰＮ接
合から延びる空乏層がつながる程度の電圧である。
【００２０】図２は、図１のインダクタンス素子に逆バ
イアス電圧を印加した時の詳細断面図である。図中右側
に示される不純物濃度分布のように、Ｎ型不純物領域１
４の不純物濃度分布１４Ｎは、基板表面で濃度が低く、
基板内部に向かって濃度が高くなる。また、埋込不純物
領域３０の不純物濃度分布３０Ｎは、図示される通り、
Ｎ型不純物領域１４よりも高い濃度である。
イアス電圧を印加した時の詳細断面図である。図中右側
に示される不純物濃度分布のように、Ｎ型不純物領域１
４の不純物濃度分布１４Ｎは、基板表面で濃度が低く、
基板内部に向かって濃度が高くなる。また、埋込不純物
領域３０の不純物濃度分布３０Ｎは、図示される通り、
Ｎ型不純物領域１４よりも高い濃度である。
【００２１】そして、基板１０の表面領域でのＰＮ接合
間に印加される逆バイアス電圧Ｖは、基板表面の導電層
３３から、Ｎ型不純物領域３２、Ｎ型の埋込不純物領域
３０を介してインダクタンス素子の下のＰＮ接合を形成
するＮ型不純物領域１４に印加される。従って、そのＰ
Ｎ接合から延びる空乏層は、破線に示した様に拡がる。
即ち、基板１０の表面側での空乏層の延びは大きく、隣
接するＰＮ接合から延びる空乏層がつながり、基板表面
は完全に空乏化する。また、不純物濃度が高い基板内部
のＰＮ接合から拡がる空乏層の延びは、基板表面に比較
して少ない。従って、基板内部の埋込不純物領域３０か
ら印加される電圧は、不純物領域１４の垂直方向の非空
乏領域（Ｎ型半導体領域）を介して、基板表面に有効に
印加され、基板表面の完全空乏化が可能になる。
間に印加される逆バイアス電圧Ｖは、基板表面の導電層
３３から、Ｎ型不純物領域３２、Ｎ型の埋込不純物領域
３０を介してインダクタンス素子の下のＰＮ接合を形成
するＮ型不純物領域１４に印加される。従って、そのＰ
Ｎ接合から延びる空乏層は、破線に示した様に拡がる。
即ち、基板１０の表面側での空乏層の延びは大きく、隣
接するＰＮ接合から延びる空乏層がつながり、基板表面
は完全に空乏化する。また、不純物濃度が高い基板内部
のＰＮ接合から拡がる空乏層の延びは、基板表面に比較
して少ない。従って、基板内部の埋込不純物領域３０か
ら印加される電圧は、不純物領域１４の垂直方向の非空
乏領域（Ｎ型半導体領域）を介して、基板表面に有効に
印加され、基板表面の完全空乏化が可能になる。
【００２２】図１の例では、Ｐ型半導体基板１０の表面
には、平面図で複数本のＮ型不純物領域１４が形成され
るが、本発明はかかる形状に限定されず、例えば、平面
図で格子状あるいは微小領域をマトリクス状に配置した
形状であっても良い。基板表面において、より多くのＰ
Ｎ接合が終端する構造であれば、そのＰＮ接合から延び
る空乏層により基板表面が完全に空乏化しやすくなる。
には、平面図で複数本のＮ型不純物領域１４が形成され
るが、本発明はかかる形状に限定されず、例えば、平面
図で格子状あるいは微小領域をマトリクス状に配置した
形状であっても良い。基板表面において、より多くのＰ
Ｎ接合が終端する構造であれば、そのＰＮ接合から延び
る空乏層により基板表面が完全に空乏化しやすくなる。
【００２３】本実施の形態例では、インダクタンス素子
を構成する巻き線状の帯状導電膜１６が、上記のＰＮ接
合が形成された領域上の絶縁膜１２上に形成される。こ
の帯状導電膜１６は、図１に示される通り、巻き線方向
に延びるスリット３４を有する。従って、帯状導電膜１
６は、巻き線方向に延びる複数の並列接続された配線構
造となる。
を構成する巻き線状の帯状導電膜１６が、上記のＰＮ接
合が形成された領域上の絶縁膜１２上に形成される。こ
の帯状導電膜１６は、図１に示される通り、巻き線方向
に延びるスリット３４を有する。従って、帯状導電膜１
６は、巻き線方向に延びる複数の並列接続された配線構
造となる。
【００２４】帯状導電膜１６内にスリット３４を形成す
ることにより、帯状導電膜１６の両端１６Ａ，１６Ｂ間
に電流を流した場合でも、帯状導電膜１６内に発生する
渦電流を少なくすることができる。インダクタンス素子
を構成する帯状導電膜１６は、それ自体がインダクタン
ス成分を持たない様にある程度の幅をもつ必要がある。
しかしながら、その線幅が大きすぎると、特に巻き線状
の内周部分では、多くの磁束が貫通し、それに対する渦
電流が帯状導電膜１６内に発生する。そこで、本実施の
形態例では、その帯状導電膜１６内にスリット３４を形
成し、その渦電流を抑える。帯状導電膜１６の幅方向の
渦電流の流れる経路がなくなり、その分発生する渦電流
はより小さい領域のみとなる。また、スリット３４を形
成しても、帯状導電膜１６は並列接続されているので巻
き線方向の抵抗が低くなることはない。
ることにより、帯状導電膜１６の両端１６Ａ，１６Ｂ間
に電流を流した場合でも、帯状導電膜１６内に発生する
渦電流を少なくすることができる。インダクタンス素子
を構成する帯状導電膜１６は、それ自体がインダクタン
ス成分を持たない様にある程度の幅をもつ必要がある。
しかしながら、その線幅が大きすぎると、特に巻き線状
の内周部分では、多くの磁束が貫通し、それに対する渦
電流が帯状導電膜１６内に発生する。そこで、本実施の
形態例では、その帯状導電膜１６内にスリット３４を形
成し、その渦電流を抑える。帯状導電膜１６の幅方向の
渦電流の流れる経路がなくなり、その分発生する渦電流
はより小さい領域のみとなる。また、スリット３４を形
成しても、帯状導電膜１６は並列接続されているので巻
き線方向の抵抗が低くなることはない。
【００２５】このスリット４３は、巻き線状の帯状導電
膜１６の内周の巻き線部分にのみ形成しても有効であ
る。巻き線の外周よりも内周の部分でより多くの磁束が
貫通するので、その部分の帯状導電膜１６にスリットを
形成するだけでも、有効に渦電流を抑制することができ
る。
膜１６の内周の巻き線部分にのみ形成しても有効であ
る。巻き線の外周よりも内周の部分でより多くの磁束が
貫通するので、その部分の帯状導電膜１６にスリットを
形成するだけでも、有効に渦電流を抑制することができ
る。
【００２６】図３は、別の実施の形態例のインダクタン
ス素子の断面図である。図３には、インダクタンス素子
を構成する帯状導電膜１６と、集積回路を構成するＭＯ
Ｓトランジスタ４２とが示される。通常のＭＯＳトラン
ジスタ４２は、Ｐ型基板の表面に形成したＮ型ソース・
ドレイン領域４３と、ゲート酸化膜上に形成したゲート
電極４４と、基板表面に形成された絶縁膜１２上に導出
される配線層４５等で構成される。かかる絶縁膜１２
は、例えばＣＶＤ法等により形成されるシリコン酸化膜
であるが、その膜厚は全体でせいぜい５０００オングス
トローム程度である。
ス素子の断面図である。図３には、インダクタンス素子
を構成する帯状導電膜１６と、集積回路を構成するＭＯ
Ｓトランジスタ４２とが示される。通常のＭＯＳトラン
ジスタ４２は、Ｐ型基板の表面に形成したＮ型ソース・
ドレイン領域４３と、ゲート酸化膜上に形成したゲート
電極４４と、基板表面に形成された絶縁膜１２上に導出
される配線層４５等で構成される。かかる絶縁膜１２
は、例えばＣＶＤ法等により形成されるシリコン酸化膜
であるが、その膜厚は全体でせいぜい５０００オングス
トローム程度である。
【００２７】それに対して、インダクタンス素子を構成
する帯状導電膜１６が形成される領域の下には、基板１
０の表面から内部に厚い絶縁領域４０が形成される。こ
の絶縁領域４０は、例えばサイモックス法と呼ばれる半
導体基板上にＳＯＩ（Silicon on Insulator) 構造を形
成する場合に利用される方法により形成される。即ち、
このサイモックス法によれば、基板表面に酸素イオンを
注入することにより、半導体シリコン基板の表面から内
部へ延びる厚い領域を酸化シリコン領域４０に変えるこ
とができる。従って、この絶縁領域４０は、例えばその
膜厚が１００００オングストローム以上あり、通常の集
積回路素子上の配線用の絶縁膜１２の膜厚よりもかなり
厚くすることができる。
する帯状導電膜１６が形成される領域の下には、基板１
０の表面から内部に厚い絶縁領域４０が形成される。こ
の絶縁領域４０は、例えばサイモックス法と呼ばれる半
導体基板上にＳＯＩ（Silicon on Insulator) 構造を形
成する場合に利用される方法により形成される。即ち、
このサイモックス法によれば、基板表面に酸素イオンを
注入することにより、半導体シリコン基板の表面から内
部へ延びる厚い領域を酸化シリコン領域４０に変えるこ
とができる。従って、この絶縁領域４０は、例えばその
膜厚が１００００オングストローム以上あり、通常の集
積回路素子上の配線用の絶縁膜１２の膜厚よりもかなり
厚くすることができる。
【００２８】この様に、インダクタンス素子を構成する
帯状導電膜１６の下に、配線用の絶縁膜１2 に加えて、
基板１０の表面から内部へ延びる厚い絶縁領域４０を形
成することにより、帯状導電膜１６とその直下の基板内
部の半導体領域との間が完全に絶縁される。また、その
距離も大きくなり、帯状導電膜１６による一次コイルと
基板内部に発生する渦電流による二次コイルとの間の相
互インダクタンスを小さくすることができる。また、基
板内の渦電流の発生自体も抑制される。
帯状導電膜１６の下に、配線用の絶縁膜１2 に加えて、
基板１０の表面から内部へ延びる厚い絶縁領域４０を形
成することにより、帯状導電膜１６とその直下の基板内
部の半導体領域との間が完全に絶縁される。また、その
距離も大きくなり、帯状導電膜１６による一次コイルと
基板内部に発生する渦電流による二次コイルとの間の相
互インダクタンスを小さくすることができる。また、基
板内の渦電流の発生自体も抑制される。
【００２９】図４は、図３のインダクタンス素子の一部
断面斜視図である。図４に示される通り、帯状導電膜１
６の下には、厚い絶縁領域４０が形成される。更に、図
４の帯状導電膜１６の巻き線の内周部分には、複数のス
リット３４が形成される。帯状導電膜１６に電流が流れ
ることにより発生する磁束密度がより高い巻き線の内周
部分に、複数のスリット３４を設けることにより、帯状
導電膜１６内に発生する渦電流をより効率的に抑えるこ
とができる。
断面斜視図である。図４に示される通り、帯状導電膜１
６の下には、厚い絶縁領域４０が形成される。更に、図
４の帯状導電膜１６の巻き線の内周部分には、複数のス
リット３４が形成される。帯状導電膜１６に電流が流れ
ることにより発生する磁束密度がより高い巻き線の内周
部分に、複数のスリット３４を設けることにより、帯状
導電膜１６内に発生する渦電流をより効率的に抑えるこ
とができる。
【００３０】図５は、更に別のインダクタンス素子の構
造を示す平面図である。この例は、インダクタンス素子
を構成する帯状導電膜内に発生する渦電流を抑える為
に、その帯状導電膜を、巻き線方向の導電率がその垂直
方向の導電率よりも大きい異方性の導電率をもつ材料に
より形成する。かかる材料は、例えば、セラミック系の
酸化物超電導体である、Ｙ2 Ｂａ4 Ｃｕ7 Ｏ15やＬａＢ
ａ2 Ｃｕ3 Ｏ7 等である。或いは、別の材料として、ポ
リアセチレン等の有機導電材料である。これらの材料
は、例えば、スパッタリング法や反応性蒸着法によりこ
れらの材料の薄膜を形成した後に、化学的エッチングや
イオンエッチング法により任意の形状に加工するなどの
方法により形成することで、一定方向の導電率がそれに
垂直な方向の導電率よりも大きくなるようにすることが
できる。
造を示す平面図である。この例は、インダクタンス素子
を構成する帯状導電膜内に発生する渦電流を抑える為
に、その帯状導電膜を、巻き線方向の導電率がその垂直
方向の導電率よりも大きい異方性の導電率をもつ材料に
より形成する。かかる材料は、例えば、セラミック系の
酸化物超電導体である、Ｙ2 Ｂａ4 Ｃｕ7 Ｏ15やＬａＢ
ａ2 Ｃｕ3 Ｏ7 等である。或いは、別の材料として、ポ
リアセチレン等の有機導電材料である。これらの材料
は、例えば、スパッタリング法や反応性蒸着法によりこ
れらの材料の薄膜を形成した後に、化学的エッチングや
イオンエッチング法により任意の形状に加工するなどの
方法により形成することで、一定方向の導電率がそれに
垂直な方向の導電率よりも大きくなるようにすることが
できる。
【００３１】図５に示された例では、巻き線状の帯状導
電膜を、図中の水平方向の下層配線１６１，１６３，１
６５，１６７と、図中の垂直方向の上層配線１６０，１
６２，１６４，１６６とで構成する。上記した方法によ
り、先ず下層配線用の異方性導電材料層を形成し、図中
の横方向のパターンにエッチングして、下層配線１６
１，１６３，１６５，１６７を形成する。更に、その上
に絶縁層を形成し上層と下層を接続するビア・ホールを
形成し、さらに上層配線用の異方性導電材料層を形成
し、図中の縦方向のパターンにエッチングして、上層配
線１６０，１６２，１６４，１６６を形成する。その結
果、一端１６Ａから他端１６Ｂまでの巻き線状の帯状導
電膜が形成される。
電膜を、図中の水平方向の下層配線１６１，１６３，１
６５，１６７と、図中の垂直方向の上層配線１６０，１
６２，１６４，１６６とで構成する。上記した方法によ
り、先ず下層配線用の異方性導電材料層を形成し、図中
の横方向のパターンにエッチングして、下層配線１６
１，１６３，１６５，１６７を形成する。更に、その上
に絶縁層を形成し上層と下層を接続するビア・ホールを
形成し、さらに上層配線用の異方性導電材料層を形成
し、図中の縦方向のパターンにエッチングして、上層配
線１６０，１６２，１６４，１６６を形成する。その結
果、一端１６Ａから他端１６Ｂまでの巻き線状の帯状導
電膜が形成される。
【００３２】下層配線１６１，１６３，１６５，１６７
は、図中の矢印（図中水平方向）で示される巻き線方向
の導電率が、それに垂直な方向の導電率よりも高い。ま
た同様に、上層配線１６０，１６２，１６４，１６６
は、図中の矢印（図中垂直方向）で示される巻き線方向
の導電率が、それに垂直な方向の導電率よりも高い。従
って、図５のインダクタンスの帯状導電膜は、その巻き
線方向の導電性を犠牲にすることなく、それ自身に発生
する渦電流を抑制することができる。
は、図中の矢印（図中水平方向）で示される巻き線方向
の導電率が、それに垂直な方向の導電率よりも高い。ま
た同様に、上層配線１６０，１６２，１６４，１６６
は、図中の矢印（図中垂直方向）で示される巻き線方向
の導電率が、それに垂直な方向の導電率よりも高い。従
って、図５のインダクタンスの帯状導電膜は、その巻き
線方向の導電性を犠牲にすることなく、それ自身に発生
する渦電流を抑制することができる。
【００３３】
【発明の効果】以上説明した通り、本発明によれば、半
導体基板上に形成されるインダクタンス素子において、
インダクタンス素子を構成する帯状導電膜の下の基板表
面に複数のＰＮ接合を形成し、そのＰＮ接合に逆バイア
ス電圧を印加して、基板表面が完全に空乏化するように
したので、基板表面で発生する渦電流を抑えることがで
きる。更に、基板表面の帯状導電膜による一次コイルと
基板内部に発生する渦電流による二次コイルとの間の相
互インダクタンスを低くすることができる。従って、イ
ンダクタンス素子の特性の損失を少なくすることができ
る。
導体基板上に形成されるインダクタンス素子において、
インダクタンス素子を構成する帯状導電膜の下の基板表
面に複数のＰＮ接合を形成し、そのＰＮ接合に逆バイア
ス電圧を印加して、基板表面が完全に空乏化するように
したので、基板表面で発生する渦電流を抑えることがで
きる。更に、基板表面の帯状導電膜による一次コイルと
基板内部に発生する渦電流による二次コイルとの間の相
互インダクタンスを低くすることができる。従って、イ
ンダクタンス素子の特性の損失を少なくすることができ
る。
【００３４】また、本発明によれば、半導体基板上に形
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜の下の基板表面内部に分厚い絶縁
領域を形成したので、基板内に発生する渦電流を抑える
ことができる。また、その厚い絶縁領域により、基板表
面の帯状導電膜による一次コイルと基板内部に発生する
渦電流による二次コイルとの間の相互インダクタンスを
低くすることができる。従って、インダクタンス素子の
特性の損失を少なくすることができる。
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜の下の基板表面内部に分厚い絶縁
領域を形成したので、基板内に発生する渦電流を抑える
ことができる。また、その厚い絶縁領域により、基板表
面の帯状導電膜による一次コイルと基板内部に発生する
渦電流による二次コイルとの間の相互インダクタンスを
低くすることができる。従って、インダクタンス素子の
特性の損失を少なくすることができる。
【００３５】また、本発明によれば、半導体基板上に形
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜にスリットを形成したので、その
帯状導電膜自体に発生する渦電流を抑えることができ
る。従って、インダクタンス素子の特性の損失を少なく
することができる。
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜にスリットを形成したので、その
帯状導電膜自体に発生する渦電流を抑えることができ
る。従って、インダクタンス素子の特性の損失を少なく
することができる。
【００３６】更に、本発明によれば、半導体基板上に形
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜を、巻き線方向の導電率がそれと
垂直方向の導電率より高い異方性導電率を有する材料で
構成されるので、帯状導電膜自体に発生する渦電流を抑
えることができる。従って、インダクタンス素子の特性
の損失を少なくすることができる。
成されるインダクタンス素子において、インダクタンス
を構成する帯状導電膜を、巻き線方向の導電率がそれと
垂直方向の導電率より高い異方性導電率を有する材料で
構成されるので、帯状導電膜自体に発生する渦電流を抑
えることができる。従って、インダクタンス素子の特性
の損失を少なくすることができる。
【図１】実施の形態例のインダクタンス素子の構造図で
ある。
ある。
【図２】図１のインダクタンス素子に逆バイアス電圧を
印加した時の詳細断面図である。
印加した時の詳細断面図である。
【図３】別の実施の形態例のインダクタンス素子の断面
図である。
図である。
【図４】図３のインダクタンス素子の一部断面斜視図で
ある。
ある。
【図５】別のインダクタンス素子の構造を示す平面図で
ある。
ある。
【図６】公知例のインダクタンス素子の構造を示す図で
ある。
ある。
【図７】図６の等価回路図である。
【符号の説明】 １０ Ｐ型の半導体基板 １２ 配線用の絶縁膜 １４ Ｎ型の不純物領域 １６ 巻き線状の帯状導電膜 ２０ 渦電流 ３０ Ｎ型の埋込不純物領域 ３２ Ｎ型の不純物領域 ３４ スリット ４０ 厚い絶縁領域 １６０〜１６７ 異方性導電率をもつ配線膜
Claims (8)
- 【請求項１】半導体基板上に形成されるインダクタンス
素子において、 前記半導体基板の表面に形成された複数のＰＮ接合と、 前記複数のＰＮ接合が形成された領域上の絶縁膜上に形
成され、前記インダクタンス素子を構成する巻き線状の
帯状導電膜と、 前記複数のＰＮ接合間に逆バイアス電圧が印加されて、
少なくとも前記半導体基板表面領域が完全に空乏化して
いることを特徴とするインダクタンス素子。 - 【請求項２】請求項１において、 前記半導体基板が一導電型であり、該基板の表面側から
基板内部に向かって不純物濃度が増加する反対導電型の
第１の不純物領域が前記基板の表面に形成されて前記Ｐ
Ｎ接合が形成され、前記第１の不純物領域への逆バイア
ス電圧の印加は、当該第１の不純物領域の基板内部側か
ら行われることを特徴とするインダクタンス素子。 - 【請求項３】請求項２において、 更に、前記反対導電型であって前記第１の不純物領域に
接続し該基板内部に埋め込み形成される第２の不純物領
域を更に有し、前記逆バイアス電圧の印加は、前記第２
の不純物領域を介して行われることを特徴とするインダ
クタンス素子。 - 【請求項４】半導体基板上に形成されるインダクタンス
素子を有する半導体集積回路において、 酸素の注入により形成され、前記半導体基板の表面から
内部に形成された所定の厚みを有する絶縁領域と、 前記絶縁領域が形成された領域上に形成され、前記イン
ダクタンス素子を構成する巻き線状の帯状導電膜と、 前記半導体基板の前記絶縁領域とは別の領域に形成され
た回路素子と、 前記回路素子が形成された領域上に形成され、前記絶縁
領域よりも膜厚が薄い絶縁膜と、 前記回路素子と接続され、該絶縁膜上に形成される配線
層とを有することを特徴とする半導体集積回路。 - 【請求項５】半導体基板上に形成されるインダクタンス
素子において、 前記半導体基板の表面に形成された絶縁膜と、 前記絶縁膜上に形成され、前記インダクタンス素子を構
成する巻き線状の帯状導電膜とを有し、 前記帯状導電膜に、前記巻き線方向にスリットが形成さ
れていることを特徴とするインダクタンス素子。 - 【請求項６】半導体基板上に形成されるインダクタンス
素子において、 前記半導体基板の表面に形成された絶縁膜と、 前記絶縁膜上に形成され、前記インダクタンス素子を構
成する巻き線状の帯状導電膜とを有し、 前記帯状導電膜は、前記巻き線方向に複数本の配線パタ
ーンが並列に並べられていることを特徴とするインダク
タンス素子。 - 【請求項７】半導体基板上に形成されるインダクタンス
素子において、 前記半導体基板の表面に形成された絶縁膜と、 前記絶縁膜上に形成され、前記インダクタンス素子を構
成する巻き線状の帯状導電膜とを有し、 前記帯状導電膜は、前記巻き線方向の導電率が巻き線方
向と垂直方向の導電率よりも高い導電異方性を有する材
料で形成されることを特徴とするインダクタンス素子。 - 【請求項８】請求項７において、 前記帯状導電膜は、酸化物超電導体もしくは有機導電材
料を有することを特徴とするインダクタンス素子。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05962098A JP3942264B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体基板上に形成されるインダクタンス素子 |
| US09/175,975 US6225677B1 (en) | 1998-03-11 | 1998-10-21 | Inductance device formed on semiconductor substrate |
| TW087117512A TW401639B (en) | 1998-03-11 | 1998-10-22 | Inductance: device formed on semiconductor substrate |
| KR1019980044696A KR100334041B1 (ko) | 1998-03-11 | 1998-10-24 | 반도체기판상에형성되는인덕턴스소자 |
| FR9814825A FR2776128B1 (fr) | 1998-03-11 | 1998-11-25 | Dispositif a inductance forme sur un substrat semiconducteur |
| US09/791,859 US20010040270A1 (en) | 1998-03-11 | 2001-02-26 | Inductance device formed on semiconductor substrate |
| US10/163,367 US6879022B2 (en) | 1998-03-11 | 2002-06-07 | Inductance device formed on semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05962098A JP3942264B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体基板上に形成されるインダクタンス素子 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005068567A Division JP4230468B2 (ja) | 2005-03-11 | 2005-03-11 | 半導体基板上に形成されるインダクタンス素子 |
| JP2006276864A Division JP2007005835A (ja) | 2006-10-10 | 2006-10-10 | 半導体基板状に形成されるインダクタンス素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261008A true JPH11261008A (ja) | 1999-09-24 |
| JP3942264B2 JP3942264B2 (ja) | 2007-07-11 |
Family
ID=13118479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05962098A Expired - Fee Related JP3942264B2 (ja) | 1998-03-11 | 1998-03-11 | 半導体基板上に形成されるインダクタンス素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6225677B1 (ja) |
| JP (1) | JP3942264B2 (ja) |
| KR (1) | KR100334041B1 (ja) |
| FR (1) | FR2776128B1 (ja) |
| TW (1) | TW401639B (ja) |
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| JP2021097188A (ja) * | 2019-12-19 | 2021-06-24 | 三安ジャパンテクノロジー株式会社 | スパイラルインダクタ及びパッシブ集積回路 |
Families Citing this family (36)
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| WO2001093317A1 (en) * | 2000-05-30 | 2001-12-06 | Programmable Silicon Solutions | Integrated inductive circuits |
| US6441442B1 (en) | 2000-05-30 | 2002-08-27 | Programmable Silicon Solutions | Integrated inductive circuits |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
| US6455915B1 (en) * | 2000-05-30 | 2002-09-24 | Programmable Silicon Solutions | Integrated inductive circuits |
| EP1160842A3 (en) * | 2000-05-30 | 2003-09-17 | Programmable Silicon Solutions | Integrated radio frequency circuits |
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| JPH07183468A (ja) | 1993-12-22 | 1995-07-21 | Tokin Corp | 絶縁シリコン基板並びにそれを用いたインダクタおよび分布定数型フィルタ |
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| JP3450408B2 (ja) | 1994-02-21 | 2003-09-22 | 新潟精密株式会社 | Ｌｃ複合素子 |
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-
1998
- 1998-03-11 JP JP05962098A patent/JP3942264B2/ja not_active Expired - Fee Related
- 1998-10-21 US US09/175,975 patent/US6225677B1/en not_active Expired - Lifetime
- 1998-10-22 TW TW087117512A patent/TW401639B/zh not_active IP Right Cessation
- 1998-10-24 KR KR1019980044696A patent/KR100334041B1/ko not_active IP Right Cessation
- 1998-11-25 FR FR9814825A patent/FR2776128B1/fr not_active Expired - Fee Related
-
2001
- 2001-02-26 US US09/791,859 patent/US20010040270A1/en not_active Abandoned
-
2002
- 2002-06-07 US US10/163,367 patent/US6879022B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010040270A1 (en) | 2001-11-15 |
| FR2776128A1 (fr) | 1999-09-17 |
| US6879022B2 (en) | 2005-04-12 |
| FR2776128B1 (fr) | 2005-04-15 |
| KR19990076525A (ko) | 1999-10-15 |
| JP3942264B2 (ja) | 2007-07-11 |
| US6225677B1 (en) | 2001-05-01 |
| TW401639B (en) | 2000-08-11 |
| KR100334041B1 (ko) | 2002-09-25 |
| US20020149088A1 (en) | 2002-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050309 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061010 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070403 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070403 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |