JPS5951751B2

JPS5951751B2 - デイジタルキヤパシタ

Info

Publication number: JPS5951751B2
Application number: JP52126961A
Authority: JP
Inventors: 勉大岸; 逸郎西村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1977-10-19
Filing date: 1977-10-19
Publication date: 1984-12-15
Also published as: JPS53112076A

Description

【発明の詳細な説明】本発明は固定の容量値をもつ容量素子を複数個並列に接
続すると共にこの容量素子の１つずつに対応してスイッ
チング素子を配し、前記スイッチング素子をディジタル
制御信号により選択的に作動させて前記容量素子の切換
えを行ない全体の容量値を変化させるようにしたディジ
タルキャパシタに関するものである。

このようなディジタルキャパシタはフィルタや、同調回
路等において使用できるが、第１図は選局装置用の同調
回路に使用した例を示している。

第１図ではインダクタンスコイルＬに並列に’容量素子
Ｃｌ、Ｃｏ、・・・・・・、Ｃｎ−、、Ｄｎ
とスイッチングダイオードＤ、、Ｄ。、・・・・・
・、Ｄｎ−、、Ｄｎからなるディジタルキャパシタ１が
接続されており、スイッチングダイオードＤ、、Ｄ。、
・・・・・・、Ｄｎ一、、Ｄｎに抵抗Ｒ、、
Ｒ。、・・・・・・、Ｒｎ−、、Ｒｎを通し
て選局記憶兼切換え信号供給回路２からのディジタル制
御信号を加えるようになつている。ところで、このよう
なディジタルキャパシタを使つて多くのチャンネルを選
局できるようにするためには容量素子の数が必然的に増
えるのでＩＣ’化したいところであるが、実際には斯種
回路をＩＣ化して広帯域にわたりー定の特性を得ること
が困難であることや、その他の問題もあつてＩＣとして
構成することは容易でない。本発明はＩＣ構造等を特別
に工夫することにより前記回路をＩＣとして構成すると
共に広帯域において使用できるようにしたものである。

以下、図面に従つて本発明を詳述する。

第２図は第１図のデイジタルキヤパシタ１をＩＣ化した
場合の回路図であり、ここでは容量素子Ｃｌ，Ｃ２，・
・・、Ｃｎ及びスイツチング素子としての電界効果型ト
ランジスタＴｌ，Ｔ２，・・・、Ｔｎ及び抵抗Ｒｌ，ｒ
２，・・・、Ｒｎ及びＲｌ，Ｒ２，・・・、ＲｎはＩＣ
で構成される。第３図口は第１の容量素子Ｃ１に関して
のみＩＣ構造を示し同図イはその概略平面パターンを示
しているが、ＩＣとして構成される容量素子Ｃ１とトラ
ンジスタＴ１の直列回路が例えば２００ＭＨｚ〜１ＧＨ
ｚの如き広帯域の周波数において使用できるためにはト
ランジスタＴ１の導通時抵抗ＲＯｎと容量素子Ｃ１の容
量値Ｃとの積Ｃ−ＲＯｎがＣ−ＲＯｎ〈く１／２耐を満
足しなければならない。

そこで本発明ではＲＯｎをできる限り小さくするためＩ
Ｃの構造を特別に工夫した、尚、ＲＯｎは一般にで表わ
すことができ、ここでεは誘電率、εＯは真空中の誘電
率、μは伝導度、ｄはゲートとチヤンネル間の絶縁体（
ゲートインシユレータ）の厚み、１．Ｘは第３図イに示
すようにそれぞれトランジスタの長さと幅である。

上式において、ＲＯｎを小さくするため理論上考えられ
るフアクタ一はいろいろあるが、本発明者が検討した結
果、上記フアクタ一のうち実際に手当できるのは１ぐら
いであり、他は適当でないことが分つた。例えば、ｄを
小さくすることはゲート・インシユレータの破壊に繋が
り、適当でなく、またｘを小さくすることはソース・ド
レイン間の耐圧を低下することになり、トランジスタＴ
１のオフ時に寄生容量を小さくするという他の要請と逆
行するので、これまた適当でない。そこで、ｌを大きく
する方策を苦慮した結果、ＩＣの構造を容量素子Ｃ１部
分の例えば両側にそれぞれ一対のトランジスタを設ける
ようにすることによりｌを少くとも２倍にできるように
した。このため、本発明において構成される容量素子Ｃ
１とそのスイツチングトランジスタＴ１の関係は第３図
の如く１つの固定の容量素子Ｃ１に関係して少くとも２
個のスイツチングトランジスタＴｌｌ，Ｔｌ／が存在す
ることになる。

第３図中、９は一導電型半導体基板（例えばＰ型シリコ
ン半導体基板であり、以下「Ｐ型半導体基板」という）
で、その比抵抗は２０〜５００ｃｍである。

容量素子Ｃ１は前記Ｐ型半導体基板９の一面に設けた逆
導電型領域と該ｎ領域１０上に施した絶縁物層１１と該
絶縁物層１１を挟んで前記ｎ領域１０から離間して形成
され一定の直流電圧Ｖｃが印加される電極１２とで構成
し、一方前記のように構成される容量素子Ｃ１の両側に
前記Ｐ型半″導体基板９を共用して絶縁ゲート型トラン
ジスタＴｌｌ，Ｔｌ／〔このＴｌｌ，Ｔｌｌ″が共に第
２図のＴ１を構成する〕を形成している。］３，１４は
前記トランジスタＴｌｌ，Ｔｌ／のゲート電極で、これ
らはポリシリコン又はモリブデン、タングステン、クカ
ム、タンタル、チタン等のリブラグトリメタル（耐熱金
属属）から作られている。１５，１７はトランジスタＴ
ｌｌ，Ｔｌｌ″のソース、１６，１８はドレインであり
、これらは容量素子Ｃ１の一方の電極１０と同様、Ｐ型
半導体基板９に形成された高濃度不純物のｎ領域からな
つている。

１９は容量素子Ｃ１の他方の電極１２に一定の直流電圧
を与えるための導体でアルミニウムを蒸着して形成した
ものである。

トランジスタＴｌｌ，Ｔｌｌ″のソース１５，１７をア
ースに導くための導体２０，２１も同様のアルミニウム
材料から作成されている。前記Ｐ型半導体基板９の他面
には金をアロイさせた物質層２２を設け、これをアース
に接続するようにしている。次に、このような構造のＩ
Ｃを製造する方法を第４図〜第７図に従い簡単に説明し
ておくと、まず第４図に示すようにＰ型半導体基板９（
該基板は負イオン濃度が著しく高い）にポロン（体積密
度２×１０１６ｃｍ−１３）をイオン注入して０．３μ
の深さにわたつて基板に比して不純物濃度の高いＰ型高
濃度領域２５，２６を形成し、且つ中央部にリンをリン
化シリケートグラスで拡散して高濃度のｎ領域１０を１
μの深さに形成する。

尚、このｎ領域の抵抗は単位面積当り２０Ωである。次
いで前記Ｐ型半導体基板９の周囲に前記基板に比して高
濃度のＰ型領域とその上に二酸化シリコンＳｉＯ２層２
３，２４を施す。

次に第５図の如く、０．１μの厚み有するよう絶縁物層
１１，１１，１１を設けると共に０．３μの厚みでポリ
シリコン材料により容量素子電極１２及びゲート電極１
３，１４をそれぞれ形成し、続いて第６図に示すように
トランジスタの各ソース１５，１７及びドレイン１６，
１８を作成する。

これらのソース及びドレインは高濃度のｎ領域であり、
その作成は上述した容量素子Ｃ，の一方の電極を司るｎ
領域１０と同様の方法で作成される。次いで、第７図の
ように前述した絶縁体層１１と同様の材料からなる絶縁
体層１１’を施こす。

続いて周知の方法によりアルミニウム１９，２０，２１
を蒸着すると共に、基板９の他面に金をアロイして第３
図に示すＩＣを得る。以上の通り１つのスイツチング素
子としての絶縁ゲート型トランジスタを２つ以上設ける
ことによりトランジスタの長さを可及的に大きくしたの
でトランジスタ導通時の抵抗ＲＯｎが小さくなり、従つ
てデイジタルキヤパシタ１を広帯域にわたつて使用でき
る可能性がでてきた。

しかしながら、このようにトランジスタの導通時抵抗を
小さくするだけでなくデイジタルキヤパシタ１の一端子
３．〔第２図参照〕から容量素子Ｃ，，Ｃ。・・・Ｃｎ
の電極Ｐ，，Ｐ。・・・Ｐｎまでの抵抗値と、前記容量
素子Ｃ，，Ｃ，・・・Ｃｎの他の電極Ｐ’，，Ｐ’。・
・・Ｐｎ’とアース用端子４までの抵抗値も同様に小さ
くしなければ意味がない。尚、前記第３図のＩＣ構造か
ら分るように他の電極Ｐ，’，Ｐ。’・・・Ｐｎ’〔第
３図の１０〕からアース用端子４までの経路のうち、他
の電極Ｐ，’，Ｐ２’・・・Ｐｎ’とトランジスタのド
レインＤｒ，，Ｄｒ。・・・Ｄｍ〔第３図では１６，１
８〕までは両者が合体していることから実質的に無視し
うる。従つて容量素子の電極Ｐ，’，Ｐ。’・・・Ｐｎ
’とアース用端子４まではトランジスタＴｌ，Ｔ２・・
・ＴｎのソースＳ１・・・Ｓ２・・・Ｓｎとアース用端
子４までの径路の抵抗を小さするように工夫すればよい
。第８図は前記端子３，４間のリード径路中の抵抗値を
小さくするようにした本発明の構成を平面パターンで示
しており、ここでは容量素子Ｃ，，Ｃ，・・・Ｃｎの電
極Ｐ，，Ｐ。

・・・Ｐｎを第１の櫛型金属層５で並列に結合してデイ
ジタルキヤパシタ１の一つの端子とし、前記電界効果型
トランジスタの各ソース電極Ｓ，，Ｓ。，Ｓｎを前記第
１金属層５に噛合する如く配された第２櫛型金属層６で
結合してデイジタルキヤパシタ１の他の端子（アース用
端子）としている。斯る構成によれば上述し各りード径
路の抵抗値を可及的に小さくでき、先に説明したトラン
ジスタの導通時抵抗の小さい構造と相俟つて非常に高い
周波数での使用が可能となる。前記第１、第２櫛型金属
層５，６は例えばアルミニウム蒸着膜で形成すればよい
。尚、ＩＣ化デイジタルキヤパシタを好適に実現するた
めにはｎ個の容量素子の最小単位をΔＣ。

として、Ｃ１＝ΔＣＯＣ，＝２ΔＱＣ，＝４ΔＣ。

Ｃ。

＝８ΔＣＯＣｎ＝２ｎＶ”ΔＣ。

のようにｎ個の容量素子の値を選択するとよい。

このようにすればデイジタルキヤパシタはΔＣＯきざみ
でΔＣ。〜（１＋２＋４＋・・・・・・＋２ｎ””）
ΔＣ。までの全ての容量を実現できるからである。これ
を途中まで示せば次のようになつてΔＣ。きざみで順次
多数の容量値が実現できることが明瞭に分るであろう。
尚、ここで〔〕内は左側の容量値を得るのに動作させる
べき容量素子の組合せを示している。ΔＣ。

〔Ｃ，〕２ΔＱＣＣ．〕３ΔＣ。

〔Ｃ，＋Ｃ。〕４ΔＣ。

〔Ｃ。〕５ΔＣＯ〔Ｃ，＋Ｃ３〕６ΔＣ。

〔Ｃ。＋Ｃ。〕７ΔＣ。

〔Ｃ，＋Ｃ。＋Ｃ。〕８ΔＣ。

〔Ｃ。〕９ΔＣ。

〔Ｃ，＋Ｃ，〕１０ΔＣ。

〔Ｃ。＋Ｃ，〕１１ΔＣ。

〔Ｃ，＋Ｃ。＋Ｃ。〕このようにＣｌ，Ｃ２，・・・、
Ｃｎについて一定の比をもつように容量値を選定すると
選択すべき容量値が好適に多数得られるが、ここで問題
となるのはＩＣ化においては製造上このような関係を容
量素子に精度よくもたせることが困難であるということ
である。

例えば容量Ｃは電極間距離をｄ、電極間に介在する絶縁
物層の誘電率をε、真空中の誘電率をεｏ電極の幅をＷ
、長さを１とするとこの値を２倍にしたい場合には理論
上ε，１，Ｗ，ｄを適当に変えればよいが、εを変え
ることは別のＩＣ材料を使うことになつて不都合であり
、またｄを変えていくことも困難である。

そこで一般にはＣを変える場合に、Ｗを変えることが行
なわれるが、この方法を本デイジタルキヤパシタに適用
することは適当でない。それは、容量素子はエツチング
に先き立つ光での焼き付け工程やエツチング工程等によ
り、幅方向に寸法誤差ΔＷ、長さ方向に寸法誤差Δｌ〔
いずれも第３図イ参照〕が生じるが、この場合長さ方向
の誤差Δ１は全体の容量に対し無視しうるが、幅方向の
誤差ΔＷはそれによる容量誤差がΔＷ・１となつて全体
の容量に対しかなり大きく影響するからである。そして
、幅方向の寸法を変えていつた場合無視しえない前記幅
方向の誤差ΔＷにより次のような不都合が生じるからで
ある。

即ち、誤差ΔＷは容量素子Ｃｌ，ｃ２・・・Ｃｎについ
ても同じように生じるので、となつて、ＣｎとＣｎ−１
の比が一定でなくなり、上述の要件を充足できなくなる
からである。

しかしながら、この問題はＷを一定としてｌを変えてい
くようにすることによつて解決できる。このようにする
と、ノとなつて、上述の要件、即ち容量素子の容量値をＣｎ＝
２ｎ−１ΔＣＯに選定するという要件を充足できる。

かくして、本発明のデイジタルキヤパシタを好適に実施
する場合のＩＣパターンは容量素子Ｃｌ，Ｃ２，Ｃ３の
長さが順次２倍ずつ大きくなる第９図のようになる。

尚、ここで゛は、Ｃｌ，Ｃ２，Ｃ３の３個の容量素子ま
でしか示してないが、同じような割合で長さの変わる所
定数の容量素子が順次図面右側に形成されていくことは
理解されるべきである。この第９図において斜線部分１
３，１４、１３″ １４″、１３″″，１４″″はそれ
ぞれ第１、第２、第３の容量素子Ｃｌ，Ｃ２，Ｃ３，の
両側に形成された一対のスイツチング用のトランジスタ
のゲート電極を示しており、これらは通路２７，２８、
２Ｔ，２８″、２７″″，２８″″を通してスイツチ
ング制御信号入力端子Ａｌ，Ａ２，Ａ３に結合される。

次に網状に斜線を施して示した部分のうち、１９，１９
″，１９″″は容量素子Ｃｌ，Ｃ２，Ｃ３の通電用アル
ミニウム導体を表わしており、これらの導体は上記第１
櫛型金属層５の各通路部分２９，２９″，２９″″を
通して、互いに結合される。他の網状斜線部分２０，２
１，２「，２「″は前記トランジスタのソース電極に
通じるアルミニウム導体であり、これらは上記第２櫛型
金属層６に結合される。尚、互いに隣接するトランジス
タ、即ち、Ｃ１に関する右側のトランジスタとＣ２に関
する左側のトランジスタ、及びＣ２に関する右側のトラ
ンジスタとＣ３に関する左側のトランジスタのソースは
簡易化のために共用されており、従つてアルミニウム導
体２１，２１’もこれら隣接するトランジスタの共用と
なつている。次に第３図から分るようにトランジスタＴ
，，，Ｔ，，’のドレイン及び容量素子Ｃ，の一方の電
極は互いに連続したｎ領域１０，１６，１８で形成され
ているので、これらの通電は１つの通路３２でまかなわ
れる。この通路３２は例えばＰ型半導体基板９に設けら
れたトランジスタＴ，，のドレイン用ｎ領域を延長した
ものであり、その途中には抵抗を構成す−る他のトラン
ジスタＲ，’が周知の方法で形成されている。３４は前
記抵抗用トランジスタＲ，’のドレインと比較的高い直
流電圧Ｅの供給路３３とを結ぶアルミニウム導体を示し
、同様に３５は通路３６を介して抵抗用トランジスタＲ
，’のゲートを前記供給路３３に連結するアルミニウム
導体を示している。

同じような構成は容量素子Ｃ３，Ｃ２に関しても採られ
ていることは図示の通りである。以上説明したように本
発明のデジタルキヤパシタは、各容量素子が形成された
一導電型半導体基板を共用して上記各容量素子のスイツ
チング用の絶縁ゲート型電界トランジスタを両側に形成
しているので、前記各トランジスタの導通抵抗を小さく
することができ、しかも、前記各容量素子の一方の電極
を第１の櫛型金属層で並列に結合してデイジタルキヤパ
シタの一端子とし、且つ、前記容量素子の他方の電極に
ドレインが結合されると共に異なる容量素子にそれぞれ
対応する各ソース領域が共用して形成された前記各トラ
ンジスタのソースを前記第１金属層に噛合する如く配さ
れた第２櫛型金属層で結合してデイジタルキヤパシタの
他の端子としているので、リード経路の抵抗も小さくな
り、非常に高い周波数帯に於いても使用できるという利
点がある。

【図面の簡単な説明】

第１図デイジタルキヤパシタを選局用同調回路に使用た
例を示す回路図である。第２図はデイジタルキヤパシタをＩＣ化した場合の回路
図である。第３図は本発明によりＩＣ化した場合のデイ
ジタルキヤパシタの構造を１つの容量素子とそのスイツ
チングトランジスタについて示す図面であつて、同図イ
は概略パターン図、同図口は構造図である。第４図乃至
第７図はＩＣとして作成する方法を説明するための図面
である。第８図は本発明の構成の一部を示す図面である
。第９図は本発明を好適に実施したデイジタルキヤパシ
タのＩＣ構造を３つの容量素子と、その周辺構造につい
て示すＩＣパターンの平面図である。Ｃｌ，ｃ２，ｃｎ
・・・・・・容量素子、Ｔｌ，Ｔ２，Ｔｎ・・・・・・
スイツチング素子用電界効果型トランジスタ、Ｔ，，，
Ｔ，，’・・・・・・Ｃ，のためのスイツチングトラン
ジスタ、１・・・・・・デイジタルキヤパシタ、５
・・・・・・第１櫛型金属層、６・・・・・・第２櫛
型金属層、９・・・・・・Ｐ型半導体基板（単一基板
）、１０・・・・・・電極用導電型領域、１１・・・・
・・絶縁物層、１２・・・・・・電極、１５，１７，ｓ
１，ｓ２，ｓｎ１１１１ゾス、１６，１８，Ｄｒ１，Ｄ
ｒ２，Ｄｍ・・・・・・ドレイン。

Claims

【特許請求の範囲】

１固定の容量値をもつ容量素子を複数個並列に接続す
ると共にこの容量素子の１つずつ対応してスイッチング
素子を配し、前記スイッチング素子をディジタル制御信
号により選択的に作動させて前記容量素子の切換えを行
い全体の容量値を変化させるようにしたディジタルキャ
パシタにおいて、前記容量素子を一導電型半導体基板の
一面に形成した逆導電型の領域と該逆導電型領域上に設
けた絶縁物層と該絶縁物層を挟んで前記逆導電型領域か
ら離間して形成される電極とで構成し、一方前記一導電
型基板を共用して絶縁ゲート型トランジスタを前記容量
素子の両側にそれぞれ形成し、且つ前記容量素子を構成
する逆導電型領域と前記絶縁ゲート型トランジスタのド
レイン領域となる逆導電型領とを一体として構成すると
共に、前記容量素子の一つに係る絶縁ゲート型トランジ
スタのソース領域を前記容量素子の他の一つに係る絶縁
ゲート型トランジスタのソース領域と共用して形成して
前記両側のトランジスタを前記１つの容量素子の切換え
用スイッチング素子とし、且つ前記逆導電型領域から離
間して形成された各電極を第１の櫛型金属層で並列に結
合してディジタルキャパシタの一端子とし、前記各トラ
ンジスタのソースを前記第１金属層に噛合する如く配さ
れた第２櫛型金属層で結合してディジタルキャパシタの
他の端子としたことを特徴とするディジタルキャパシタ
。