JPH05507586A - ゲートベース制御型サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 ゲートベース制御型サイリスタ 従来の技術 バイポーラスイッチング半導体デバイスの開発には興味深いものがある。従来構 造にはＩＧＢＴ、ＭＣＴ及び、ＤＭＴが含まれる。一般のスイッチングデバイス では、ＯＮ状態の電流はサイリスタを通して通電することが好ましい。なぜなら 、このタイプの動作によれば順方向の電圧降下がより低いものされ、また消費電 力も減少するからである。高入力インピーダンスはドライブ回路を簡単化すると 共にコスト削減になるため、’ＭＯＳゲート制御されたターンオフが所望される 。これらの特性は、ＭＣＴにおいては、サイリスタのベース領域内のＭＯＳＦＥ Ｔを用いてサイリスタのエミッタ・ベース間に実質的な短絡を作り出すことによ って達成される。ＤＭＴの場合には、デブレンヨンモードのＭＯＳＦＥＴを使用 してサイリスタ内のベース電流に圧力を加え、ターンオフを達成する。

発明の概要 本発明が問題とするスイッチングデバイスは、便宜的には、ＭＯＳＦＥＴデバイ スと組み合わされた一般的なサイリスタとして考えることが可能である。このＭ ＯＳＦＥＴデバイスは、サイリスタがＯＮ状態のときにベース抵抗及びベース電 流を減少させるために使用される。ベース電流を減少させることによって保持電 流は増加する。サイリスタの保持電流はベース抵抗に反比例するため、ベース領 域の実効抵抗（ｅｆｆｅｃｔｉｖｅ　ｒｅｓｉｓｔａｎｃｅ）を減少させること によってこの保持電流か動作電流を超過すると、サイリスタはターンオフされる 。これは幾つかの方法で行なうことができるか、より好ましい方法は本願に開示 されているようなＭＯＳゲート構造を用いた方法である。

定義、「ベース領域の実効ベース抵抗」とは、上部ベース領域とカソード領域間 のＰＮ接合をバイパスするような全ての経路に沿ったそれら上部ベース領域とカ ソード電極間の電気抵抗を意味する。

より詳細に言えば、本発明のより好ましい実施例は４層半導体スイッチングデバ イスを備えており、この４層半導体スイッチングデバイスには、アノード領域、 低部ベース領域、上部ベース領域、カソード領域、及び分流（ｄｉｖｅｒｔｅｒ ）領域を備えた半導体構造と、アノード領域に固着されたアノード電極と、前述 のカソード領域に固着されたカソード電極と、半導体構造の一つの表面上に配置 され且つ絶縁されたゲート手段とが含まれており、ベース領域の少なくとも１つ の実効抵抗を変調することによって分流領域に電流を分流（ｄｉｖｅｒｔｅ）　 Ｌ／、スイッチングデバイスの内部フィードバックを減少させることによりこの 半導体スイッチングデバイスを充分にターンオフするものである。

図面の簡単な説明 第１〜６図は、本発明のより好ましい実施例を形成するようにして一般の半導体 基層を処理する場合のその半導体基層の断面を、第１の平面に従って示したもの である。

第４Ａ〜６Ａ図は、本発明のより好ましい実施例を形成するようにして一般の半 導体基層を処理する場合のその半導体基層の断面を、第２の平面に従って示した ものである。

第７図は、本発明のより好ましい実施例を備えたスイッチングデバイスの典型部 分の一部を示した図である。

第８図は、本発明の代替実施例を示す図である。

第９図は、本発明の他の代替実施例を示す図である。

第１０図は、本発明の第３の代替実施例を示す図である。

第１＋図は、本発明の第４の代替実施例を示す図である。

本発明のより好ましい実施例を形成するプロセスとの関連で本発明を以下に述べ るえ第１図〜第６図及び第１Ａ図〜第６Ａ図はそれぞれ、一般的な半導体基層か 本発明のより好ましい実施例を形成するよう処理される場合のそれらの断面図を 第１及び第２の平面に沿って示したものである。

より詳細に言えば、これらの図面は、本発明のより好ましい実施例を備えた半導 体デバイスの典型部分を製造し所望の電流容量のスイッチングデバイスを作り出 すための一般的な技術を、重複して示された部分と共に示したものである。これ は高電力半導体デバイスを記述し且つ製造するための一般的な技術である。

第１図〜第６図は、スイッチングデバイスを、サイリスタを通じる平面に沿った 断面においてそのデバイス中央部分（一般には中央）にて示したものである。

これらの外観は第７図の正面図に相当する。第１Ａ図〜第６Ａ図も同様に、デバ イスのＭＯ８ＦＥＴ部分を通じる平面Ａ−Ａ’　（第７図）に沿ったデバイスの 断面図に相当する。

スイッチングデバイスは、より好ましくは「Ｎ」導電（ｃｏｎｄｕｃｔ　ｉｖｉ 　ｔｙ）タイプであり、そこに形成され且つ基層の底表面に沿って露出された「 Ｐ」導電のアノード層２２を有する。第１の絶縁層は最終的にゲート酸化物２４ を備え、基層の上部表面上に形成される。ＭＯＳＦＥＴ構造に対するゲート電極 は、参照番号２６．２８で示された第４及び第２の部分を備え、ゲート酸化物２ ４の上に横にされ且つ固着されている。第２層酸化物は、参照番号３０．３２で 示された部分を備え、ポリシリコンゲートの上に横にされ且つ固着されている。

ゲート製造後、基層の上部表面の２つの領域か露出され、一方はサイリスタのカ ソードエミッタ４４として、第２のものは分流領域（ＭＯＳＦＥＴのトルイン） として使用される。

基層を処理して第１図に示す構造を形成した後、第２図に示されているように、 部分的に製造か行われたデバイスの所定部分を覆うようにしてホトレジスト層４ ０か形成され、半導体基層部分を選択的に露出するために酸化物層２１の複数部 分が除去される。このホトレジスト層をマスクとして利用して、参照番号３４． ３６及び、３７で示された輿望部分を持つ「Ｐ十」分流領域が基層に形成される 。

分流領域を形成した後、ホトレジスト層４０が除去され、第３図に示されている ような「Ｐ」ベース領域４２か形成される。

第４図に示されているように、他の保護層５０が基層の上部部分を覆うようにし て形成され、　「Ｎ＋」カソードエミッタ部分４４か形成される。「Ｎ＋」カソ ードエミッタ領域４４を形成した後、第５図に示されているように、カソードエ ミッタ領域４４と分流領域を露出するよう開口か設けられた上部表面に、二酸化 シリコン５２の絶縁層か形成される。カソードエミッタ領域４４及びＭＯＳＦＥ Ｔソース領域３７の両方と接触している金属接触領域５４は、デバイスの上部表 面に形成され且つ固着されている。第７図に示されているように、アノード電極 ２３はアノードエミッタ２２に固着されている。これで本発明のより好ましい実 施例の製造は完了し、前述の典型部分が繰り返されて所望の電流キャリ容量（ｃ ｕｒｒｅｍｔ　ｃａｒｒｙｉｎｇ　ｃａｐａｃｉｔｙ）のスイッチングが形成さ れる。

第７図は、上述のスイッチングデバイスの典型部分の半分をより詳細に示したも のである。デバイス動作について、この第７図を参照しつつ述べる。

スイッチングデバイスがオフ状態であるとき、このデバイスは、領域２０及び２ ２間、領域４２及び２０間のＰＮ接合でブロッキング動作（ｂｌ、ｏｃｋｉｎｇ 　ａｃｔｉｏｎ）を発生させるような従来の４層サイリスタとして働く。スイッ チングデバイスは従来のターンオン技術のいづれかを用いて、上部ベース領域４ ２に充分な電流を与えて上部ベース領域４２と上部エミッタ領域４４間の接合を 順方向バイアス（ｆｏｒｗａｒｄ　ｂｉａｓ）することによってターンオンされ 得る。このデバイスは、負電圧をゲート３２に印加することによって低部ベース 領域２０の上部表面に沿って反転領域を形成し、上部ベース領域４２からフロー ティング分流領域３６を通じてソース領域３７へ電流を分流することにより、上 部ベース領域４２の実効抵抗を減少させることによってターンオフされる。これ はサイリスタの上部ベース領域４２の実効抵抗を減少させることによって内部性 フィードバックを減少させ、これによって保持電流を上昇させ、よく知られた原 理に従ってサイリスタをターンオフする。

第７図は、完成部分の中の典型部分の１７４だけを示したものである（簡単化の ため）。所望の電流容量を有するデバイスを製造するために複数部分か利用され た場合、その延長されたカソードエミッタ接続は、各カソードエミッタ領域間の ＭＯＳＦＥＴのソースと接続したそれらの主（より長い）軸に沿って整列される 。また、各列はＭＯＳＦＥＴのソースとの接続で始まり且つ終了する。

本発明の他の実施例か第８図〜第１０図に示されている。これらの実施例におけ るサイリスタの様々な領域は前述したものと実質的に同一であり、また同じ方法 で機能する。これらの図では、この同一性を更に示すために同一の参照番号が割 り当てられている。

しかしなから、第８図に示されたデバイスでは、　ｒＰＪベース４２の上部表面 に、ＭＯＳゲート２６の下に横にされた部分が含まれる。ゲート２６に印加され た負のバイアスは、ベース領域４２の上部分の抵抗を減少させるような累積層を 作り出す。累積層が形成されると、電流は上部ベース・カソード接合から分流さ れる。これは、デバイスのサイリスタ部分の保持電流をサイリスタをターンオフ させるようなオン状態電流以上に上昇させる。この場合、ＪＦ！積層は分流領域 として働く。

第９図はデバイスの他の実施例を示す。ここで、ＭＯＳＦＥＴゲート２６は、上 部ベース領域４２のカソードエミッタ領域４４との接合と同様に、上部及び低部 ベース領域２０．４２の接合の上方に延びている。この実施例において、累積層 は、負のバイアスかゲート２６に印加された場合、ベース領域４２の表面に沿っ て形成され、反転層は低部ベース領域２０の上部表面に沿って形成される。この 場合、累積及び反転層は、前述のようにサイリスタをターンオフさせるための分 流領域として機能する。

第１０図はスイッチングデバイスの他の実施例を示す。この実施例におけるデバ イスは従来技術を用いてターンオンされ、ＭＯＳＦＥＴゲート２６の負のバイア スを与えることによってターンオフされる。ＭＯＳＦＥＴゲート２６は絶縁層５ ６によって取り囲まれて実質的に平坦な上部表面を形成し、その上にカソード電 極５４を形成する。この構造は前述のように、上部ベース領域４２から分流領域 （累積層）へ電流を分流することにより、第４の実施例と実質的に同様に機能す る。

第１１図もまた本発明の他の実施例を示す。この実施例において、ＭＯＳゲート ２Ｇが形成される窪みは、上部エミッタ領域４４、上部ベース領域４２、及び低 部ベース領域２６内部の所定距離まで貫通する。この構造は、実質的に好ましい 実施例として機能し、上部ベース領域４２から分流領域（累積及び反転層）に充 分な電流を分流することにより、デバイスをターンオフさせるに充分なだけサイ リスタの内部フィードバックを減少させる。

第８図〜嚇１１図に示された代替実施例では、適当な「十Ｐ」ソース領域（図示 されていない）が、電極５４と上部ベース領域４２の間に良好な電気接続を仮定 するようにして含まれるであろう。しかしながら、そのようなソース領域は任意 である。

デバイスを形成するのに必要とされる絶縁及び金属層と同様に、半導体物質の様 々な領域を従来の半導体処理技術を用いて形成することができる。また、上述の 本発明は、デバイスの典型部分について述べたものであって、所望の電流キャリ 容量デバイスを作り出すのに必要とされた場合はこれらの典型部分か反復される ことを再び強調しておく。

要約書 ４つの層（２０，２２，４２，４４）及びゲート電極（３２）を備えたスイ・ノ チングデバイスである。このスイッチングデバイスは、そのブロッキング状態に おいて、従来のサイリスタと同様に機能する。デバイスは、負の電圧をゲート（ ３２）に印加し、上部ベース領域（４２）の実効抵抗を減少させることによって ターンオフされる。

平成　年　月　日

Claims (10)

【特許請求の範囲】
1. １．４層半導体スイッチングデバイスにおいて、ａ）アノード領域、底部ベース 領域、上部ベース領域、カソード領域、及び分流領域を含む半導体構造と、 ｂ）前記アノード領域に固着されたアノード電極と、ｃ）前記カソード領域に固 着されたカソード電極と、ｄ）前記半導体構造の１つの表面に配置され且つこの 表面から絶縁されていて、前記ベース領域の少なくとも１つの領域の実効抵抗を 変更することによって前記スイッチングデバイスの内部フィードバックを充分に 減少させて前記半導体スイッチングデバイスをターンオフするようなゲート手段 と、を備えることを特徴とする４層半導体スイッチングデバイス。
2. ２．請求項１記載の４層半導体デバイスにおいて、前記カソード領域の所定部分 と、前記底部ベース領域の所定部分と、前記上部ベース領域の所定部分は、前記 半導体構造の１つの共通表面に延長され且つこの表面に沿って露出されており、 前記ゲート手段の複数部分は、前記上部及び前記底部ベース領域、前記上部ベー ス領域及び前記カソード領域、更に前記分流領域及び前記低部ベース領域間に形 成された接合部に重なっているような４層半導休デバイス。
3. ３．請求項２記載の４層半導体デバイスにおいて、前記ベース領域の前記少なく とも１つの前記実効抵抗は、電流を分流して前記少なくとも１つのベース領域か ら前記分流加減器を通じて前記デバイスの一部を形成するＭＯＳＦＥＴのソース に流れるようにすることによって減少される４層半導体デバイス。
4. ４．４層半導体スイッチングデバイスにおいて、ａ）アノード領域、低部ベース 領域、上部ベース領域、カソード領域、及び分流領域を含む半導体構造と、 ｂ）前記アノード領域に固着されたアノード電極と、ｃ）前記カソード領域に固 着されたカソード領域と、ｄ）前記上部ベース・カソード接合から前記ＭＯＳＦ ＥＴ構造のソースヘ電流を分流することによって前記ベース領域の少なくとも１ つの実効抵抗を変調して、前記スイッチングデバイスの内部フィードバックを充 分に減少させることによって前記半導体スイッチングデバイスをターンオフする ＭＯＳＦＥＴ構造と、を備えることを特徴とする４層半導体スイッチングデバイ ス。
5. ５．請求項４記載の４層半導体デバイスにおいて、前記カソード領域の所定部分 と、前記低部ベース領域の所定部分と、前記上部ベース領域の所定部分は、前記 半導体構造の１つの共通表面に延長され且つこの表面に沿って露出されており、 前記ゲート手段の複数部分は、前記上部及び前記低部ベース領域、前記上部ベー ス領域及び前記カソード領域、更に前記分流領域及び前記低部ベース領域間に形 成された接合部に重なっているような４層半導体デバイス。
6. ６．請求項５記載の４層半導体デバイスにおいて、前記分流領域は、前記ＭＯＳ ＦＥＴ構造のゲートに印加されたバイアス電圧に応答して形成された累積領域を 備える４層半導休デバイス。
7. ７．請求項５記載の４層半導体デバイスにおいて、前記分流領域は、共に前記Ｍ ＯＳＦＥＴ構造のゲートに印加されたバイアスに応答して形成されたものである 累積領域と反転領域を含む４層半導体デバイス。
8. ８．請求項６記載の４層半導体デバイスにおいて、前記ＭＯＳＦＥＴ構造のゲー トは半導体基層の１つの表面の窪みに配置されている４層半導体デバイス。
9. ９．請求項７記載の４層半導体デバイスにおいて、前記窪みは前記４層半導体デ バイスの低部ベース領域中に延びている４層半導体デバイス。
10. １０．請求項１記載の４層半導体デバイスにおいて、前記上部ベース領域及び前 記カソード領域間のＰＮ接合は、前記半導体構造の上部表面に延びており、前記 ゲート手段と前記カソード電極手段の間に配置された前記ＰＮ接合の部分を有す る４層半導体デバイス。