JP3222500B2 - 双方向高耐圧半導体素子 - Google Patents
双方向高耐圧半導体素子Info
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- JP3222500B2 JP3222500B2 JP24948191A JP24948191A JP3222500B2 JP 3222500 B2 JP3222500 B2 JP 3222500B2 JP 24948191 A JP24948191 A JP 24948191A JP 24948191 A JP24948191 A JP 24948191A JP 3222500 B2 JP3222500 B2 JP 3222500B2
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Description
【０００１】
【産業上の利用分野】本発明は、誘導体分離を用いた双
方向高耐圧半導体素子に関する。
方向高耐圧半導体素子に関する。
【０００２】
【従来の技術】電話交換機等には、順逆両方向に電流を
流すことができ、且つ両方向に高耐圧を持つ双方向高耐
圧素子が使われる。
流すことができ、且つ両方向に高耐圧を持つ双方向高耐
圧素子が使われる。
【０００３】図１１および図１２に、従来の双方向高耐
圧素子の１例を示す。図１１は電極および配線のレイア
ウトであり、図１２(a) は図１１のＡ−Ａ′断面図、同
図(b) は等価回路である。Ｐroceedings of 1988 Ｉnt
ernational ＳymposiumonＰower Ｓemiconductor Ｄ
evices， p.117に同様の素子が報告されている。１０１
は多結晶シリコンで形成された支持基板であり、酸化膜
１０２、１０３によって周囲から誘電体分離されたｎ-
型高抵抗シリコン層１０４，１０５が素子領域となる。
これらの素子領域のそれぞれにＩＧＢＴ−Ｑ1 ，Ｑ2 が
形成されていて、２個のＩＧＢＴ−Ｑ1 ，Ｑ2 が組にな
って１つの双方向高耐圧素子を成す。
圧素子の１例を示す。図１１は電極および配線のレイア
ウトであり、図１２(a) は図１１のＡ−Ａ′断面図、同
図(b) は等価回路である。Ｐroceedings of 1988 Ｉnt
ernational ＳymposiumonＰower Ｓemiconductor Ｄ
evices， p.117に同様の素子が報告されている。１０１
は多結晶シリコンで形成された支持基板であり、酸化膜
１０２、１０３によって周囲から誘電体分離されたｎ-
型高抵抗シリコン層１０４，１０５が素子領域となる。
これらの素子領域のそれぞれにＩＧＢＴ−Ｑ1 ，Ｑ2 が
形成されていて、２個のＩＧＢＴ−Ｑ1 ，Ｑ2 が組にな
って１つの双方向高耐圧素子を成す。
【０００４】ＩＧＢＴ−Ｑ1 を説明すれば、ｎ- 型高抵
抗シリコン層１０４の表面にｐ型ベース層１０６、ｐ型
ドレイン層１０７がそれぞれ作られ、ｐ型ベース層１０
６の表面にｎ+ 型ソース層１０８が形成されている。ｐ
型ベース層１０６とｎ+ 型ソース層１０８の両方にコン
タクトするようにソース電極１０９が設けられ、ｐ型ド
レイン層１０７上にはドレイン電極１１０が形成されて
いる。ｎ+ 型ソース層１０８とｎ- 型高抵抗シリコン層
１０４ではさまれたｐ型ベース層１０６の表面部にはゲ
ート酸化膜１１１を介してゲート電極１１２が形成され
ている。また、ｎ- 型高抵抗シリコン層１０４の底部お
よび側面の酸化膜１０２と接した部分にはｎ+ 型層１１
３が形成されている。
抗シリコン層１０４の表面にｐ型ベース層１０６、ｐ型
ドレイン層１０７がそれぞれ作られ、ｐ型ベース層１０
６の表面にｎ+ 型ソース層１０８が形成されている。ｐ
型ベース層１０６とｎ+ 型ソース層１０８の両方にコン
タクトするようにソース電極１０９が設けられ、ｐ型ド
レイン層１０７上にはドレイン電極１１０が形成されて
いる。ｎ+ 型ソース層１０８とｎ- 型高抵抗シリコン層
１０４ではさまれたｐ型ベース層１０６の表面部にはゲ
ート酸化膜１１１を介してゲート電極１１２が形成され
ている。また、ｎ- 型高抵抗シリコン層１０４の底部お
よび側面の酸化膜１０２と接した部分にはｎ+ 型層１１
３が形成されている。
【０００５】このＩＧＢＴ−Ｑ1 は、ソース・ドレイン
間で順逆両方向の高耐圧特性を持つ。電流を流すときに
は、ソース電位を基準としてドレイン電極１１０に正の
ドレイン電圧を印加し、正のゲート電圧を加える。この
とき、ドレインからソースへ向かう電流が流れる。
間で順逆両方向の高耐圧特性を持つ。電流を流すときに
は、ソース電位を基準としてドレイン電極１１０に正の
ドレイン電圧を印加し、正のゲート電圧を加える。この
とき、ドレインからソースへ向かう電流が流れる。
【０００６】ＩＧＢＴ−Ｑ2 もＩＧＢＴ−Ｑ1 と同じ構
造を持つ。ＩＧＢＴ−Ｑ2 のドレイン電極１１４はＩＧ
ＢＴ−Ｑ1 のソース電極１０９と繋がっており、これを
第１の主端子Ｅ1 とする。ＩＧＢＴ−Ｑ2 のソース電極
１１５はＩＧＢＴ−Ｑ1 のドレイン電極１１０と繋がっ
ており、これを第２の主端子Ｅ2 とする。また、ＩＧＢ
Ｔ−Ｑ1 のゲート電極をまとめて第１の制御端子Ｇ1 、
ＩＧＢＴ−Ｑ2 のゲート電極をまとめて第２の制御端子
Ｇ2 とする。
造を持つ。ＩＧＢＴ−Ｑ2 のドレイン電極１１４はＩＧ
ＢＴ−Ｑ1 のソース電極１０９と繋がっており、これを
第１の主端子Ｅ1 とする。ＩＧＢＴ−Ｑ2 のソース電極
１１５はＩＧＢＴ−Ｑ1 のドレイン電極１１０と繋がっ
ており、これを第２の主端子Ｅ2 とする。また、ＩＧＢ
Ｔ−Ｑ1 のゲート電極をまとめて第１の制御端子Ｇ1 、
ＩＧＢＴ−Ｑ2 のゲート電極をまとめて第２の制御端子
Ｇ2 とする。
【０００７】図１１の破線領域がそれぞれＩＧＢＴ−Ｑ
1 およびＩＧＢＴ−Ｑ2 の素子領域を示す。端子Ｇ1 と
Ｅ1 の配線、および端子Ｇ2 とＥ2 の配線の交差した部
分は多層構造になっていて、端子Ｇ1 ，Ｇ2 の配線は通
常多結晶シリコン電極であり、その上に絶縁膜があり、
さらにその上に、端子Ｅ1 ，Ｅ2 の金属配線が通ってい
る。
1 およびＩＧＢＴ−Ｑ2 の素子領域を示す。端子Ｇ1 と
Ｅ1 の配線、および端子Ｇ2 とＥ2 の配線の交差した部
分は多層構造になっていて、端子Ｇ1 ，Ｇ2 の配線は通
常多結晶シリコン電極であり、その上に絶縁膜があり、
さらにその上に、端子Ｅ1 ，Ｅ2 の金属配線が通ってい
る。
【０００８】端子Ｅ1 の電位を基準にして、端子Ｅ2 に
正の電圧をかけたときには、ＩＧＢＴ−Ｑ2 には通常と
逆方向の電圧がかかるが、逆方向耐圧を持つので電流は
流れない。この状態で端子Ｇ1 に正のゲート電圧をかけ
れば、ＩＧＢＴ−Ｑ1 に端子Ｅ2 からＥ1 の向きに電流
が流れる。逆に、端子Ｅ1 の電位を基準にして端子Ｅ2
に負の電圧をかけたときには、ＩＧＢＴ−Ｑ1 に通常と
逆方向の電圧がかかるが逆方向耐圧を持つので電流は流
ず、この状態で端子Ｇ2 に正のゲート電圧をかければ、
ＩＧＢＴ−Ｑ2 に端子Ｅ1 からＥ2 の向きに電流が流れ
る。こうしてこの素子は双方向スイッチとして働く。
正の電圧をかけたときには、ＩＧＢＴ−Ｑ2 には通常と
逆方向の電圧がかかるが、逆方向耐圧を持つので電流は
流れない。この状態で端子Ｇ1 に正のゲート電圧をかけ
れば、ＩＧＢＴ−Ｑ1 に端子Ｅ2 からＥ1 の向きに電流
が流れる。逆に、端子Ｅ1 の電位を基準にして端子Ｅ2
に負の電圧をかけたときには、ＩＧＢＴ−Ｑ1 に通常と
逆方向の電圧がかかるが逆方向耐圧を持つので電流は流
ず、この状態で端子Ｇ2 に正のゲート電圧をかければ、
ＩＧＢＴ−Ｑ2 に端子Ｅ1 からＥ2 の向きに電流が流れ
る。こうしてこの素子は双方向スイッチとして働く。
【０００９】この素子を形成するためには、ＩＧＢＴ−
Ｑ1 とＩＧＢＴ−Ｑ2 の間に分離領域を必要とする。Ｉ
ＧＢＴに逆方向耐圧を持たせるためにｐ型ドレイン層１
０７とｎ+ 型層１１３の間に設ける距離をａ、分離溝の
幅をｂとすれば、２つのＩＧＢＴ−Ｑ1 ，Ｑ2 のｐ型ド
レイン層間の最短距離ｃは、２ａ＋ｂ以上の大きさを必
要とする。ＩＧＢＴのｐ型ドレイン層とｐ型ベース層の
配置を逆にした場合でも、この事情は変わらない。
Ｑ1 とＩＧＢＴ−Ｑ2 の間に分離領域を必要とする。Ｉ
ＧＢＴに逆方向耐圧を持たせるためにｐ型ドレイン層１
０７とｎ+ 型層１１３の間に設ける距離をａ、分離溝の
幅をｂとすれば、２つのＩＧＢＴ−Ｑ1 ，Ｑ2 のｐ型ド
レイン層間の最短距離ｃは、２ａ＋ｂ以上の大きさを必
要とする。ＩＧＢＴのｐ型ドレイン層とｐ型ベース層の
配置を逆にした場合でも、この事情は変わらない。
【００１０】
【発明が解決しようとする課題】以上のように従来の双
方向高耐圧素子では、それを構成する２つの高耐圧素子
の間に分離領域を必要とするため、素子全体の面積が大
きくなってしまうという問題があった。本発明は、この
分離領域を無くして、全体の面積が小さい双方向高耐圧
半導体素子を提供することを目的とする。
方向高耐圧素子では、それを構成する２つの高耐圧素子
の間に分離領域を必要とするため、素子全体の面積が大
きくなってしまうという問題があった。本発明は、この
分離領域を無くして、全体の面積が小さい双方向高耐圧
半導体素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る双方向高耐
圧半導体素子は、第１導電型の高抵抗ベース層と、前記
第１導電型の高抵抗ベース層の表面部に形成された第２
導電型ベース層と、前記第２導電型ベース層内の表面部
に形成された第１導電型の第１の主電極領域と、前記第
２導電型ベース層の外側の第１導電型の高抵抗ベース層
の表面部に形成された第２導電型の第２の主電極領域
と、それぞれ具備する二つの横型高耐圧素子であって、
前記高抵抗ベース層を一つの誘電体分離された島状半導
体層として共有して形成され、かつ逆並列接続されてい
ることを特徴とする。
圧半導体素子は、第１導電型の高抵抗ベース層と、前記
第１導電型の高抵抗ベース層の表面部に形成された第２
導電型ベース層と、前記第２導電型ベース層内の表面部
に形成された第１導電型の第１の主電極領域と、前記第
２導電型ベース層の外側の第１導電型の高抵抗ベース層
の表面部に形成された第２導電型の第２の主電極領域
と、それぞれ具備する二つの横型高耐圧素子であって、
前記高抵抗ベース層を一つの誘電体分離された島状半導
体層として共有して形成され、かつ逆並列接続されてい
ることを特徴とする。
【００１２】
【作用】本発明による双方向高耐圧半導体素子は、例え
ばＩＧＢＴを用いた場合、第２導電型ベース層の内部に
第１導電型ソース層（第１の主電極領域）、第２導電型
ベース層の外部に第２導電型ドレイン層（第２の主電極
領域）が形成された状態として二つ並べて逆並列接続す
ると、それらの主電極がＥ1 ，Ｅ2 の２系統に交互に配
置された状態となる。この状態で、Ｅ1 ，Ｅ2 の間で双
方向の電流を流すことができる。同様の構造で、ＩＧＢ
Ｔの代わりにサイリスタを用いることもできる。そして
本発明によれば、従来例のような分離溝を用いないか
ら、素子面積の縮小を図ることができる。
ばＩＧＢＴを用いた場合、第２導電型ベース層の内部に
第１導電型ソース層（第１の主電極領域）、第２導電型
ベース層の外部に第２導電型ドレイン層（第２の主電極
領域）が形成された状態として二つ並べて逆並列接続す
ると、それらの主電極がＥ1 ，Ｅ2 の２系統に交互に配
置された状態となる。この状態で、Ｅ1 ，Ｅ2 の間で双
方向の電流を流すことができる。同様の構造で、ＩＧＢ
Ｔの代わりにサイリスタを用いることもできる。そして
本発明によれば、従来例のような分離溝を用いないか
ら、素子面積の縮小を図ることができる。
【００１３】
【実施例】以下に図面を用いて本発明の実施例を説明す
る。
る。
【００１４】図１および図２は、横型ＩＧＢＴを用いた
双方向高耐圧半導体素子の、電極配線に着目したレイア
ウトとそのＡ−Ａ′断面図である。単結晶または多結晶
シリコンの支持基板１の上に酸化膜２によって周囲を誘
電体分離された島状のｎ- 型高抵抗シリコン層３が形成
されている。この島状シリコン層３を共通のｎ型ベース
層として、ここに二つの横型ＩＧＢＴ−Ｑ1 ，Ｑ2 が形
成されている。
双方向高耐圧半導体素子の、電極配線に着目したレイア
ウトとそのＡ−Ａ′断面図である。単結晶または多結晶
シリコンの支持基板１の上に酸化膜２によって周囲を誘
電体分離された島状のｎ- 型高抵抗シリコン層３が形成
されている。この島状シリコン層３を共通のｎ型ベース
層として、ここに二つの横型ＩＧＢＴ−Ｑ1 ，Ｑ2 が形
成されている。
【００１５】ｎ- 型高抵抗シリコン層３の表面には２つ
のｐ型ベース層４，５と、それぞれのｐ型ベース層４，
５の外側に４つのｐ型ドレイン層６，７，８，９が形成
され、これらが図２に示すように並んでいる。ｐ型ベー
ス層４の表面にはｎ+ 型ソース層１０，１１が、ｐ型ベ
ース層５の表面にはｎ+ 型ソース層１２，１３がそれぞ
れ形成されている。平面的にはｎ+ 型ソース層１０と１
１は１つのドーナツ形に繋がっており、ｎ+ 型ソース層
１２と１３も同様に繋がっている。
のｐ型ベース層４，５と、それぞれのｐ型ベース層４，
５の外側に４つのｐ型ドレイン層６，７，８，９が形成
され、これらが図２に示すように並んでいる。ｐ型ベー
ス層４の表面にはｎ+ 型ソース層１０，１１が、ｐ型ベ
ース層５の表面にはｎ+ 型ソース層１２，１３がそれぞ
れ形成されている。平面的にはｎ+ 型ソース層１０と１
１は１つのドーナツ形に繋がっており、ｎ+ 型ソース層
１２と１３も同様に繋がっている。
【００１６】ｐ型ベース層４とｎ+ 型ソース層１０，１
１にまたがって一方のＩＧＢＴ−Ｑ1 のソース電極１４
が、ｐ型ベース層５とｎ+ 型ソース層１２，１３にまた
がって他方のＩＧＢＴ−Ｑ2のソース電極１５が設けら
れている。ｐ型ドレイン層６，７，８，９にはそれぞれ
にドレイン電極１６，１７，１８，１９が設けられてい
る。
１にまたがって一方のＩＧＢＴ−Ｑ1 のソース電極１４
が、ｐ型ベース層５とｎ+ 型ソース層１２，１３にまた
がって他方のＩＧＢＴ−Ｑ2のソース電極１５が設けら
れている。ｐ型ドレイン層６，７，８，９にはそれぞれ
にドレイン電極１６，１７，１８，１９が設けられてい
る。
【００１７】ｎ- 型高抵抗シリコン層３とｎ+ 型ソース
層１０に挟まれたｐ型ベース層４の表面部には、ゲート
酸化膜２０を介してゲート電極２１が形成され、ｎ+ 型
ソース層１１，１２，１３に対しても同様にそれぞれゲ
ート電極２２，２３，２４が形成されている。平面的に
は、ゲート電極２１と２２，２３と２４はそれぞれドー
ナツ形に繋がっている。
層１０に挟まれたｐ型ベース層４の表面部には、ゲート
酸化膜２０を介してゲート電極２１が形成され、ｎ+ 型
ソース層１１，１２，１３に対しても同様にそれぞれゲ
ート電極２２，２３，２４が形成されている。平面的に
は、ゲート電極２１と２２，２３と２４はそれぞれドー
ナツ形に繋がっている。
【００１８】ｎ- 型高抵抗シリコン層３の周囲には酸化
膜２との界面にｎ+ 型層２５が形成されている。ソース
電極１４，１５およびドレイン電極１６，１７，１８，
１９は１つ置きに２つの系統に分けて接続されている。
即ち、ソース電極１４とドレイン電極１８，１９を繋い
で配線してあり、また、ソース電極１５とドレイン電極
１６，１７を繋いで配線してある。前者を端子Ｅ1 の系
統、後者を端子Ｅ2 の系統と呼ぶことにする。また、ゲ
ート電極２１，２２をまとめてゲート端子Ｇ1、ゲート
電極２３，２４をまとめてゲート端子Ｇ2 としている。
膜２との界面にｎ+ 型層２５が形成されている。ソース
電極１４，１５およびドレイン電極１６，１７，１８，
１９は１つ置きに２つの系統に分けて接続されている。
即ち、ソース電極１４とドレイン電極１８，１９を繋い
で配線してあり、また、ソース電極１５とドレイン電極
１６，１７を繋いで配線してある。前者を端子Ｅ1 の系
統、後者を端子Ｅ2 の系統と呼ぶことにする。また、ゲ
ート電極２１，２２をまとめてゲート端子Ｇ1、ゲート
電極２３，２４をまとめてゲート端子Ｇ2 としている。
【００１９】これらの電極の配置を平面的に見ると、図
１のように、端子Ｅ1 とＧ1 の配線，端子Ｅ2 とＧ2 の
配線は交差している。この部分は多層構造になってい
て、電極と電極の間には絶縁膜が設けられている。図１
の平面図における破線の長方形は、分離用酸化膜２で囲
まれた素子領域を表している。
１のように、端子Ｅ1 とＧ1 の配線，端子Ｅ2 とＧ2 の
配線は交差している。この部分は多層構造になってい
て、電極と電極の間には絶縁膜が設けられている。図１
の平面図における破線の長方形は、分離用酸化膜２で囲
まれた素子領域を表している。
【００２０】この素子において、端子Ｅ1 を基準として
端子Ｅ2に正の電圧をかけると、ｐ型ベース層４、ｐ型
ドレイン層８および９の周りに空乏層が拡がり、高耐圧
特性を示す。この状態で端子Ｇ1 に正のゲート電圧をか
けると、ゲート電極２１，２２の下のｐ型ベース層４表
面にｎチャネルができて、ｎ+ 型ソース層１０，１１か
らそれぞれｐ型ドレイン層６，７に向かって電子電流が
流れ、逆にｐ型ドレイン層６，７からｐ型ベース層４へ
正孔電流が流れる。こうして、端子Ｅ2 からＥ1 へ向か
う電流が流れる。
端子Ｅ2に正の電圧をかけると、ｐ型ベース層４、ｐ型
ドレイン層８および９の周りに空乏層が拡がり、高耐圧
特性を示す。この状態で端子Ｇ1 に正のゲート電圧をか
けると、ゲート電極２１，２２の下のｐ型ベース層４表
面にｎチャネルができて、ｎ+ 型ソース層１０，１１か
らそれぞれｐ型ドレイン層６，７に向かって電子電流が
流れ、逆にｐ型ドレイン層６，７からｐ型ベース層４へ
正孔電流が流れる。こうして、端子Ｅ2 からＥ1 へ向か
う電流が流れる。
【００２１】端子Ｅ2 を基準として端子Ｅ1 に正の電圧
をかけた場合は、ｐ型ベース層５、ｐ型ドレイン層６お
よび７の周りに空乏層が拡がり、高耐圧特性を示す。こ
の状態で端子Ｇ2 に正のゲート電圧をかけると、今度は
端子Ｅ1 からＥ2 へ向かう電流が流れる。
をかけた場合は、ｐ型ベース層５、ｐ型ドレイン層６お
よび７の周りに空乏層が拡がり、高耐圧特性を示す。こ
の状態で端子Ｇ2 に正のゲート電圧をかけると、今度は
端子Ｅ1 からＥ2 へ向かう電流が流れる。
【００２２】以上のようにこの素子は、端子Ｅ1 とＥ2
の間で両方向の耐圧を持ち、両方向の電流を制御するこ
とができる。したがって、１個の素子領域で双方向高耐
圧素子が構成され、従来例のような分離溝を必要としな
い。この素子においては、図２に示すｐ型ドレイン層７
と８の間の距離ｄが、図１２に示す従来例における２つ
のＩＧＢＴのｐ型ドレイン層間の距離ｃに対応する。ｎ
- 型高抵抗シリコン層の不純物濃度や耐圧が同じであれ
ば、距離ｄは図１３の例における距離ａと同じで良く、
従ってｄはｃよりも少なくともａ＋ｂだけ短くすること
ができ、この分の面積縮小が可能である。
の間で両方向の耐圧を持ち、両方向の電流を制御するこ
とができる。したがって、１個の素子領域で双方向高耐
圧素子が構成され、従来例のような分離溝を必要としな
い。この素子においては、図２に示すｐ型ドレイン層７
と８の間の距離ｄが、図１２に示す従来例における２つ
のＩＧＢＴのｐ型ドレイン層間の距離ｃに対応する。ｎ
- 型高抵抗シリコン層の不純物濃度や耐圧が同じであれ
ば、距離ｄは図１３の例における距離ａと同じで良く、
従ってｄはｃよりも少なくともａ＋ｂだけ短くすること
ができ、この分の面積縮小が可能である。
【００２３】この素子において、ｐ型ベース層やｎ+ 型
ソース層、ｐ型ドレイン層をもっと数多く設けても良
い。そうすることにより、より大きな電流を流すことが
可能になる。また、ｎ+ 型ソース層１０と１１、ゲート
電極２１と２２は必ずしもドーナツ形に繋がっていなく
ても良い。
ソース層、ｐ型ドレイン層をもっと数多く設けても良
い。そうすることにより、より大きな電流を流すことが
可能になる。また、ｎ+ 型ソース層１０と１１、ゲート
電極２１と２２は必ずしもドーナツ形に繋がっていなく
ても良い。
【００２４】また、ｐ型ベース層とｎ+ 型ソース層にま
たがったソース電極の代わりにｎ+ 型ソース層だけにエ
ミッタ電極を取り、ＭＯＳゲート電極の代わりにｐ型ベ
ース層表面に直接ゲート電極を取れば、二つの横型サイ
リスタを一体化した双方向素子とすることができる。
たがったソース電極の代わりにｎ+ 型ソース層だけにエ
ミッタ電極を取り、ＭＯＳゲート電極の代わりにｐ型ベ
ース層表面に直接ゲート電極を取れば、二つの横型サイ
リスタを一体化した双方向素子とすることができる。
【００２５】図３は、図１，図２の実施例の素子の周囲
の横方向分離をトレンチによって行ったものである。上
下方向の分離は例えば、酸化膜２を介してのシリコンウ
ェーハ直接接着によって行われている。横方向分離は垂
直側壁のトレンチの代わりにＶ字状分離溝を用いても良
い。ｎ- 型高抵抗シリコン層３の厚さが薄い場合には、
素子表面から酸化膜２にまで達するＬＯＣＯＳ酸化膜で
素子間分離を行うこともできる。
の横方向分離をトレンチによって行ったものである。上
下方向の分離は例えば、酸化膜２を介してのシリコンウ
ェーハ直接接着によって行われている。横方向分離は垂
直側壁のトレンチの代わりにＶ字状分離溝を用いても良
い。ｎ- 型高抵抗シリコン層３の厚さが薄い場合には、
素子表面から酸化膜２にまで達するＬＯＣＯＳ酸化膜で
素子間分離を行うこともできる。
【００２６】図４は、図１，図２の実施例を基本にし
て、耐圧を上げるためにＳＩＰＯＳなどの高抵抗体膜２
６を設けた実施例の一部を示している。この実施例の高
抵抗体膜以外の部分の構造は図１，図２の実施例と同じ
である。図５は、この実施例での高抵抗体膜２６の平面
パターンである。図示のように、ｐ型ベース層４やｐ型
ドレイン層６，７，ｎ+ 型層２５の間を繋いで高抵抗体
膜２６が配設されている。図５の平面図は高抵抗体膜２
６とｐ型ベース層、ｐ型ドレイン層、ｎ+ 型層２５の位
置関係を示したもので、ｎ+ 型ソース層や電極は省略し
てある。この様に高抵抗体膜２６を設けることにより、
素子表面の低抵抗領域間の電位分布が滑らかになり、ま
た、配線の電位の影響をシールドすることができるの
で、耐圧がより高くなる。参考までに、端子端子Ｅ1 ，
Ｅ2 間に電圧をかけたときの素子表面の等電位線図を、
図６に示している。これは、図５の平面図の中で、破線
で囲んだ部分についての等電位線図である。
て、耐圧を上げるためにＳＩＰＯＳなどの高抵抗体膜２
６を設けた実施例の一部を示している。この実施例の高
抵抗体膜以外の部分の構造は図１，図２の実施例と同じ
である。図５は、この実施例での高抵抗体膜２６の平面
パターンである。図示のように、ｐ型ベース層４やｐ型
ドレイン層６，７，ｎ+ 型層２５の間を繋いで高抵抗体
膜２６が配設されている。図５の平面図は高抵抗体膜２
６とｐ型ベース層、ｐ型ドレイン層、ｎ+ 型層２５の位
置関係を示したもので、ｎ+ 型ソース層や電極は省略し
てある。この様に高抵抗体膜２６を設けることにより、
素子表面の低抵抗領域間の電位分布が滑らかになり、ま
た、配線の電位の影響をシールドすることができるの
で、耐圧がより高くなる。参考までに、端子端子Ｅ1 ，
Ｅ2 間に電圧をかけたときの素子表面の等電位線図を、
図６に示している。これは、図５の平面図の中で、破線
で囲んだ部分についての等電位線図である。
【００２７】ｎ+ 型層２５の形を変えて、高抵抗体膜２
６の幅が一定になるようにすることもできる。図７はそ
のようにした例の平面図である。やはりｎ+ 型ソース層
や電極は省略してある。しかしこの例よりも、図５のよ
うにｎ+ 型層２５の縁の形を滑らかにしてある方が耐圧
が高い。その理由は、図５の場合の等電位線図である図
６と、図７の場合の等電位線図である図８を比較すれば
明らかである。図８では、矢印で示した部分で等電位線
が鋭く曲り、電界が強くなっている。これに対して図６
の等電位線図にはそのような部分がない。
６の幅が一定になるようにすることもできる。図７はそ
のようにした例の平面図である。やはりｎ+ 型ソース層
や電極は省略してある。しかしこの例よりも、図５のよ
うにｎ+ 型層２５の縁の形を滑らかにしてある方が耐圧
が高い。その理由は、図５の場合の等電位線図である図
６と、図７の場合の等電位線図である図８を比較すれば
明らかである。図８では、矢印で示した部分で等電位線
が鋭く曲り、電界が強くなっている。これに対して図６
の等電位線図にはそのような部分がない。
【００２８】図９および図１０は、別の実施例の横型Ｉ
ＧＢＴを用いた双方向高耐圧素子である。ｎ- 型高抵抗
シリコン層３の表面にｐ型ベース層２７，２８，２９，
３０およびｐ型ドレイン層３１が、この順に並んで形成
されている。ｐ型ベース層２７，２８，２９，３０の表
面にはそれぞれ、ｎ+ 型ソース層３２，３３，３４，３
５が同じ側に片寄って形成されている。ｐ型ベース層２
７，２８，２９，３０上にはそれぞれ電極３６，３７，
３８，３９がｎ+ 型ソース層３２，３３，３４，３５に
もまたがって設けられている。ｐ型ドレイン層３１には
ドレイン電極４０が設けられている。
ＧＢＴを用いた双方向高耐圧素子である。ｎ- 型高抵抗
シリコン層３の表面にｐ型ベース層２７，２８，２９，
３０およびｐ型ドレイン層３１が、この順に並んで形成
されている。ｐ型ベース層２７，２８，２９，３０の表
面にはそれぞれ、ｎ+ 型ソース層３２，３３，３４，３
５が同じ側に片寄って形成されている。ｐ型ベース層２
７，２８，２９，３０上にはそれぞれ電極３６，３７，
３８，３９がｎ+ 型ソース層３２，３３，３４，３５に
もまたがって設けられている。ｐ型ドレイン層３１には
ドレイン電極４０が設けられている。
【００２９】ｎ- 型高抵抗シリコン層３とｎ+ 型ソース
層３２に挟まれたｐ型ベース層２７の表面部にはゲート
酸化膜４１を介してゲート電極４２が形成され、ｎ+ 型
ソース層３３，３４，３５に対しても同様にそれぞれゲ
ート電極４３，４４，４５が形成されている。
層３２に挟まれたｐ型ベース層２７の表面部にはゲート
酸化膜４１を介してゲート電極４２が形成され、ｎ+ 型
ソース層３３，３４，３５に対しても同様にそれぞれゲ
ート電極４３，４４，４５が形成されている。
【００３０】電極３６，３８，４０は共通接続されて、
この系統を端子Ｅ1系統とし、電極３７と３９が共通接
続されてこの系統を端子Ｅ2 系統としている。ゲート電
極４２と４４、ゲート電極４３と４５も繋がっていて、
これらをそれぞれゲート端子Ｇ1 ，Ｇ2 とする。
この系統を端子Ｅ1系統とし、電極３７と３９が共通接
続されてこの系統を端子Ｅ2 系統としている。ゲート電
極４２と４４、ゲート電極４３と４５も繋がっていて、
これらをそれぞれゲート端子Ｇ1 ，Ｇ2 とする。
【００３１】図９の破線はやはり一つの素子領域を表し
ている。平面図で見ると、端子Ｅ1とＧ1 の配線、端子
Ｅ2 とＧ2 の配線は交差しているが、図１，図２の実施
例と同様にこの部分は多層構造になっていて、電極と電
極の間には絶縁膜が設けられている。
ている。平面図で見ると、端子Ｅ1とＧ1 の配線、端子
Ｅ2 とＧ2 の配線は交差しているが、図１，図２の実施
例と同様にこの部分は多層構造になっていて、電極と電
極の間には絶縁膜が設けられている。
【００３２】この素子において、端子Ｅ1 を基準として
Ｅ2 に正の電圧をかけると、ｐ型ベース層２７，２９お
よびｐ型ドレイン層３１の周りに空乏層が拡がり、高耐
圧特性を示す。この状態でＧ1 に正のゲート電圧をかけ
ると、ゲート電極４２，４４の下のｐ型ベース層２７と
２９の表面にｎチャネルができる。そしてｐ型ベース層
２８と３０はそれぞれｎ+ 型ソース層３２，３４に対し
てドレインとして働き、ｎ+ 型ソース層３２，３４から
それぞれｐ型ベース層２８，３０に向かって電子が、ｐ
型ベース層２８，３０からｐ型ベース層２７，２９へ正
孔が流れる。こうして、端子Ｅ2 からＥ1 へ向かう電流
が流れる。
Ｅ2 に正の電圧をかけると、ｐ型ベース層２７，２９お
よびｐ型ドレイン層３１の周りに空乏層が拡がり、高耐
圧特性を示す。この状態でＧ1 に正のゲート電圧をかけ
ると、ゲート電極４２，４４の下のｐ型ベース層２７と
２９の表面にｎチャネルができる。そしてｐ型ベース層
２８と３０はそれぞれｎ+ 型ソース層３２，３４に対し
てドレインとして働き、ｎ+ 型ソース層３２，３４から
それぞれｐ型ベース層２８，３０に向かって電子が、ｐ
型ベース層２８，３０からｐ型ベース層２７，２９へ正
孔が流れる。こうして、端子Ｅ2 からＥ1 へ向かう電流
が流れる。
【００３３】また、端子Ｅ2 を基準としてＥ1 に正の電
圧をかけた場合は、ｐ型ベース層２８，３０の周りに空
乏層が拡がり、高耐圧特性を示す。この状態で端子Ｇ2
に正のゲート電圧をかけると、ｐ型ベース層２９はｎ+
型ソース層３３に対してドレインとして働き、端子Ｅ1
からＥ2 へ向かう電流が流れる。
圧をかけた場合は、ｐ型ベース層２８，３０の周りに空
乏層が拡がり、高耐圧特性を示す。この状態で端子Ｇ2
に正のゲート電圧をかけると、ｐ型ベース層２９はｎ+
型ソース層３３に対してドレインとして働き、端子Ｅ1
からＥ2 へ向かう電流が流れる。
【００３４】以上のように、この素子は、ｐ型ベース層
をそのままドレイン層としても用いる形で双方向高耐圧
素子が構成されている。そしてこの実施例は、図１，図
２の実施例と比べて同等の性能を持ちながら、ｐ型領域
が１つ少ない構造となっており、一層の面積縮小が実現
されている。
をそのままドレイン層としても用いる形で双方向高耐圧
素子が構成されている。そしてこの実施例は、図１，図
２の実施例と比べて同等の性能を持ちながら、ｐ型領域
が１つ少ない構造となっており、一層の面積縮小が実現
されている。
【００３５】この実施例においても、ｎ+ 型ソース層を
持つｐ型ベース層の数をふやして大電流化を図ることが
できる。図４の例と同様に高抵抗膜を形成して耐圧を高
めることができる。電極３６，３７，３８，３９をｎ+
型ソース層表面に取りｐ型ベース層には接しないように
してサイリスタとし、ｐ型ベース層表面に直接ゲート電
極を取るようにしても良い。横方向の素子間分離は、図
３の例と同様にトレンチで行っても良く、Ｖ型溝やＬＯ
ＣＯＳ酸化膜で行っても良い。また、これらの変形はそ
れぞれ独立のものであるので、組み合わせる事も可能で
ある。
持つｐ型ベース層の数をふやして大電流化を図ることが
できる。図４の例と同様に高抵抗膜を形成して耐圧を高
めることができる。電極３６，３７，３８，３９をｎ+
型ソース層表面に取りｐ型ベース層には接しないように
してサイリスタとし、ｐ型ベース層表面に直接ゲート電
極を取るようにしても良い。横方向の素子間分離は、図
３の例と同様にトレンチで行っても良く、Ｖ型溝やＬＯ
ＣＯＳ酸化膜で行っても良い。また、これらの変形はそ
れぞれ独立のものであるので、組み合わせる事も可能で
ある。
【００３６】
【発明の効果】以上説明したように、本発明によれば分
離溝を含まない１個の誘電体分離された素子領域で双方
向高耐圧素子を構成することができ、素子の面積縮小が
可能である。
離溝を含まない１個の誘電体分離された素子領域で双方
向高耐圧素子を構成することができ、素子の面積縮小が
可能である。
【図１】本発明の一実施例の双方向高耐圧素子を示すレ
イアウト図。
イアウト図。
【図２】図１のＡ−Ａ′断面図。
【図３】上記実施例の素子にトレンチ分離を適用した実
施例の図。
施例の図。
【図４】図１の実施例の素子に高抵抗体膜を設けた実施
例の図。
例の図。
【図５】図４の高抵抗体膜のレイアウトを示す図。
【図６】図５の高抵抗体膜レイアウトでの等電位線図。
【図７】図４の高抵抗体膜のレイアウトの他の例を示す
図。
図。
【図８】図７の高抵抗体膜レイアウトでの等電位線図。
【図９】他の実施例の双方向高耐圧素子を示すレイアウ
ト図。
ト図。
【図１０】図９のＡ−Ａ′断面図。
【図１１】従来の双方向高耐圧素子のレイアウト図。
【図１２】図１１のＡ−Ａ′断面図と等価回路図。
１…単結晶または多結晶シリコン基板、 ２…分離用酸化膜、 ３…ｎ- 型高抵抗シリコン層（高抵抗ベース層）、 ４，５…ｐ型ベース層、 ６〜９…ｐ型ドレイン層、 １０〜１３…ｎ+ 型ソース層、 １４，１５…ソース電極、 １６〜１９…ドレイン電極、 ２０…ゲート酸化膜、 ２１〜２４…ゲート電極、 ２５…ｎ+ 型層、 ２６…高抵抗体膜、 ２７〜３０…ｐ型ベース層、 ３１…ｐ型ドレイン層、 ３２〜３５…ｎ+ 型ソース層、 ３６〜４０…電極、 ４１…ゲート酸化膜、 ４２〜４５…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−168646（ＪＰ，Ａ) 特開 平２−260442（ＪＰ，Ａ) 特開 平２−177454（ＪＰ，Ａ) 特開 平１−112764（ＪＰ，Ａ) 特開 平４−225573（ＪＰ，Ａ) 特開 平１−253278（ＪＰ，Ａ) 特開 昭64−57674（ＪＰ，Ａ) 特開 昭57−36855（ＪＰ，Ａ) 特開 平２−194654（ＪＰ，Ａ) 特開 平２−66975（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/747 H01L 21/762 H03K 17/00 - 17/70
Claims (2)
- 【請求項１】第１導電型の高抵抗ベース層と、 前記第１導電型の高抵抗ベース層の表面部に形成された
第２導電型ベース層と、 前記第２導電型ベース層内の表面部に形成された第１導
電型の第１の主電極領域と、 前記第２導電型ベース層の外側の第１導電型の高抵抗ベ
ース層の表面部に形成された第２導電型の第２の主電極
領域と、 それぞれ具備する二つの横型高耐圧素子であって 、 前記高抵抗ベース層を一つの誘電体分離された島状半導
体層として共有して形成され、かつ逆並列接続されてい
ることを特徴とする双方向高耐圧半導体素子。 - 【請求項２】 前記高抵抗ベース層と前記第１の主電極領
域とに挟まれた前記第２導電型ベース層の表面にゲート
絶縁膜を介してゲート電極が形成されていることを特徴
とする請求項１記載の双方向高耐圧半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948191A JP3222500B2 (ja) | 1991-09-27 | 1991-09-27 | 双方向高耐圧半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948191A JP3222500B2 (ja) | 1991-09-27 | 1991-09-27 | 双方向高耐圧半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590281A JPH0590281A (ja) | 1993-04-09 |
| JP3222500B2 true JP3222500B2 (ja) | 2001-10-29 |
Family
ID=17193611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24948191A Expired - Fee Related JP3222500B2 (ja) | 1991-09-27 | 1991-09-27 | 双方向高耐圧半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222500B2 (ja) |
-
1991
- 1991-09-27 JP JP24948191A patent/JP3222500B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590281A (ja) | 1993-04-09 |
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