JPH02275674A - 集積可能なアクティブダイオード - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は論理回路用の逆電圧保護装置に係り、特に、論
理部及びＭＯ３垂直トランジスタ型のパワー部からなる
チップ用の係る保護装ｇｔに係る１゜第１図は、例えば
自動型バッテリー等の電１１＋ａ１、スイッチング部２
及び論理部３からなる電気回路系統図を示す。パワース
イッチング部２は負荷りの給電に役立つ。論理部３は外
部人力４を設けである。図示はしていないが、ツェナー
ダイオードが電圧源と平列に接続されている１、このツ
エブーダイオードは電圧源が順電流を供給する際電圧を
クリッピングする。
理部及びＭＯ３垂直トランジスタ型のパワー部からなる
チップ用の係る保護装ｇｔに係る１゜第１図は、例えば
自動型バッテリー等の電１１＋ａ１、スイッチング部２
及び論理部３からなる電気回路系統図を示す。パワース
イッチング部２は負荷りの給電に役立つ。論理部３は外
部人力４を設けである。図示はしていないが、ツェナー
ダイオードが電圧源と平列に接続されている１、このツ
エブーダイオードは電圧源が順電流を供給する際電圧を
クリッピングする。
逆電圧に対する論理回路３の保護はダイオード５により
保記されなければならない。このダイオードは論理部３
の外に位置する１、ダイオード５が論理部３と同じ集積
回路の一部であるのは非常に有利である。
保記されなければならない。このダイオードは論理部３
の外に位置する１、ダイオード５が論理部３と同じ集積
回路の一部であるのは非常に有利である。
第２図は、パワー部が垂直拡散パワーＭＯＳトランジス
タ（Ｖ［）ＭＯＳ）ＴＰにより、及び論理部がラテラル
ＭＯ８）−ランジスタＴＬにより概略的に示される典型
的な従来のデｌフル構造の断面図である。
タ（Ｖ［）ＭＯＳ）ＴＰにより、及び論理部がラテラル
ＭＯ８）−ランジスタＴＬにより概略的に示される典型
的な従来のデｌフル構造の断面図である。
構造は、例えばＮ型の第１伝導型の基板１１で実現され
る。パワーＭＯＳトランジスタＴＰのセルは、例えばＰ
型の、第２の伝導型の拡散により構成される領ｂｉ！９
−１．９−２からなる。各領域９−１．９−２において
、パワートランジスタソースを構成する２つのＮ＋望拡
散が実現される。
る。パワーＭＯＳトランジスタＴＰのセルは、例えばＰ
型の、第２の伝導型の拡散により構成される領ｂｉ！９
−１．９−２からなる。各領域９−１．９−２において
、パワートランジスタソースを構成する２つのＮ＋望拡
散が実現される。
２つの拡散１４は、例えばアルミニウムからなる伝導層
１５により相Ｕ接続される。領１ｊ！９−１゜９−２の
横の端部は、パワートランジスタのチャネルｖＪ域２０
を構成づる。
１５により相Ｕ接続される。領１ｊ！９−１゜９−２の
横の端部は、パワートランジスタのチャネルｖＪ域２０
を構成づる。
パワーＭＯ５ｔ−ランジスタＴＰの各セルは、多結品シ
リコン居により形成されるゲート１２からなる。このゲ
ート１２は酸化層１３により基板１１から分離される。
リコン居により形成されるゲート１２からなる。このゲ
ート１２は酸化層１３により基板１１から分離される。
４板１１の背面１７は、ドレーン全屈被覆法１８で覆わ
れたオーバドープされた層１９からなる。
れたオーバドープされた層１９からなる。
論理部のＭＯＳトランジスタ［［はＰ型つ１ル２４から
形成される。このつ１ル２４は２つのＮ＋＋拡散からな
り、第１の拡散はソース２２を構成し、第２の拡散はト
ランジスタＴＬのドレーン２３を構成する。このトラン
ジスタは多結品シリコン層により構成されるゲート２１
からなる。
形成される。このつ１ル２４は２つのＮ＋＋拡散からな
り、第１の拡散はソース２２を構成し、第２の拡散はト
ランジスタＴＬのドレーン２３を構成する。このトラン
ジスタは多結品シリコン層により構成されるゲート２１
からなる。
ゲート２１は酸化層２５よりウェル２４がら分離される
。ソース２２及びドレーン２３を構成する各拡散は、夫
々、２６．２７で示す伝導ラインに接続される。それら
の伝導ライン２６．２７μ例えばアルミニウムからでき
ている。
。ソース２２及びドレーン２３を構成する各拡散は、夫
々、２６．２７で示す伝導ラインに接続される。それら
の伝導ライン２６．２７μ例えばアルミニウムからでき
ている。
従来、伝導層２９に接続されたＰ′型領領域２８つＴル
２４に設けられている。領域２８及び伝導層２９はウェ
ル２４を接地するのに役立つ。
２４に設けられている。領域２８及び伝導層２９はウェ
ル２４を接地するのに役立つ。
第２図で示される型の構造の論理回路用の集積保護ダイ
オードで実現する為に、第３図に示される解決法が考え
られた。
オードで実現する為に、第３図に示される解決法が考え
られた。
第３図は、ソース２２を構成する拡散及びトランジスタ
のドレーン２３を構成する拡散からなるウェル２４に形
成された論理トランジスタ「Ｌを示す。トランジスタは
ゲート２１も含む。
のドレーン２３を構成する拡散からなるウェル２４に形
成された論理トランジスタ「Ｌを示す。トランジスタは
ゲート２１も含む。
この構造において、第２図に示すＰ＋領域２８は、Ｎ＋
型領領域４１より置き換えられる。従って、このｇｉ造
は、Ｐ型ウェル２４及び領域４１内の接合でのダイオー
ド４２を示す。
型領領域４１より置き換えられる。従って、このｇｉ造
は、Ｐ型ウェル２４及び領域４１内の接合でのダイオー
ド４２を示す。
このダイオード４２は、逆電圧に対する論理部３の保護
を確実にする。しかし、この形状は幾つかの欠点を示す
。
を確実にする。しかし、この形状は幾つかの欠点を示す
。
まｆ１接地レベルは、順バイアスされたダイオードの端
Ｆ間の電圧降下に対応する電圧によりシフトされる。こ
の電圧降下ＶＦは典型的にはｏ７ボルトの値を有する。
Ｆ間の電圧降下に対応する電圧によりシフトされる。こ
の電圧降下ＶＦは典型的にはｏ７ボルトの値を有する。
例えば２つの状態「０」及び「１］を有する。１丁り型
ロジックの場合には、論理レベル［０１は０．４ボルト
より低い電圧に相当し、論理レベル「１１は２ボルトよ
り高い電圧に相当する。０．７ボルトの差で第３図に示
される形状に対応するレベルｒＯＪは、丁Ｔ ＋−ロジ
ックのレベル［０１と互換性はない。
ロジックの場合には、論理レベル［０１は０．４ボルト
より低い電圧に相当し、論理レベル「１１は２ボルトよ
り高い電圧に相当する。０．７ボルトの差で第３図に示
される形状に対応するレベルｒＯＪは、丁Ｔ ＋−ロジ
ックのレベル［０１と互換性はない。
第２の欠点は、ダイオード４２がそのコレクタがＮ型層
１１．１９により構成され、エミッタがウェル２４によ
り構成され、ベースが領域４１により構成され、ベース
は決められた電圧に接続されないＮＰＮ寄生バイポーラ
トランジスタの１ミツタ一ペース接合により実現される
という事実による。
１１．１９により構成され、エミッタがウェル２４によ
り構成され、ベースが領域４１により構成され、ベース
は決められた電圧に接続されないＮＰＮ寄生バイポーラ
トランジスタの１ミツタ一ペース接合により実現される
という事実による。
浮動ベースを有するこのＮＰＮ寄生バイポーラトランジ
スタは、低い降伏電圧（パワーＭＯＳトランジスタＴＰ
より低い降伏）を示ス３．がて、パワーＭＯＳトランジ
スタがブロックされた状態の時、電圧ソースの端子間の
高い電圧の発生がパワーＭＯＳトランジスタ「Ｐの降伏
収面にＮＰＮ寄生バイポーラトランジスタの降伏をもた
らす。
スタは、低い降伏電圧（パワーＭＯＳトランジスタＴＰ
より低い降伏）を示ス３．がて、パワーＭＯＳトランジ
スタがブロックされた状態の時、電圧ソースの端子間の
高い電圧の発生がパワーＭＯＳトランジスタ「Ｐの降伏
収面にＮＰＮ寄生バイポーラトランジスタの降伏をもた
らす。
発明の要約
本発明は、論理部で集積された、保護装置又は保護アク
ティブダイオードの実現をする新しい構造を提供する。
ティブダイオードの実現をする新しい構造を提供する。
垂直ＭＯ３ｔ−ランジスタ型の論理部及び電力部よりな
り、電圧源に接続され、論理部は第２の伝導型の基板に
形成された第１の伝導型のつ１ルに設置された従来のＭ
ＯＳ ｌ〜ランジスタにより構成され、基板の背面は垂
直ＭＯ３トランジスタのドレーンに相当し、該つ１ルは
上面（６９）からなり、該ウェルに形成される保護アク
アイブダイオードであ）て、 そのゲー１−が供給電圧極性と同じ特性の電圧により制
御され、そのドレーンが設置されたＭＯＳトランジスタ
と、 ウェルの上面（６９）から延在する第１の伝導型でＭｏ
Ｓトランジスタのソースに接続された高ドープされた深
領域（７１）とよりなり、−モノリシック構造で集積さ
れた論理部の逆電圧に抗する保護アクティブダイオード
が提供される。
り、電圧源に接続され、論理部は第２の伝導型の基板に
形成された第１の伝導型のつ１ルに設置された従来のＭ
ＯＳ ｌ〜ランジスタにより構成され、基板の背面は垂
直ＭＯ３トランジスタのドレーンに相当し、該つ１ルは
上面（６９）からなり、該ウェルに形成される保護アク
アイブダイオードであ）て、 そのゲー１−が供給電圧極性と同じ特性の電圧により制
御され、そのドレーンが設置されたＭＯＳトランジスタ
と、 ウェルの上面（６９）から延在する第１の伝導型でＭｏ
Ｓトランジスタのソースに接続された高ドープされた深
領域（７１）とよりなり、−モノリシック構造で集積さ
れた論理部の逆電圧に抗する保護アクティブダイオード
が提供される。
実施例
一般に、集積回路表示の分野で従前の如く、各区間で同
じ・１法では描かれｆ、特に層の厚みは図面を見易くす
るに任意に描かれている。
じ・１法では描かれｆ、特に層の厚みは図面を見易くす
るに任意に描かれている。
第４図は、垂直なＭＯ３Ｉ〜ランジスタからなる外に、
本発明に従った構造の基板６０の実施例の断面図である
。基板６０の配線は、金属板覆７４で覆われたオーバド
ープされた層７３からなる１゜従来のＭＯ３ｔ−ランジ
スタ丁１−−１は、多結晶シリコン層より形成されたゲ
ート６１．及びＮ゛゛拡散により形成されたソース領域
６２及びドレーン領域６３からなる。トランジスタＬＬ
−１はＰ型ウェル６４の他のＬＭ Ｉ１１回路１〜ラン
ジスタと共に位置される。
本発明に従った構造の基板６０の実施例の断面図である
。基板６０の配線は、金属板覆７４で覆われたオーバド
ープされた層７３からなる１゜従来のＭＯ３ｔ−ランジ
スタ丁１−−１は、多結晶シリコン層より形成されたゲ
ート６１．及びＮ゛゛拡散により形成されたソース領域
６２及びドレーン領域６３からなる。トランジスタＬＬ
−１はＰ型ウェル６４の他のＬＭ Ｉ１１回路１〜ラン
ジスタと共に位置される。
ＭＯＳ ｔ−ランジスタ丁Ｓは多結晶シリコン層により
形成されたゲート６５及びＮ゛゛拡散により形成された
ソース領域６６及びドレーン領域６７からなり、この１
−ランジスタＴＳは１〜ランジスタＴＬ−１と同じウェ
ル６４に配置される。例えばアルミニウムからできた伝
、１１５６８は、ドレーン領域６７に接続され、このド
レーン領域を接地される。
形成されたゲート６５及びＮ゛゛拡散により形成された
ソース領域６６及びドレーン領域６７からなり、この１
−ランジスタＴＳは１〜ランジスタＴＬ−１と同じウェ
ル６４に配置される。例えばアルミニウムからできた伝
、１１５６８は、ドレーン領域６７に接続され、このド
レーン領域を接地される。
ウェル６４は、上部ウェル而６９及びつＬル及び基板６
０間に位置する下部ウェル面７０を示す。
０間に位置する下部ウェル面７０を示す。
高ドープされたＰ゛型領領域７１、上部ウェル而が形成
され、例えばアルミニウムからできている伝４層７２を
通ってソース領域６６に接続される。
され、例えばアルミニウムからできている伝４層７２を
通ってソース領域６６に接続される。
この領域７１は、図示の如く下部ウェル７０へ延在でき
る。
る。
この構造において、ＮＰＮ型バイポーラトランジスタが
あり、その丁ミッタはトランジスタＴＳのドレーン領域
６７により構成され、ベースはつ１ル６４により構成さ
れ、コレクタは垂直パワーＭＯＳトランジスタ（第２図
参照）のドレーン層６０．７３により構成される。
あり、その丁ミッタはトランジスタＴＳのドレーン領域
６７により構成され、ベースはつ１ル６４により構成さ
れ、コレクタは垂直パワーＭＯＳトランジスタ（第２図
参照）のドレーン層６０．７３により構成される。
トランジスタＴＳ及びＮＰＮバイポーラトランジスタは
本発明による保：Ｊ装置を構成する。
本発明による保：Ｊ装置を構成する。
第５Ａ図、第５Ｂ図及び第５Ｃ図は、第４図に示される
保護装置と等価な電気回路図を示す。これらの図におい
て、第４図に示を構造のＮＰＮバイポーラトランジスタ
は符号８１で示される。トランジスタ［Ｓのゲー１〜は
８２で、ソースは８３で、そしてドレーンは８４で示さ
れる。第５Ａ図。
保護装置と等価な電気回路図を示す。これらの図におい
て、第４図に示を構造のＮＰＮバイポーラトランジスタ
は符号８１で示される。トランジスタ［Ｓのゲー１〜は
８２で、ソースは８３で、そしてドレーンは８４で示さ
れる。第５Ａ図。
第５Ｃ図において、バイポーラトランジスタＮＰＮのエ
ミッタは符号８５で、ベースは８６で、コレクタは８７
で示される。
ミッタは符号８５で、ベースは８６で、コレクタは８７
で示される。
トランジスタＴＳは、そのゲートに印加される電圧の極
性に依存する二つの状態を有する。
性に依存する二つの状態を有する。
そのゲートに印加される電圧が正である場合、トランジ
スタ丁Ｓは導通状態にある。この場合は、第５Ｂ図に示
されている１、従って、バイポーラトランジスタ８１の
ベース８６及びエミッタ８５は接続される。パイボーラ
ドンジスタ８１は、第４図で分る如く、つＴル６４及び
基板６０により構成されるダイオード８８と等価である
。従って、・シェルは接地電位に接続される。
スタ丁Ｓは導通状態にある。この場合は、第５Ｂ図に示
されている１、従って、バイポーラトランジスタ８１の
ベース８６及びエミッタ８５は接続される。パイボーラ
ドンジスタ８１は、第４図で分る如く、つＴル６４及び
基板６０により構成されるダイオード８８と等価である
。従って、・シェルは接地電位に接続される。
そのゲートに印加される電圧が負の場合、トランジスタ
「Ｓはブロックされた状態になる。この場合を第５Ｃ図
に示す。バイボーラトランジスタのベース８６は、かか
る決められた電圧に接続されない。バイポーラトランジ
スタ８１は２つのダイオード８８及び８９に等価であり
、ダイオード８８は、第５Ｂ図の場合の如く、ウェル６
４及び基板６０により構成され、ダイオード８９は、つ
Ｔル６４及びドレーン領域６７から構成される。
「Ｓはブロックされた状態になる。この場合を第５Ｃ図
に示す。バイボーラトランジスタのベース８６は、かか
る決められた電圧に接続されない。バイポーラトランジ
スタ８１は２つのダイオード８８及び８９に等価であり
、ダイオード８８は、第５Ｂ図の場合の如く、ウェル６
４及び基板６０により構成され、ダイオード８９は、つ
Ｔル６４及びドレーン領域６７から構成される。
ダイオード８９は回路の論理部の保護を可能にする。
ドレーン７４の端子の極性が逆の場合だけトランジスタ
「Ｓのゲートに負電圧を印加することにより、極性が適
切な場合ウェルを接地させるが又は逆極性中保護ダイオ
ードを挿入するかが可能となる。
「Ｓのゲートに負電圧を印加することにより、極性が適
切な場合ウェルを接地させるが又は逆極性中保護ダイオ
ードを挿入するかが可能となる。
第６図は、第４図に示された保護装置用の典型的制御回
路の電気回路図を示す。このυ制御回路は、トランジス
タ丁Ｓのゲート及びソース間に接続された、ツェナーダ
イオード１０１． ｔ−ランジスタゲート及び端Ｆ２Ｏ
３間に平行に接続された高抵抗（抵抗１０２の典型値は
１メグオームである）及びダイオード１０３からなる。
路の電気回路図を示す。このυ制御回路は、トランジス
タ丁Ｓのゲート及びソース間に接続された、ツェナーダ
イオード１０１． ｔ−ランジスタゲート及び端Ｆ２Ｏ
３間に平行に接続された高抵抗（抵抗１０２の典型値は
１メグオームである）及びダイオード１０３からなる。
端子１０４は、パワーＭＯＳトランジスタのドレーン、
即ち、通常には電流の止端ｒに接続される。
即ち、通常には電流の止端ｒに接続される。
ＭＯＳトランジスタ゛「Ｓのゲートに印加される電圧が
正の場合、トランジスタＴＳは伝導状態にある。ツェナ
ーダイオード１０１はＭＯｓトランジスタ「Ｓのゲート
−ソース電圧を制限する。論理部はトランジスタＴＳを
通って流れるｌ１ｉｌを用いる。電圧源の極性が逆の場
合、トランシタＴＳのゲートに印加された電圧は負であ
り、トランジスタはブロックされた状態になる。ダイオ
ード８９が論理部の保護を確実にする第５Ｃ図の場合が
再び成り立つ。
正の場合、トランジスタＴＳは伝導状態にある。ツェナ
ーダイオード１０１はＭＯｓトランジスタ「Ｓのゲート
−ソース電圧を制限する。論理部はトランジスタＴＳを
通って流れるｌ１ｉｌを用いる。電圧源の極性が逆の場
合、トランシタＴＳのゲートに印加された電圧は負であ
り、トランジスタはブロックされた状態になる。ダイオ
ード８９が論理部の保護を確実にする第５Ｃ図の場合が
再び成り立つ。
回路がＭＯＳトランジスタｒＳのゲートに印加された正
の電圧でｄ−ｃモードで動作しているとき、突然の極性
反転が発生した場合、後者は論理部の保護を確実にする
よう非常に急速にスイッチオフされな＃Ｊればならない
。このスイッチングオフは、トランジスタＦＳのゲート
の非常に里い放電を可能にするダイオード１０３の存在
により可能とされる。
の電圧でｄ−ｃモードで動作しているとき、突然の極性
反転が発生した場合、後者は論理部の保護を確実にする
よう非常に急速にスイッチオフされな＃Ｊればならない
。このスイッチングオフは、トランジスタＦＳのゲート
の非常に里い放電を可能にするダイオード１０３の存在
により可能とされる。
トランジスタＦＳが、トランジスタＴＳのゲートに印加
された電圧が改めて正になった後ある時間して再び伝導
状態にセットされるのも必須である。これは、供給電圧
が零ボルトに近づく場合、高周波数発振器をフィルタア
ウトするのに役立つ。
された電圧が改めて正になった後ある時間して再び伝導
状態にセットされるのも必須である。これは、供給電圧
が零ボルトに近づく場合、高周波数発振器をフィルタア
ウトするのに役立つ。
これは、トランジスタ゛「Ｓのゲートに対して充電的定
数［を誘導するレジスタ １０２で達成される。
数［を誘導するレジスタ １０２で達成される。
約１メグオームの抵抗値で、充電時定数ｔは約５ンイク
ロ秒の１直を有する。
ロ秒の１直を有する。
第１図は保護さるべきパワースイッチング部及び論理部
よりなる電気回路系統図、第２図はパワー部が垂直拡散
型のパワーＭＯＳトランジスタ（ＶＤＭＯ３）のセルの
形式で系統的に示され、論理部がＭＯＳ トランジスタ
により示される典型的な従来のデュアル構造の断面図、
第３図は論理部に集積された保護装置を実現する第１の
方法が示される構造の断面図、第４図は保護装置が論理
部に集積された本発明による構造の実施例の断面図、第
５△、第５Ｂ及び第５ｃ図は第４図に示す保護装置と等
色な電気回路を示す図、第６図は保護装置Ｌ（Ｊ ｔ１
１シス１ムの電気回路を示す図である。 １・・−電圧源、２・・・パワースイッチング部、３・
・・論理部、４・・・外部入力、５，４２，８８，８９
゜１０３・・・ダイオード、９−１．９−２・・・伝導
型の拡散の領域、１１・・・基板、１２・・・ゲート、
１３゜２５・・・酸化層、１４・・・拡散、１５・・・
伝導層、１７・・・背向、１８・・・ドレーン金層被覆
法、１９・・・オーバドープされた層、２０・・・チャ
ネル領域、２１゜６１．６５・・・ゲート、２２・・・
ソース、２３・・・ドレーン、２４・・・ウェル、２６
．２７・・・伝導ライン、２８・・・Ｐ″′′型層９，
６８．７２・・・伝導層、４１・・・Ｎ＋型領領域６０
．７３・・・ドレーン層、６２．６６・・・ソース領域
、６３．６７・・・ドレーン領域、６４・・・Ｐ型ウェ
ル、６９・・・上部ウェル基板、７０・・・下部つｒ
）ｔｔ基板、７１・・・Ｐ゛型領戚、７４・・・金層被
覆法、８１・・・ＮＰＮバイポーラトランジスタ、８２
・・・トランジスタＴＳのゲート、８３・・・トランジ
スタＴＳのソース、８４・−・トランジスタ「Ｓのドレ
ーン、８５・・・Ｔミッタ、８６・・・ベース、８７・
・・」レクタ、１０１・・・ツｒナー型ダイオード、１
０２・・・高いバリューレジスタ、１０４・・・端子、
Ｉ・・・電流、し・・・負荷、ＬＬ・・・従来のＭＯＳ
トランジスタ、ＴＰ・・・パワーＭＯＳトランジスタ、
ＴＳ・・・ＭＯＳトランジスタ。 特許出願人 工スジエエスートムソン マイクロエレクトロニク エスエー
よりなる電気回路系統図、第２図はパワー部が垂直拡散
型のパワーＭＯＳトランジスタ（ＶＤＭＯ３）のセルの
形式で系統的に示され、論理部がＭＯＳ トランジスタ
により示される典型的な従来のデュアル構造の断面図、
第３図は論理部に集積された保護装置を実現する第１の
方法が示される構造の断面図、第４図は保護装置が論理
部に集積された本発明による構造の実施例の断面図、第
５△、第５Ｂ及び第５ｃ図は第４図に示す保護装置と等
色な電気回路を示す図、第６図は保護装置Ｌ（Ｊ ｔ１
１シス１ムの電気回路を示す図である。 １・・−電圧源、２・・・パワースイッチング部、３・
・・論理部、４・・・外部入力、５，４２，８８，８９
゜１０３・・・ダイオード、９−１．９−２・・・伝導
型の拡散の領域、１１・・・基板、１２・・・ゲート、
１３゜２５・・・酸化層、１４・・・拡散、１５・・・
伝導層、１７・・・背向、１８・・・ドレーン金層被覆
法、１９・・・オーバドープされた層、２０・・・チャ
ネル領域、２１゜６１．６５・・・ゲート、２２・・・
ソース、２３・・・ドレーン、２４・・・ウェル、２６
．２７・・・伝導ライン、２８・・・Ｐ″′′型層９，
６８．７２・・・伝導層、４１・・・Ｎ＋型領領域６０
．７３・・・ドレーン層、６２．６６・・・ソース領域
、６３．６７・・・ドレーン領域、６４・・・Ｐ型ウェ
ル、６９・・・上部ウェル基板、７０・・・下部つｒ
）ｔｔ基板、７１・・・Ｐ゛型領戚、７４・・・金層被
覆法、８１・・・ＮＰＮバイポーラトランジスタ、８２
・・・トランジスタＴＳのゲート、８３・・・トランジ
スタＴＳのソース、８４・−・トランジスタ「Ｓのドレ
ーン、８５・・・Ｔミッタ、８６・・・ベース、８７・
・・」レクタ、１０１・・・ツｒナー型ダイオード、１
０２・・・高いバリューレジスタ、１０４・・・端子、
Ｉ・・・電流、し・・・負荷、ＬＬ・・・従来のＭＯＳ
トランジスタ、ＴＰ・・・パワーＭＯＳトランジスタ、
ＴＳ・・・ＭＯＳトランジスタ。 特許出願人 工スジエエスートムソン マイクロエレクトロニク エスエー
Claims (3)
- （１）垂直ＭＯＳトランジスタ型の論理部及びパワー部
よりなり、電圧源に接続され、論理部は第２の伝導型の
基板に形成された第１の伝導型のウェルに設置された従
来のＭＯＳトランジスタにより構成され、基板の背面は
垂直ＭＯＳトランジスタのドレーンに相当し、該ウェル
は上面（６９）からなり、該ウェルに形成される保護ア
クティブダイオードであって、 そのゲートが供給電圧極性と同じ極性の電圧により制御
され、そのドレーンが接地されたＭＯＳトランジスタと
、 ウエルの上面（６９）から延在する第１の伝導型でＭＯ
Ｓトランジスタのソースに接続された高ドープされた深
領域（７１）とよりなり、モノリシック構造で集積され
た論理部の逆電圧に抗する保護アクティブダイオード。 - （２）ＭＯＳトランジスタは、そのゲートを垂直ＭＯＳ
トランジスタのドレーンに結合された該ゲート及び端子
（１０４）内に平行に接続されたレジスタ（１０２）及
びダイオード（１０３）に接続されている請求項１記載
の保護アクティブダイオード。 - （３）ツェナーダイオード（１０１）はＭＯＳトランジ
スタのゲート及びソース内に接続された請求項１又は２
記載の保護アクティブダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8812297 | 1988-09-14 | ||
| FR8812297A FR2636481B1 (fr) | 1988-09-14 | 1988-09-14 | Diode active integrable |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275674A true JPH02275674A (ja) | 1990-11-09 |
| JP2928285B2 JP2928285B2 (ja) | 1999-08-03 |
Family
ID=9370200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238362A Expired - Fee Related JP2928285B2 (ja) | 1988-09-14 | 1989-09-13 | 集積可能なアクティブダイオード |
Country Status (6)
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| EP (1) | EP0359680B1 (ja) |
| JP (1) | JP2928285B2 (ja) |
| KR (1) | KR900005595A (ja) |
| DE (1) | DE68911809T2 (ja) |
| FR (1) | FR2636481B1 (ja) |
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|---|---|---|---|---|
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| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| DE69426565T2 (de) * | 1994-09-21 | 2001-05-31 | St Microelectronics Srl | Schaltung zur Verhinderung des Durchschaltens von parasitären Bauelementen in integrierten Schaltungen bestehend aus einer Leistungsstufe un einer Niederspannungssteuerschaltung |
| US5578860A (en) * | 1995-05-01 | 1996-11-26 | Motorola, Inc. | Monolithic high frequency integrated circuit structure having a grounded source configuration |
| FR2764137B1 (fr) * | 1997-05-28 | 1999-08-13 | Sgs Thomson Microelectronics | Composant de protection d'un transistor mos integre contre des gradients de tension |
| FR2764735B1 (fr) * | 1997-06-17 | 1999-08-27 | Sgs Thomson Microelectronics | Protection du caisson logique d'un composant incluant un transistor mos de puissance integre |
| US6781804B1 (en) | 1997-06-17 | 2004-08-24 | Sgs-Thomson Microelectronics S.A. | Protection of the logic well of a component including an integrated MOS power transistor |
| JP3457539B2 (ja) * | 1998-07-15 | 2003-10-20 | 株式会社東芝 | 半導体装置 |
| US6678829B1 (en) * | 2000-06-19 | 2004-01-13 | Texas Instruments Incorporated | System and method of regulating the distribution of power throughout a system through the use of uni-directional and bi-directional switches |
| KR100773537B1 (ko) * | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법 |
| KR101051704B1 (ko) * | 2004-04-28 | 2011-07-25 | 삼성전자주식회사 | 저항 구배를 지닌 다층막을 이용한 메모리 소자 |
| KR100682926B1 (ko) * | 2005-01-31 | 2007-02-15 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
| US7748542B2 (en) * | 2005-08-31 | 2010-07-06 | Applied Materials, Inc. | Batch deposition tool and compressed boat |
| US8354871B2 (en) * | 2009-11-09 | 2013-01-15 | University Of Florida Research Foundation, Inc. | Self-powered comparator |
| WO2011139975A2 (en) | 2010-05-07 | 2011-11-10 | Xandex, Inc. | Hybrid rectifier |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940785A (en) * | 1974-05-06 | 1976-02-24 | Sprague Electric Company | Semiconductor I.C. with protection against reversed power supply |
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| US4303958A (en) * | 1979-06-18 | 1981-12-01 | Motorola Inc. | Reverse battery protection |
| JPS5737876A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| JPS60217658A (ja) * | 1984-04-12 | 1985-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置の入力保護回路 |
| FR2594596B1 (fr) * | 1986-02-18 | 1988-08-26 | Thomson Csf | Structure semiconductrice associant un ou plusieurs transistors de puissance et leur logique de commande et de protection |
| JPS632370A (ja) * | 1986-06-23 | 1988-01-07 | Nissan Motor Co Ltd | 半導体装置 |
| US4857985A (en) * | 1987-08-31 | 1989-08-15 | National Semiconductor Corporation | MOS IC reverse battery protection |
-
1988
- 1988-09-14 FR FR8812297A patent/FR2636481B1/fr not_active Expired - Lifetime
-
1989
- 1989-09-11 KR KR1019890013173A patent/KR900005595A/ko not_active Application Discontinuation
- 1989-09-11 DE DE68911809T patent/DE68911809T2/de not_active Expired - Fee Related
- 1989-09-11 EP EP89420332A patent/EP0359680B1/fr not_active Expired - Lifetime
- 1989-09-13 JP JP1238362A patent/JP2928285B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-20 US US07/630,742 patent/US5099302A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911809D1 (de) | 1994-02-10 |
| FR2636481B1 (fr) | 1990-11-30 |
| FR2636481A1 (fr) | 1990-03-16 |
| DE68911809T2 (de) | 1994-08-04 |
| US5099302A (en) | 1992-03-24 |
| EP0359680A1 (fr) | 1990-03-21 |
| JP2928285B2 (ja) | 1999-08-03 |
| KR900005595A (ko) | 1990-04-14 |
| EP0359680B1 (fr) | 1993-12-29 |
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