JPH06283718A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH06283718A JPH06283718A JP7174293A JP7174293A JPH06283718A JP H06283718 A JPH06283718 A JP H06283718A JP 7174293 A JP7174293 A JP 7174293A JP 7174293 A JP7174293 A JP 7174293A JP H06283718 A JPH06283718 A JP H06283718A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- conductivity type
- layer
- semiconductor device
- semiconductor layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体装置に関し、とくにオン抵抗
可変し得る構造のＭＯＳ型半導体装置に関する。 【構成】 一導電型半導体１の一主面側に互いに分離し
て複数の逆導電型半導体層２を形成するとともに，各逆
導電型半導体層２内にこの層より浅く平面形状がリング
状の一導電型半導体層３を形成し、隣接する１、導電型
半導体層３間上方に絶縁膜４を介してゲート層を形成
し、かつ導電型半導体層２の露呈部とこの露呈部を囲む
一導電型半導体層３の一部をソース電極６に接続したＭ
ＯＳ型半導体装置において上記ゲート層を複数に分割
し、逆導電型半導体層２の上方のゲート１２ａ，１２ｂ
と基板表面上方のゲート１２にそれぞれ独立に電圧が供
給されるゲート電極を接続したことを特徴とするＭＯＳ
型半導体装置。 【効果】 オン抵抗を低下させることができ、その結果
発熱が小さくなり破壊が防止される。またオン抵抗の制
御は、半導体装置の寸法・形状に左右されずに可能なた
め設計上の制約が緩和される。
可変し得る構造のＭＯＳ型半導体装置に関する。 【構成】 一導電型半導体１の一主面側に互いに分離し
て複数の逆導電型半導体層２を形成するとともに，各逆
導電型半導体層２内にこの層より浅く平面形状がリング
状の一導電型半導体層３を形成し、隣接する１、導電型
半導体層３間上方に絶縁膜４を介してゲート層を形成
し、かつ導電型半導体層２の露呈部とこの露呈部を囲む
一導電型半導体層３の一部をソース電極６に接続したＭ
ＯＳ型半導体装置において上記ゲート層を複数に分割
し、逆導電型半導体層２の上方のゲート１２ａ，１２ｂ
と基板表面上方のゲート１２にそれぞれ独立に電圧が供
給されるゲート電極を接続したことを特徴とするＭＯＳ
型半導体装置。 【効果】 オン抵抗を低下させることができ、その結果
発熱が小さくなり破壊が防止される。またオン抵抗の制
御は、半導体装置の寸法・形状に左右されずに可能なた
め設計上の制約が緩和される。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置に
関し、特にイオン抵抗可変し得る構造のＭＯＳ型半導体
装置に関する。
関し、特にイオン抵抗可変し得る構造のＭＯＳ型半導体
装置に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の一例の要部断面図
を図４に示す。図において１は一導電型半導体基板（Ｎ
型基板）で、その１主面上に互いに分離して複数の逆導
電型半導体層（Ｐ層）２を形成するとともに各Ｐ層２内
にこの層より浅く、平面形状がリング状の一導電型半導
体層（Ｎ層）３を形成し、隣接するＮ層３間のＰ層２お
よびＮ型基板１の情報に絶縁膜４を介してゲート層５を
形成し、かつＰ層２の露呈部とこの露呈部を囲むＮ層３
の一部をソース電極６に接続し、Ｎ層１の裏面にドレイ
ン電極７を接続した構造となっており、ゲート層５の平
面図を図６に示している。
を図４に示す。図において１は一導電型半導体基板（Ｎ
型基板）で、その１主面上に互いに分離して複数の逆導
電型半導体層（Ｐ層）２を形成するとともに各Ｐ層２内
にこの層より浅く、平面形状がリング状の一導電型半導
体層（Ｎ層）３を形成し、隣接するＮ層３間のＰ層２お
よびＮ型基板１の情報に絶縁膜４を介してゲート層５を
形成し、かつＰ層２の露呈部とこの露呈部を囲むＮ層３
の一部をソース電極６に接続し、Ｎ層１の裏面にドレイ
ン電極７を接続した構造となっており、ゲート層５の平
面図を図６に示している。
【０００３】このＭＯＳ型半導体装置８の交差を図６の
等価回路図を用いて以下に説明する。図において９は直
流電源、１０は負荷抵抗、１１はパルス発生器で、直流
電源９と付加抵抗１０は直列接続され両端が半導体装置
８のドレイン電極６とソース電極７に接続され、パルス
発生器１１はゲート電極５とソース電極７に接続されて
いる。パルス発生器によりパルスをゲート電極５に入力
することにより、ドレイン電極６とソース電極７の間が
導通し、負荷抵抗１０に電流が流れて両端にパルス電圧
が発生する。上記導通電流は図４のドレイン電極７から
基板１のＰ層２−２間の部分を通り、さらにＰ層２の表
面に形成されたチャンネル（図示せず）、Ｎ層３を経由
してソース電極６に抜ける。
等価回路図を用いて以下に説明する。図において９は直
流電源、１０は負荷抵抗、１１はパルス発生器で、直流
電源９と付加抵抗１０は直列接続され両端が半導体装置
８のドレイン電極６とソース電極７に接続され、パルス
発生器１１はゲート電極５とソース電極７に接続されて
いる。パルス発生器によりパルスをゲート電極５に入力
することにより、ドレイン電極６とソース電極７の間が
導通し、負荷抵抗１０に電流が流れて両端にパルス電圧
が発生する。上記導通電流は図４のドレイン電極７から
基板１のＰ層２−２間の部分を通り、さらにＰ層２の表
面に形成されたチャンネル（図示せず）、Ｎ層３を経由
してソース電極６に抜ける。
【０００４】
【発明が解決しようとする課題】ところで図３に示す半
導体装置は、ドレイン７からＮ層１の裏面に全面に流入
した電流がＰ層２−２間の狭い領域に集中する。この部
分の断面積は小さく抵抗値が大きいのでスイッチ素子と
してのオン抵抗が大きく負荷抵抗１０に現れるパルス電
圧が小さくなるという問題点があった。その結果として
発熱量も増加し、破壊するおそれがあった。
導体装置は、ドレイン７からＮ層１の裏面に全面に流入
した電流がＰ層２−２間の狭い領域に集中する。この部
分の断面積は小さく抵抗値が大きいのでスイッチ素子と
してのオン抵抗が大きく負荷抵抗１０に現れるパルス電
圧が小さくなるという問題点があった。その結果として
発熱量も増加し、破壊するおそれがあった。
【０００５】このオン抵抗は、半導体装置の各部分の寸
法、形状によって決まるため、大型化せずに低減するこ
とが困難であった。
法、形状によって決まるため、大型化せずに低減するこ
とが困難であった。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決することを目的として提案されたもので一導電型半導
体基板の一主面側に互いに分離して、複数の逆導電型半
導体層を形成するとともに、各逆導電型半導体層内にこ
の層より浅く平面形状が環状の一導電型半導体層を形成
し、隣接する前記一導電型半導体層間上方に絶縁膜を介
してゲート層を形成し、かつ前記逆導電型半導体層の露
呈部と、この露呈部を囲む前記一導電型半導体層の一部
をソース電極に接続したＭＯＳ型半導体装置において、
上記ゲート層を前記半導体基板の表面上方のみの部分
と、前記逆導電型半導体層の上方を主としする部分とに
分割し、各分割ゲート層にそれぞれ独立した電圧が供給
されるゲート電極を接続したことを特徴とするＭＯＳ型
半導体装置を提供する。
決することを目的として提案されたもので一導電型半導
体基板の一主面側に互いに分離して、複数の逆導電型半
導体層を形成するとともに、各逆導電型半導体層内にこ
の層より浅く平面形状が環状の一導電型半導体層を形成
し、隣接する前記一導電型半導体層間上方に絶縁膜を介
してゲート層を形成し、かつ前記逆導電型半導体層の露
呈部と、この露呈部を囲む前記一導電型半導体層の一部
をソース電極に接続したＭＯＳ型半導体装置において、
上記ゲート層を前記半導体基板の表面上方のみの部分
と、前記逆導電型半導体層の上方を主としする部分とに
分割し、各分割ゲート層にそれぞれ独立した電圧が供給
されるゲート電極を接続したことを特徴とするＭＯＳ型
半導体装置を提供する。
【０００７】さらに前記半導体基板表面上方のゲート層
が絶縁膜を貫通して、多点に分散状にゲート電極に接続
されたことを特徴とするＭＯＳ型半導体装置を提供す
る。
が絶縁膜を貫通して、多点に分散状にゲート電極に接続
されたことを特徴とするＭＯＳ型半導体装置を提供す
る。
【０００８】
【作用】上記構成によれば、ゲート電極を複数に分割し
半導体基板の表面上方のゲート電極に逆導電型半導体層
の上方のゲート電極から独立した電圧を加えるようにし
たから逆導電型半導体層の間の半導体基板領域のみかけ
上の不純物濃度を上昇させることができるのでオン抵抗
を低減できる。
半導体基板の表面上方のゲート電極に逆導電型半導体層
の上方のゲート電極から独立した電圧を加えるようにし
たから逆導電型半導体層の間の半導体基板領域のみかけ
上の不純物濃度を上昇させることができるのでオン抵抗
を低減できる。
【０００９】
【実施例１】以下に本発明の実施例を図１から説明す
る。
る。
【００１０】図において、図４と同一符号は同一物を示
し説明を省略する。
し説明を省略する。
【００１１】図中相違するのはゲート電極１２のみであ
る。このゲート電極１２は、逆導電型半導体層上方のゲ
ート電極１２ａ，１２ｂと基板表面上方のゲート電極１
２ｃに分割され、断面図で両側の分割ゲート電極１２
ａ，１２ｂは共通接続され、中間の分割ゲート電極１２
ｃには分割ゲート電極１２ａ，１２ｂとは独立した電圧
を加える電極に接続され、平面形状の例を図３に示す。
図３中の点線部の断面が図３である。この装置の動作を
以下に説明する。
る。このゲート電極１２は、逆導電型半導体層上方のゲ
ート電極１２ａ，１２ｂと基板表面上方のゲート電極１
２ｃに分割され、断面図で両側の分割ゲート電極１２
ａ，１２ｂは共通接続され、中間の分割ゲート電極１２
ｃには分割ゲート電極１２ａ，１２ｂとは独立した電圧
を加える電極に接続され、平面形状の例を図３に示す。
図３中の点線部の断面が図３である。この装置の動作を
以下に説明する。
【００１２】分割ゲート電極１２ａ，１２ｂには従来の
ゲート電極と同じように信号が外部から印加され、ゲー
ト電極１２ａ，１２下部のＰ層２の不純物濃度を見掛け
上制御し、オン，オフ動作をさせる。
ゲート電極と同じように信号が外部から印加され、ゲー
ト電極１２ａ，１２下部のＰ層２の不純物濃度を見掛け
上制御し、オン，オフ動作をさせる。
【００１３】一方、分割ゲート電極１２ｃにはＰ層２−
２間の基板の不純物濃度を見掛け上制御し、この見掛け
上の不純物濃度を上昇させてＰ層２−２間の基板の抵抗
値を低下させ、電流経路の総合的な抵抗値、すなわちオ
ン抵抗を低下させることができる。
２間の基板の不純物濃度を見掛け上制御し、この見掛け
上の不純物濃度を上昇させてＰ層２−２間の基板の抵抗
値を低下させ、電流経路の総合的な抵抗値、すなわちオ
ン抵抗を低下させることができる。
【００１４】このように図１に示す半導体装置は、オン
抵抗を低下させることができ、その結果発熱が小さくな
り、破壊が防止される。
抵抗を低下させることができ、その結果発熱が小さくな
り、破壊が防止される。
【００１５】オン抵抗の制御は、半導体装置の寸法形状
に左右されずに可能なため設計上の制約が低減される。
に左右されずに可能なため設計上の制約が低減される。
【００１６】
【実施例２】本発明の他の実施例を図２から説明する。
図において図３と同一符号は同一物を示し説明を省略す
る。
図において図３と同一符号は同一物を示し説明を省略す
る。
【００１７】この装置が図１の半導体装置と相違するの
は分割ゲート電極１２ａ，１２ｂ，１２ｃを包み込んだ
絶縁膜４の一部に窓あけして、中央の分割ゲート電極１
２ｃに第２のゲート電極１３を多点で分散状に接続し、
他のゲート電極１２ａ，１２ｂは従来と同じく一端部分
で共通接続をしたことのみであり、分割ゲート電極１２
ｃに信号を入力する際の入力インピーダンスーが低減さ
れる。
は分割ゲート電極１２ａ，１２ｂ，１２ｃを包み込んだ
絶縁膜４の一部に窓あけして、中央の分割ゲート電極１
２ｃに第２のゲート電極１３を多点で分散状に接続し、
他のゲート電極１２ａ，１２ｂは従来と同じく一端部分
で共通接続をしたことのみであり、分割ゲート電極１２
ｃに信号を入力する際の入力インピーダンスーが低減さ
れる。
【００１８】
【発明の効果】このように本発明によれば、オン抵抗を
低下させることができ、その結果発熱が小さくなり破壊
が防止される。
低下させることができ、その結果発熱が小さくなり破壊
が防止される。
【００１９】また、オン抵抗の制御は、半導体装置の寸
法・形状に左右されずに可能なため設計上の制約が緩和
される。
法・形状に左右されずに可能なため設計上の制約が緩和
される。
【図１】 本発明の実施例を示す半導体装置の要部側断
面図。
面図。
【図２】 本発明の他の実施例を示す要部側断面図。
【図３】 図１、図２に示す半導体装置の動作を説明す
るための回路図。
るための回路図。
【図４】 従来の半導体装置の要部側断面図。
【図５】 図３に示す従来の半導体装置のゲート電極の
要部平面図。
要部平面図。
【図６】 図３に示す半導体装置の動作を説明するため
の回路図。
の回路図。
１ 一導電型半導体基板 ２ 逆導電型半導体層 ３ 一導電型半導体層 ４ 絶縁膜 ６ ソース電極 １２ａ，１２ｂ，１２ｃ 分割ゲート層 １３ 第２ゲート電極
Claims (2)
- 【請求項１】一導電型半導体基板の一主面側に互いに分
離して、複数の逆導電型半導体層を形成するとともに、
各逆導電型半導体層内にこの層より浅く平面形状が環状
の一導電型半導体層を形成し、隣接する前記一導電型半
導体層間上方に絶縁膜を介してゲート層を形成し、かつ
前記逆導電型半導体層の露呈部と、この露呈部を囲む前
記一導電型半導体層の一部をソース電極に接続したＭＯ
Ｓ型半導体装置において、上記ゲート層を前記半導体基
板の表面上方のみの部分と、前記逆導電型半導体層の上
方を主としする部分とに分割し、各分割ゲート層にそれ
ぞれ独立した電圧が供給されるゲート電極を接続したこ
とを特徴とするＭＯＳ型半導体装置。 - 【請求項２】前記半導体基板表面上方のゲート層が絶縁
膜を貫通して、多点に分散状にゲート電極に接続された
ことを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174293A JPH06283718A (ja) | 1993-03-30 | 1993-03-30 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174293A JPH06283718A (ja) | 1993-03-30 | 1993-03-30 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283718A true JPH06283718A (ja) | 1994-10-07 |
Family
ID=13469287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174293A Pending JPH06283718A (ja) | 1993-03-30 | 1993-03-30 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283718A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006598A (ja) * | 2002-04-26 | 2004-01-08 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JP2012080062A (ja) * | 2010-09-10 | 2012-04-19 | Renesas Electronics Corp | 半導体装置の制御装置 |
-
1993
- 1993-03-30 JP JP7174293A patent/JPH06283718A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006598A (ja) * | 2002-04-26 | 2004-01-08 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JP2012080062A (ja) * | 2010-09-10 | 2012-04-19 | Renesas Electronics Corp | 半導体装置の制御装置 |
| US8643102B2 (en) | 2010-09-10 | 2014-02-04 | Renesas Electronics Corporation | Control device of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2597412B2 (ja) | 半導体装置およびその製造方法 | |
| US5099300A (en) | Gated base controlled thyristor | |
| JP2973588B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS61256U (ja) | プレ−ナｍｏｓトランジスタ | |
| KR970000719B1 (ko) | 상보형 래터럴 절연 게이트 정류기 | |
| US4783694A (en) | Integrated bipolar-MOS semiconductor device with common collector and drain | |
| JPH04216674A (ja) | 横形ｍｏｓ制御形サイリスタ | |
| JPH06283718A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0758781B2 (ja) | 電界効果型半導体装置 | |
| US4175240A (en) | Integrated logic circuit with a current source made as a field-effect transistor | |
| JPH0462175B2 (ja) | ||
| JPH03129764A (ja) | 半導体装置 | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS6164165A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JP2504498B2 (ja) | 半導体装置 | |
| JP3038722B2 (ja) | 接合型電界効果トランジスタ | |
| JP2608976B2 (ja) | 半導体装置 | |
| JPS60262468A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JP3278534B2 (ja) | Ｍｏｓゲート型電力用半導体素子とその駆動方法 | |
| JPH0255953B2 (ja) | ||
| JPH0590579A (ja) | パワー電界効果トランジスタ | |
| JPH11312735A (ja) | 半導体装置 | |
| JPS6036110B2 (ja) | 半導体装置 | |
| JP2523966B2 (ja) | 半導体装置 | |
| JPS61170068A (ja) | Ｍｏｓトランジスタ |