JP2012080062A - 半導体装置の制御装置 - Google Patents

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Abstract

【課題】第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴ、または第２ゲート電極を設けたトレンチＭＯＳＦＥＴにおいて、オン抵抗と帰還容量の両者を低減するすることができる半導体装置の制御装置を提供する。
【解決手段】第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴまたは第２ゲート電極を設けたトレンチＭＯＳＦＥＴの駆動制御を行う制御装置おいて、第２ゲート電極にオフ信号を出力した状態で、ゲート電極にオンまたはオフの信号を出力する。
【選択図】図３

Description

本発明は電力変換用の半導体装置の制御装置に関し、特に、電力変換用の半導体装置としてパワーＭＯＳＦＥＴを用いた電源装置における損失低減に関するものである。
従来、パソコンやサーバのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）に電力を供給する非絶縁型の降圧スイッチング電源（以下、ＶＲ：Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）には、トレンチＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（例えば、特許文献１、２を参照）が用いられている。
トレンチＭＯＳＦＥＴは、プレーナＭＯＳＦＥＴ（例えば、非特許文献１を参照）と比べて、セルピッチが小さいので、単位面積当たりのチャネル幅Ｗｇが大きく、オン抵抗を低減できる特長があるが、トレンチゲートとドレイン領域との対向面積が大きいため、帰還容量が大きいという欠点がある。
近年、ＣＰＵの大電流化と低電圧化のため、ＣＰＵの消費電流が急峻に変化した際のＣＰＵの電圧変動を抑制する出力コンデンサが多くなり、ＶＲのサイズとコストの増加を招いている。
出力コンデンサの削減には、ＶＲのスイッチング周波数の向上が有効であることが知られている（例えば、非特許文献２、３を参照）。
スイッチング周波数を向上する際のボトルネックは、スイッチングに伴い発生する損失により、ＭＯＳＦＥＴが使用温度の上限（例えば、１５０℃）を超えることである。スイッチング時に発生する損失として、ＶＲのハイサイドＭＯＳＦＥＴについては、ターンオン損失とターンオフ損失、およびドライブ損失があり、ローサイドＭＯＳＦＥＴについては、内蔵ダイオードの導通損失とリカバリー損失、およびドライブ損失があるが、中でもハイサイドＭＯＳＦＥＴのターンオン損失とターンオフ損失が相対的に大きな比率を占める。以下、ターンオン損失とターンオフ損失を総称して、スイッチング損失と呼ぶことにする。
スイッチング損失の低減には、ＭＯＳＦＥＴの帰還容量の低減が有効である。なぜなら、帰還容量が小さくなると、スイッチングのスピードが速くなり、スイッチング損失が低減されるからである。トレンチＭＯＳＦＥＴは本質的に帰還容量が大きいという問題があり、更なるスイッチング周波数の向上は難しい。
ＶＲのスイッチング周波数が低いと（例えば、３００ｋＨｚ程度）、ＶＲの損失に占める導通損失の比率が高いので、オン抵抗が低いトレンチＭＯＳＦＥＴが有利であるが、スイッチング周波数が高くなると（例えば、１ＭＨｚ以上）、スイッチング損失が支配的になるので、帰還容量が小さいプレーナ型が有利となる。
プレーナＭＯＳＦＥＴの帰還容量を更に低減できる構造として、プレーナＭＯＳＦＥＴのゲート電極の中央部を削除した構造（以下、中抜きゲート型プレーナＭＯＳＦＥＴ）が発表されている（例えば、非特許文献４を参照）。
中抜きゲート型プレーナＭＯＳＦＥＴは従来のプレーナＭＯＳＦＥＴと比較して、ゲート電極とドレイン領域のオーバーラップが小さいので、帰還容量を大幅に低減できる。
しかし、中抜きゲート型プレーナＭＯＳＦＥＴは帰還容量が小さいという特長を有する反面、オン抵抗が大きいという課題がある。これを改善する手段として、中抜きゲート型プレーナＭＯＳＦＥＴのゲート電極間に、第２ゲート電極を設け、ＭＯＳＦＥＴがオン状態の時、第２ゲート電極にプラスの電圧を印加することで、オン抵抗を低減することが知られている（例えば、特許文献３、４を参照）。
特開２００８−２１８７１１号公報 特開２００５−５７０５０号公報 特開昭５７−１４１９６４号公報 特開平６−２８３７１８号公報
Ｊ．Ｎｇ ｅｔ ａｌ．、"Ａ Ｎｏｖｅｌ Ｐｌａｎａｒ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｗｉｔｈ Ｌａｔｅｒａｌｌｙ Ｕｎｉｆｏｒｍ Ｂｏｄｙ ａｎｄ Ｉｏｎ−Ｉｍｐｌａｎｔｅｄ ＪＦＥＴ Ｒｅｇｉｏｎ、"ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、２００８、ｖｏｌ．２９、ｎｏ．４、ｐｐ．３７５−３７７、Ａｐｒｉｌ．２００８． Ｙ． Ｒｅｎ ｅｔ ａｌ．、"Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｐａｔｈ ｆｒｏｍ ｔｈｅ １２−Ｖ ＶＲ ｔｏ ｔｈｅ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ、"ｉｎ Ｐｒｏｃ． ＩＥＥＥ ＡＰＥＣ’０４、２００４、ｖｏｌ．１、ｐｐ．２８５−２９１． Ｍ．Ｘｕ ｅｔ ａｌ．、"Ｓｍａｌｌ ｓｉｇｎａｌ ｍｏｄｅｌｉｎｇ ｏｆ ａ ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ ｕｓｉｎｇ ｃｏｕｐｌｅｄ ｉｎｄｕｃｔｏｒ、"ＩＥＥＥ Ｔｒａｎｓ． Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎ．、ｖｏｌ．２２、ｎｏ．２、ｐｐ．３９９−４０６、Ｍａｒ．２００７． Ｈ．Ｅｓａｋｉ ｅｔ ａｌ．、"Ａ ９００ＭＨｚ １００Ｗ ＶＤ−ＭＯＳＦＥＴ ＷＩＴＨ ＳＩＫＩＳＩＤＥ ＧＡＴＥ ＳＥＬＦ−ＡＬＩＧＮＥＤ ＣＨＡＮＮＥＬ、"ｉｎ Ｐｒｏｃ． ＩＥＥＥ ＩＥＤＭ’０４、１９８４、ｐｐ．４４７−４５０．
しかし、特許文献３と特許文献４には、第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴをスイッチングする際の、ゲート電極と第２ゲート電極の駆動シーケンスに関する記載が無く、ゲート電極と第２ゲート電極の駆動シーケンスによる損失については記載されていない。
本発明者らは、第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴにおいて、第２ゲート電圧にプラスの電圧を印加した状態で、ゲート電極にオンまたはオフの信号を入力し、スイッチングすると、帰還容量が大きいため、スイッチング損失が増大するという課題を見出した。
そこで、本発明の目的は、上記従来技術の課題を解決するためになされたもので、第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴにおいて、オン抵抗と帰還容量の両者を低減するすることができる半導体装置の制御装置を提供することにある。
なお、本発明は第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴを研究開発する過程で考案したものであるが、本発明はゲート電極の下に、第２ゲート電極を設けたトレンチＭＯＳＦＥＴにおいても、オン抵抗と帰還容量の低減に有効である。
よって、以下の実施の形態では、プレーナＭＯＳＦＥＴ、およびトレンチＭＯＳＦＥＴの両者について、本発明を適用した例を記述する。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、代表的なものの概要は、第１のゲート電極と、第２のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、前記第１のゲート電極にオンまたはオフの制御信号を出力する際、前記第２のゲート電極が前記ソース電極と同じ電位となるように、前記第２のゲート電極を駆動制御するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、代表的なものによって得られる効果は、プレーナＭＯＳＦＥＴ、またはトレンチＭＯＳＦＥＴにおいて、低オン抵抗と低帰還容量を両立でき、これを用いた電源装置の損失低減に効果がある。
本発明の実施の形態１に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図である。 本発明の実施の形態１に係る半導体装置の制御装置の第２ゲート電極に印加する電圧と帰還容量の関係を示す図である。 本発明の実施の形態１に係る半導体装置の制御装置のゲート電極と第２ゲートの駆動シーケンスを示す図である。 本発明の実施の形態２に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図である。 本発明の実施の形態３に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図である。 本発明の実施の形態４に係る半導体装置の制御装置により制御される半導体装置を含むマルチ・チップ・パッケージの構成を示す構成図である。 本発明の実施の形態６に係る半導体装置の制御装置のゲート電極と第２ゲートの駆動シーケンスを示す図である。 本発明の実施の形態６に係る半導体装置の制御装置のゲート電極と第２ゲートの駆動シーケンスを示す図である。 本発明の実施の形態７に係る半導体装置の制御装置を含む電源の回路構成を示す構成図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１により、本発明の実施の形態１に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図１は本発明の実施の形態１に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示している。
図１において、１はｎ＋型基板、２はｎ−型層、３はｐ型ウェル領域、４はｎ型ソース領域、５はｐ＋型コンタクト領域、６は絶縁膜、７は第２ゲート電極、８はゲート電極、９はソース電極、１０はドレイン電極、１１はゲート端子、１２は第２ゲート端子、１３はソース端子、１４はドレイン端子、１５は電子蓄積層である。
ゲート電極８にプラスの電圧を印加すると、ゲート電極８直下の、ｐ型ウェル領域３の表面（チャネル）がｎ型に反転し、ドレイン電極１０からソース電極９に電流が流れる。ｎまたはｐの後の「＋」、「−」の記号は、「＋」は不純物濃度が高いことを表し、「−」は不純物濃度が低いことを表す。
第２ゲート電極７にプラスの電圧を印加すると、絶縁膜６直下のｎ−型層２の表面に電子蓄積層１５が生じ、オン抵抗が低減する。
次に、図２および図３により、本発明の実施の形態１に係る半導体装置の制御装置のゲート電極８と第２ゲート電極７の駆動シーケンスについて説明する。図２は本発明の実施の形態１に係る半導体装置の制御装置の第２ゲート電極に印加する電圧と帰還容量の関係を示す図、図３は本発明の実施の形態１に係る半導体装置の制御装置のゲート電極と第２ゲートの駆動シーケンスを示す図である。
なお、半導体装置の制御装置としては、半導体装置と共にマルチ・チップ・パッケージななどに搭載されるドライバＩＣや、電源装置内で電力変換用の半導体装置を制御する制御回路などから構成され、図３に示す駆動シーケンスにより、ゲート電極と第２ゲートを駆動することができれば、どのような構成であっても良い。
本発明者らの実験によれば、耐圧４０Ｖの第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴにおいて、第２ゲート電極７にプラスの電圧を印加することで、オン抵抗が約２０％低減することが分かった。
スイッチング損失を低減するには、帰還容量を低減することが有効であるが、本発明者らは、図２に示すように、第２ゲート電極７の印加電圧と帰還容量に正の相関があることを見出した。すなわち、第２ゲート電極７の印加電圧が大きくなるに従い、帰還容量が増加する傾向がある。
第２ゲート電極７にプラスの電圧を印加した状態で、ゲート電極８にオン・オフの制御信号を入力すると、帰還容量が大きいため、スイッチング損失が増加する。一方で、第２ゲート電極７にプラスの電圧を印加することは、オン抵抗を低減するので、導通損失が小さくなる。
スイッチング損失と導通損失の両者を低減するには、スイッチング時は第２ゲート電極７にゼロ電圧（ソース電極と同じ電圧）を印加し、導通時は第２ゲート電極７にプラスの電圧を印加することが有効である。
そこで、本実施の形態では、これを実現するための、ゲート電極８と第２ゲート電極７の駆動シーケンスとして、図３に示すような駆動シーケンスを採用している。
図３に示すように、ターンオンの際、ゲート電極８と第２ゲート電極７の順でオンの入力信号を印加し、ターンオフの際、第２ゲート電極７とゲート電極８の順でオフの入力信号を印加する。このような駆動シーケンスを採用することで、スイッチング時は第２ゲート電極７にゼロ電圧（ソース電極と同じ電圧）が印加され、導通時は第２ゲート電極７にプラスの電圧が印加される。このように、第２ゲート電極７とゲート電極８を制御することで、低オン抵抗と低帰還容量を両立し、ＶＲの導通損失とスイッチング損失を低減することができる。
（実施の形態２）
図４により、本発明の実施の形態２に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図４は本発明の実施の形態２に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第２ゲート電極を設けた中抜きゲート型プレーナＭＯＳＦＥＴ、または第２ゲート電極を設けたトレンチＭＯＳＦＥＴのチップの平面図を示している。
図４において、２０はチップの外周、２２は第２ゲート電極のパッド、２１はゲート電極のパッド、２３はゲート電極の金属配線で、ゲートフィンガーと呼ばれる（ゲートフィンガーについては、例えば、特開２００４−５５８１２号公報、特開２００５−５７０５０号公報などに記載されている）。
ゲートフィンガーを設ける理由は、ゲート抵抗を下げることで、ターンオンとターンオフが高速になり、スイッチング損失が低減するためである。２４は第２ゲート電極の金属配線、２５はソース電極である。
ゲート電極の金属配線２２、または第２ゲート電極の金属配線２４が設けられた領域には、ソース電極２５を配置できないので、ソース電極２５の拡がり抵抗が増加し、オン抵抗が増加する。
本実施の形態の半導体装置の特徴は、第２ゲート電極の金属配線２４と比べて、ゲート電極の金属配線２３の配線数の方が多いことである（ゲート電極の金属配線２３の表面積が大きいと言っても良い）。
ゲート電極の金属配線２３の抵抗は、スイッチング損失との相関が強いので、スイッチング損失を下げるためには、金属配線２３の抵抗を下げることが有効であるのに対して、第２ゲート電極の金属配線２４の抵抗はスイッチング損失に与える影響が小さいので、金属配線２４の抵抗は、金属配線２３の抵抗ほど重要ではない。
ただし、第２ゲート電極の金属配線２４についても、抵抗が余りに大きいと（例えば、５Ω以上）、スイッチングの際、第２ゲート電極が電気的にフローティングのように振る舞うので、スイッチング損失の増加や、フォルス・ターンオン（例えば、Ｔ．Ｈａｓｈｉｍｏｔｏ ｅｔ ａｌ．、“Ａ Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ （ＳｉＰ） ｗｉｔｈ Ｍｏｕｎｔｅｄ Ｉｎｐｕｔ Ｃａｐａｃｉｔｏｒｓ ｆｏｒ Ｒｅｄｕｃｅｄ Ｐａｒａｓｉｔｉｃ Ｉｎｄｕｃｔａｎｃｅｓ ｉｎ ａ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ、”ＩＥＥＥ Ｔｒａｎｓ． Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎ．、ｖｏｌ．２５、ｎｏ．３、Ｍａｒ．２０１０、ｐｐ．７３１−７４０．を参照）による貫通電流を招くので、５Ωより小さい抵抗になるようにするのが望ましい。
また、この実施の形態でのゲート電極のパッド２１および第２ゲート電極のパッド２２を介したゲート電極および第２ゲート電極の駆動シーケンスは図３に示す実施の形態１の駆動シーケンスと同様である。
これにより、低オン抵抗と低帰還容量を両立し、ＶＲの導通損失とスイッチング損失を低減することができる。
（実施の形態３）
図５により、本発明の実施の形態３に係る半導体装置の制御装置により制御される半導体装置の構成について説明する。図５は本発明の実施の形態３に係る半導体装置の制御装置により制御される半導体装置の構成を示す構成図であり、第２ゲート電極を設けたトレンチＭＯＳＦＥＴの断面図を示している。
図５において、１はｎ＋型基板、２はｎ−型層、３はｐ型ウェル領域、４はｎ型ソース領域、５はｐ＋型コンタクト領域、６は絶縁膜、７は第２ゲート電極、８はゲート電極、９はソース電極、１０はドレイン電極、１１はゲート端子、１２は第２ゲート端子、１３はソース端子、１４はドレイン端子である。
第２ゲート電極７をソース端子１３に接続した構造は一般的に知られているが（例えば、Ｐ．Ｇｏａｒｉｎ ｅｔ ａｌ．、“Ｓｐｌｉｔ−ｇａｔｅ ＲＥＳＵＲＦ ｓｔｅｐｐｅｄ ｏｘｉｄｅ （ＲＳＯ）ＭＯＳＦＥＴ ｆｏｒ ２５Ｖ ａｐｐｌｉｃａｔｉｏｎｓ ｗｉｔｈ ｒｅｃｏｒｄ ｌｏｗ ｇａｔｅ−ｔｏ−ｄｒａｉｎ ｃｈａｒｇｅ、”ｉｎ Ｐｒｏｃ． ＩＥＥＥ ＩＳＰＳＤ’０７、Ｍａｙ ２００７、ｐｐ．６１−６４．を参照）、本実施の形態では、第２ゲート電極７を、独立した第２ゲート端子１２としている。
ゲート電極８にプラスの電圧を印加すると、ゲート電極８の側面の、ｐ型ウェル領域３（チャネル）がｎ型に反転し、ドレイン電極１０からソース電極９に電流が流れる。第２ゲート電極７にプラスの電圧を印加すると、第２ゲート電極７の側面のｎ−型層２に電子蓄積層が生じ、オン抵抗が低減する。
本実施の形態のトレンチＭＯＳＦＥＴについても、実施の形態１で述べたプレーナＭＯＳＦＥＴと同様に、第２ゲート電極７とゲート電極８を制御することで、低オン抵抗と低帰還容量を両立することができる。
（実施の形態４）
中抜きゲート型プレーナＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴともに、第２ゲート電極７を設けることで、オン抵抗と帰還容量をともに低減することができるが、端子数が従来の３から４に増加するので、制御が複雑になるという課題がある。
これを解決するために、ハイサイドのＭＯＳＦＥＴとローサイドのＭＯＳＦＥＴと、これらを駆動するドライバＩＣを１つのパッケージに実装することが有効である（所謂、マルチ・チップ・パッケージ：マルチ・チップ・パッケージについては、例えば、特開２００８−０１０８５１号公報などに記載されている）。
マルチ・チップ・パッケージとすることで、半導体装置のユーザは、ＭＯＳＦＥＴが４端子であるということを意識することが無いため、制御の複雑さは問題とならない。
図６により、本発明の実施の形態４に係る半導体装置の制御装置により制御される半導体装置を含むマルチ・チップ・パッケージの構成について説明する。図６は本発明の実施の形態４に係る半導体装置の制御装置により制御される半導体装置を含むマルチ・チップ・パッケージの構成を示す構成図である。
図６において、３１はパッケージ外周、３２はハイサイドＭＯＳＦＥＴ、３３はローサイドＭＯＳＦＥＴ、４０はドライバＩＣ、３４はハイサイドＭＯＳＦＥＴ３２の第２ゲート電極とドライバＩＣ４０を接続するワイヤ、３５はハイサイドＭＯＳＦＥＴ３２のゲート電極とドライバＩＣ４０を接続するワイヤ、３６はハイサイドＭＯＳＦＥＴ３２のソース電極４１とドライバＩＣ４０を接続するワイヤ、３７はローサイドＭＯＳＦＥＴ３３のソース電極４２とドライバＩＣ４０を接続するワイヤ、３８はローサイドＭＯＳＦＥＴ３３のゲート電極とドライバＩＣ４０を接続するワイヤ、３９はローサイドＭＯＳＦＥＴ３３の第２ゲート電極とドライバＩＣ４０を接続するワイヤである。
図６に示すように、ハイサイドＭＯＳＦＥＴ３２のゲート電極とドライバＩＣ４０を接続するワイヤ３５と、ソース電極４１とドライバＩＣ４０を接続するワイヤ３６を隣接して配置することで、スイッチングの際にワイヤ３５とワイヤ３６から発生する磁束がキャンセルされて、ゲート駆動回路の寄生インダクタンスを低減することができる。また、ローサイドＭＯＳＦＥＴ３３のゲート電極とドライバＩＣ４０を接続するワイヤ３８と、ソース電極４２とドライバＩＣ４０を接続するワイヤ３７についても同様に、ゲート駆動回路の寄生インダクタンスを低減することができる。
（実施の形態５）
実施の形態１〜実施の形態４の少なくとも１つ以上の、半導体装置の制御装置による駆動シーケンスを、ＶＲ（例えば、上述の非特許文献２、３を参照）のハイサイドのＭＯＳＦＥＴまたはローサイドのＭＯＳＦＥＴに適用することで、ＶＲの損失を低減させることができる。
以上述べたように、本発明によれば、プレーナＭＯＳＦＥＴ、またはトレンチＭＯＳＦＥＴにおいて、低オン抵抗と低帰還容量を両立できるため、これを用いた電源装置の損失低減に効果がある。
（実施の形態６）
実施の形態６は、実施の形態１における、ターンオンの際のゲート電極８と第２ゲート電極７の制御と、ターンオフの際の第２ゲート電極７とゲート電極の制御の両方の制御を、ターンオンとターンオフのどちらかの制御のみにしたものである。
図７および図８により、本発明の実施の形態６に係る半導体装置の制御装置のゲート電極８と第２ゲート電極７の駆動シーケンスについて説明する。図７および図８は本発明の実施の形態６に係る半導体装置の制御装置のゲート電極と第２ゲートの駆動シーケンスを示す図であり、図７はターンオンのみの制御、図８はターンオフのみの制御を示している。
図７に示す駆動シーケンスでは、ターンオンの際、ゲート電極８と第２ゲート電極７の順でオンの入力信号を印加し、ターンオフの際、ゲート電極８と第２ゲート電極７の同時にオフの入力信号を印加するように制御している。
この場合では、実施の形態１と比較すると、ターンオフ損失は大きいが、ターンオンについては、実施の形態１と同じ効果を得ることができる。
また、図８に示す駆動シーケンスでは、ターンオンの際、ゲート電極８と第２ゲート電極７の同時にオンの入力信号を印加し、ターンオフの際、第２ゲート電極７とゲート電極８の順でオフの入力信号を印加するように制御している。
この場合では、実施の形態１と比較すると、ターンオン損失は大きいが、ターンオフについては、実施の形態１と同じ効果を得ることができる。
（実施の形態７）
図９により、本発明の実施の形態７に係る半導体装置の制御装置を含む電源について説明する。図９は本発明の実施の形態７に係る半導体装置の制御装置を含む電源の回路構成を示す構成図であり、半導体装置のゲートと第２ゲートを制御する回路を有している。
図９において、電源は入力部５１、スイッチング部５２、出力部５３、制御部５４、検出部６７で構成され、入力部５１に直流入力電源６０が接続され、出力部５３に負荷６６が接続されている。
入力部５１はコンデンサ６１で構成されている。スイッチング部５２は、ＭＯＳＦＥＴ６２で構成されている。出力部５３は、転流ダイオード６３、チョークコイル６４、コンデンサ６５で構成された出力フィルタで構成されている。
制御部５４は、設定部（１）６８、比較演算部６９、駆動部（１）７０、制御部（２）７６で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部（１）７０からパルス信号をＭＯＳＦＥＴ６２のゲート７１に出力する。これによりＭＯＳＦＥＴ６２に印加される直流入力電源６０からの直流電圧Ｖinがスイッチングされる。
ＭＯＳＦＥＴ６２がオンの場合には、直流電力はチョークコイル６４およびコンデンサ６５にチャージされると共に負荷６６へ供給される。ＭＯＳＦＥＴ６２がオフの場合は、チョークコイル６４およびコンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖoをモニタし、これと設定部（１）６８で設定された制御目標値と比較し、駆動部（１）７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。
これによりＭＯＳＦＥＴ６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖoは以下の（１）式で示される。
Ｖo＝Ｖin×（ＴON／Ｔ） …（１）
ただし、Ｖinは入力直流電圧６０、Ｔは駆動部（１）７０から出力されるパルス信号の周期、ＴONは周期ＴのうちＭＯＳＦＥＴ６２が導通の時間を示す。すなわち、ＴON／Ｔはデューティ比を示す。
ところで、出力部５３における転流側には、図９に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード６３は電流導通時の損失が大きいため、転流ダイオード６３の代わりにＭＯＳＦＥＴが用いられる。なお、本発明は転流ダイオードまたはＭＯＳＦＥＴにかかわらず適用できる。
本実施の形態が従来の回路と異なる点は、ＭＯＳＦＥＴ６２がゲート７１に加えて、第２ゲート７２を備えること、および、第２ゲート７２を駆動する制御部（２）７６を備えることである。
制御部（２）７６は、設定部（２）７３、演算部７４、駆動部（２）７５から構成される。設定部（２）７３では、ゲート７１と第２ゲート７２の立ち上がりおよび立ち下がりの時間差を設定する。演算部７４は、比較演算部６９の演算結果を受けて、設定部（２）７３からの出力に従って駆動部（２）７５に第２ゲート７２の駆動信号を出力する。
この制御部（２）７６での第２ゲート７２の駆動制御により、実施の形態１や実施の形態６で示したようなゲート電極８と第２ゲート電極７への駆動シーケンスと同様の駆動を実施することにより、導通損失とスイッチング損失を低減できる電源を提供することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は電力変換用の半導体装置の制御装置に関し、半導体装置としてパワーＭＯＳＦＥＴを用いた電源装置などに広く適用可能である。
１…ｎ＋型基板（半導体基板）、２…ｎ−型層、３…ｐ型ウェル領域、４…ｎ型ソース領域、５…ｐ＋型コンタクト領域、６…絶縁膜、７…第２ゲート電極、８…ゲート電極、９…ソース電極、１０…ドレイン電極、１１…ゲート端子、１２…第２ゲート端子、１３…ソース端子、１４…ドレイン端子、１５…電子蓄積層、２０…チップの外周、２１…ゲート電極パッド、２２…第２ゲート電極パッド、２３…ゲート電極の金属配線、２４…第２ゲート電極の金属配線、２５…ソース電極、３１…パッケージ外周、３２…ハイサイドＭＯＳＦＥＴ、３３…ローサイドＭＯＳＦＥＴ、３４、３５、３６、３７、３８、３９…金属ワイヤ、４０…ドライバＩＣ、４１、４２…ソース電極、Ｖｉｎ…入力電源の正端子に繋がる端子、Ｇｎｄ…入力電源の負端子に繋がる端子、Ｖｘ…出力インダクタに繋がる端子、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、６０…直流入力電源、６１…コンデンサ、６２…ＭＯＳＦＥＴ、６３…転流ダイオード、６４…チョークコイル、６５…コンデンサ、６６…負荷、６７…検出部、６８…設定部（１）、６９…比較演算部、７０…駆動部（１）、７１…ゲート、７２…第２ゲート、７３…設定部（２）、７４…演算部、７５…駆動部（２）、７６…制御部（２）。

Claims (8)

  1. 半導体基板と、前記半導体基板の裏面に形成されたドレイン電極と、前記半導体基板の表面上に形成された複数のウェル領域と、前記半導体基板の表面上に形成され、前記ウェル領域と逆の導電型を有する複数の第１の半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１の半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記ソース領域と電気的に接続されるソース電極と、前記第１の半導体領域の真上に形成された前記第１のゲート電極の開口部と、前記開口部に前記第１の半導体領域と絶縁膜を介して設けられた第２のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、
    前記第１のゲート電極にオンまたはオフの制御信号を出力する際、前記第２のゲート電極が前記ソース電極と同じ電位となるように、前記第２のゲート電極を駆動制御することを特徴とする半導体装置の制御装置。
  2. 半導体基板と、前記半導体基板の裏面に形成されたドレイン電極と、前記半導体基板の表面上に形成された複数のウェル領域と、前記半導体基板の表面上に前記ウェル領域より深い領域に形成され、前記ウェル領域と逆の導電型を有する複数の第１の半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ソース領域と前記ウェル領域を貫通して、前記第１の半導体領域に達するトレンチと、前記トレンチの側面と底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記ソース領域と電気的に接続されるソース電極と、前記第１のゲート電極の下に設けられ、前記第１のゲート電極および前記第１の半導体領域とは絶縁膜を介して接続された第２のゲート電極を有する半導体装置の駆動制御を行う半導体装置の制御装置であって、
    前記第１のゲート電極にオンまたはオフの制御信号を出力する際、前記第２のゲート電極が前記ソース電極と同じ電位となるように、前記第２のゲート電極を駆動制御することを特徴とする半導体装置の制御装置。
  3. 請求項１または２に記載の半導体装置の制御装置において、
    前記半導体装置をオンに駆動制御する際、前記第１のゲート電極にオンの制御信号を出力した後、前記第２のゲート電極にオンの制御信号を出力することを特徴とする半導体装置の制御装置。
  4. 請求項１または２に記載の半導体装置の制御装置において、
    前記半導体装置をオフに駆動制御する際、前記第２のゲート電極にオフの制御信号を出力した後、前記第１のゲート電極にオフの制御信号を出力することを特徴とする半導体装置の制御装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置の制御装置において、
    前記半導体装置は、前記半導体基板の表面上に前記第１のゲート電極に電気的に接続された第１のゲート電極パッドと、前記第１のゲート電極パッドに電気的に接続された金属配線と、前記第２のゲート電極に電気的に接続された第２のゲート電極パッドと、前記第２のゲート電極パッドに電気的に接続された金属配線を有し、前記第１のゲート電極パッドに電気的に接続された金属配線の表面積が、前記第２のゲート電極パッドに電気的に接続された金属配線の表面積より大きいことを特徴とする半導体装置の制御装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置の制御装置において、
    前記半導体装置の制御装置は、前記半導体装置と共に、１つのパッケージに搭載されることを特徴とする半導体装置の制御装置。
  7. 請求項６に記載の半導体装置の制御装置において、
    前記半導体装置の第１のゲート電極パッドと前記半導体装置の制御装置とを接続する導体と、前記半導体装置のソース電極と前記半導体装置の制御装置とを接続する導体が隣り合って配置されることを特徴とする半導体装置の制御装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置の制御装置において、
    前記半導体装置の制御装置は、電圧入力端子と基準電位端子との間に直列に接続された第１の半導体装置および第２の半導体装置を相補的にオン、オフ制御して、前記第１の半導体装置および前記第２の半導体装置の接続ノードに接続されるインダクタンス素子に対して電流を流して前記電圧入力端子に印加されている電圧を変換した電圧を出力させる電源装置に搭載され、前記第１の半導体装置および前記第２の半導体装置の駆動制御を行うことを特徴とする半導体装置の制御装置。
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