JP2019165060A - 半導体装置及びその制御方法 - Google Patents

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Abstract

【課題】消費電力を低減できる半導体装置及びその制御方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、導電部、ゲート電極、及び制御部を有する。制御部は、第１動作と、第２動作と、第３動作と、第４動作と、を行う。第１動作では、導電部の電位を、第１電位から、第１電位よりも高い第２電位へ変化させる。第２動作では、ゲート電極の電位を、第３電位から、第３電位よりも高い第４電位へ変化させる。第３動作では、第１動作及び第２動作の後に、ゲート電極の電位を第４電位から第３電位へ変化させる。第４動作では、第３動作の後に、導電部の電位を第２電位から第１電位へ変化させる。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその制御方法に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置の消費電力は、低いことが望ましい。
特表２００７−５２９１１５号公報
本発明が解決しようとする課題は、消費電力を低減できる半導体装置及びその制御方法を提供することである。
実施形態に係る半導体装置は、半導体素子及び制御部を有する。前記半導体素子は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電部と、ゲート電極と、制御部と、を有する。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記導電部は、前記第１半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、前記導電部の上に第２絶縁部を介して設けられている。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向する。前記制御部は、前記導電部及び前記ゲート電極と電気的に接続されている。前記制御部は、第１動作と、第２動作と、第３動作と、第４動作と、を行う。前記第１動作では、前記導電部の電位を、第１電位から、前記第１電位よりも絶対値が大きい第２電位へ変化させる。前記第２動作では、前記ゲート電極の電位を、第３電位から、前記第３電位よりも絶対値が大きい第４電位へ変化させ、前記半導体素子をオン状態へ切り替える。前記第３動作では、前記第１動作及び前記第２動作の後に、前記ゲート電極の電位を前記第４電位から前記第３電位へ変化させ、前記半導体素子をオフ状態へ切り替える。前記第３動作の後の前記第４動作では、前記導電部の電位を前記第２電位から前記第１電位へ変化させる。
実施形態に係る半導体装置を表す模式図である。 実施形態に係る半導体装置に含まれる半導体素子の一部を表す斜視断面図である。 実施形態に係る半導体装置を含む電気機器の回路図である。 図３に表した電気回路の動作を表す模式図である。 図３に表した電気回路の動作を表す模式図である。 図３に表した電気回路の動作を表すタイムチャートである。 実施形態に係る半導体装置を含む別の電気機器の回路図である。 図７に表した電気回路の動作を表す模式図である。 図７に表した電気回路の動作を表すタイムチャートである。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置を表す模式図である。
図２は、実施形態に係る半導体装置に含まれる半導体素子の一部を表す斜視断面図である。
図１に表したように、実施形態に係る半導体装置１００は、半導体素子１及び制御部２を含む。半導体素子１の上面には、ソース電極３２、パッド電極３３、及びパッド電極３４が設けられる。ソース電極３２、パッド電極３３、及びパッド電極３４は、互いに離間し、電気的に分離されている。半導体素子１の下面には、ドレイン電極３１が設けられる。制御部２は、パッド電極３３及びパッド電極３４と電気的に接続されている。
図２に表したように、半導体素子１は、ｎ−形ドリフト領域１１（第１半導体領域）、ｐ形ベース領域１２（第２半導体領域）、ｎ＋形ソース領域１３（第３半導体領域）、ｐ＋形コンタクト領域１４、ｎ＋形ドレイン領域１５、導電部２０、第１絶縁部２１、第２絶縁部２２、及びゲート電極２５をさらに有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ−形ドリフト領域１１からｐ形ベース領域１２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ｎ−形ドリフト領域１１からｐ形ベース領域１２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ−形ドリフト領域１１とｐ形ベース領域１２との相対的な位置関係に基づき、重力の方向とは無関係である。
ｎ＋形ドレイン領域１５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ−形ドリフト領域１１は、ｎ＋形ドレイン領域１５の上に設けられている。ｐ形ベース領域１２は、ｎ−形ドリフト領域１１の上に設けられている。ｎ＋形ソース領域１３及びｐ＋形コンタクト領域１４は、ｐ形ベース領域１２の上に設けられている。
導電部２０は、第１絶縁部２１を介してｎ−形ドリフト領域１１中に設けられている。ゲート電極２５は、第２絶縁部２２を介して導電部２０の上に設けられている。また、ゲート電極２５は、Ｘ方向において、ｎ−形ドリフト領域１１の一部、ｐ形ベース領域１２、及びｎ＋形ソース領域１３の少なくとも一部とゲート絶縁部２６を介して対向している。
ソース電極３２は、ｎ＋形ソース領域１３及びｐ＋形コンタクト領域１４と電気的に接続されている。絶縁層２７は、ゲート電極２５とソース電極３２との間に設けられている。導電部２０は、図１に表したパッド電極３３と電気的に接続されている。ゲート電極２５は、パッド電極３４と電気的に接続されている。
例えば、ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｐ＋形コンタクト領域１４、導電部２０、及びゲート電極２５のそれぞれは、Ｘ方向において複数設けられ、Ｙ方向に延びている。
制御部２は、図１に表したパッド電極３３及びパッド電極３４を介して、それぞれ、導電部２０及びゲート電極２５と電気的に接続されている。制御部２は、導電部２０及びゲート電極２５のそれぞれの電位を個別に制御する。
例えば、制御部２は、ゲート電極２５の電位を第３電位と第４電位との間で変化させる。第４電位の絶対値は、第３電位の絶対値よりも大きい。第４電位の絶対値は、半導体素子１をオン状態に切り替えるための閾値の絶対値よりも大きい。第３電位の絶対値は、閾値の絶対値よりも小さい。
例えば、ドレイン電極３１の電位の絶対値は、ソース電極３２の電位の絶対値よりも大きく設定される。この状態で、ゲート電極２５の電位が第３電位から第４電位に切り替わると、ｐ形ベース領域１２のゲート絶縁部２６近傍の領域にチャネル（反転層）が形成され、半導体素子１がオン状態となる。例えば、電子がチャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極２５に印加される電位が第４電位から第３電位に切り替わると、ｐ形ベース領域１２におけるチャネルが消滅し、半導体素子１がオフ状態になる。
また、制御部２は、導電部２０の電位を、第１電位と第２電位との間で変化させる。第２電位の絶対値は、第１電位の絶対値よりも大きい。例えば、第２電位の絶対値は、上記閾値の絶対値よりも大きく、第１電位の絶対値は、上記閾値の絶対値よりも小さい。第３電位及び第１電位は、例えば、基準電位（グランド）である。
例えば、半導体素子１が、ｎチャネル型のＭＯＳである場合、第４電位は第３電位よりも高い閾値以上の電位である。第２電位は第１電位よりも高い閾値以上の電位である。
半導体素子１が、ｐチャネル型のＭＯＳである場合、第４電位は第３電位よりも低い閾値以下の電位である。第２電位は第１電位よりも低い閾値以下の電位である。
半導体素子１の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１１、ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｐ＋形コンタクト領域１４、及びｎ＋形ドレイン領域１５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
導電部２０及びゲート電極２５は、ポリシリコンなどの導電材料を含む。
第１絶縁部２１、第２絶縁部２２、絶縁層２７，及びゲート絶縁部２６は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１、ソース電極３２、パッド電極３３、及びパッド電極３４は、アルミニウムなどの金属を含む。
図３〜図６を参照して、半導体装置１００の動作を説明する。
図３は、実施形態に係る半導体装置を含む電気機器の回路図である。
図４及び図５は、図３に表した電気回路の動作を表す模式図である。
図６は、図３に表した電気回路の動作を表すタイムチャートである。
図３に表したように、電気機器２００は、実施形態に係る２つの半導体装置を含む降圧コンバータを有する。図３では、高圧側の半導体装置を、半導体装置１００ａと表し、低圧側の半導体装置を、半導体装置１００ｂと表している。また、半導体装置１００ａは、半導体素子１ａ及び制御部２ａを有し、半導体装置１００ｂは、半導体素子１ｂ及び制御部２ｂを有する。
降圧コンバータでは、制御部２ａ及び２ｂの動作により、高圧側の半導体素子１ａと低圧側の半導体素子１ｂが交互にオン状態となる。これにより、入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴが出力される。
図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｃ）において、上段の図は、図３に表した電気回路の一部を表す。中段の図は、半導体素子１ａの状態を表す。下段の図は、半導体素子１ｂの状態を表す。
例えば、高圧側の半導体素子１ａのゲート電極２５ａに第４電位Ｐ４が印加され、低圧側の半導体素子１ｂのゲート電極２５ｂに第３電位Ｐ３が印加される（図６のタイミングＴ１）。ゲート電極２５ａに第４電位Ｐ４が印加されることで、ゲート電極２５ａ近傍のｐ形ベース領域１２に反転層ＩＬが形成される。これにより、図４（ａ）に表したように、半導体素子１ａがオンし、回路のインダクタＬには、出力端子に向かってオン電流Ｉｏｎが流れる。
このとき、半導体素子１ａの導電部２０ａには第２電位Ｐ２が印加され、半導体素子１ｂの導電部２０ｂには第１電位Ｐ１が印加される。半導体素子１ａの導電部２０ａに第２電位Ｐ２が印加されることで、導電部２０近傍のｎ−形ドリフト領域１１に電子の蓄積層ＡＬが形成され、半導体素子１ａにおけるオン抵抗を低減できる。
その後、半導体素子１ａのゲート電極２５ａの電位が、第４電位Ｐ４から第３電位Ｐ３に切り替えられる（タイミングＴ２）。これにより、図４（ｂ）に表したように、反転層ＩＬが消滅し、半導体素子１ａがオフ状態に切り替わる。半導体素子１ａがオフ状態に切り替わると、インダクタＬに電流が流れ続けるように、半導体素子１ｂの内蔵ダイオードに回生電流ＩＦが流れる。
このとき、半導体素子１ａの導電部２０ａの電位は第２電位Ｐ２から第１電位Ｐ１に切り替えられる。半導体素子１ｂの導電部２０ｂの電位は第１電位Ｐ１から第２電位Ｐ２に切り替えられる。これにより、半導体素子１ｂにおいて、導電部２０ｂ近傍のｎ−形ドリフト領域１１に蓄積層ＡＬが形成される。蓄積層ＡＬが形成されることで、ｎ−形ドリフト領域１１における電子濃度が増加する。内蔵ダイオードを流れる回生電流ＩＦは一定であるため、ソース電極３２からｎ−形ドリフト領域１１への正孔の注入を抑制した上で、必要な電流を流すことができる。
次に、半導体素子１ｂをターンオンさせるために、半導体素子１ｂのゲート電極２５ｂの電位が、第３電位Ｐ３から第４電位Ｐ４に切り替えられる（タイミングＴ３）。ゲート電極２５ｂに第４電位Ｐ４が印加された直後は、半導体素子１ｂ内に蓄積された電子及び正孔が、それぞれ、ドレイン電極３１及びソース電極３２から排出される。これにより、図４（ｃ）に表したように、リカバリー電流ＩＲが半導体素子１ｂを流れる。半導体素子１ｂに蓄積された電子及び正孔が排出されると、図４（ｄ）に表したように、半導体素子１ｂにオン電流Ｉｏｎが流れる（タイミングＴ４）。
その後、半導体素子１ｂのゲート電極２５ｂの電位が、第４電位Ｐ４から第３電位Ｐ３に切り替えられる（タイミングＴ５）。図５（ａ）に表したように、半導体素子１ｂがオフ状態に切り替わると、インダクタＬに電流が流れ続けるように、半導体素子１ｂの内蔵ダイオードに回生電流ＩＦが流れる。このとき、半導体素子１ｂの導電部２０ｂの電位は第２電位Ｐ２に維持される。半導体素子１ｂにおいて、継続してｎ−形ドリフト領域１１に蓄積層ＡＬが形成されることで、ｎ−形ドリフト領域１１における電子濃度が増加する。内蔵ダイオードを流れる回生電流ＩＦは一定であるため、ソース電極３２からｎ−形ドリフト領域１１への正孔の注入を抑制した上で、必要な電流を流すことができる。
次に、半導体素子１ａをターンオンさせるために、半導体素子１ａのゲート電極２５ａの電位が、第３電位Ｐ３から第４電位Ｐ４に切り替えられる（タイミングＴ６）。このとき、半導体素子１ａの導電部２０ａの電位は、第１電位Ｐ１から第２電位Ｐ２へ切り替えられる。半導体素子１ｂの導電部２０ｂの電位は、第２電位Ｐ２から第１電位Ｐ１へ切り替えられる。ゲート電極２５ａに第４電位Ｐ４が印加された直後は、半導体素子１ｂ内に蓄積された電子及び正孔が、それぞれ、ドレイン電極３１及びソース電極３２から排出される。これにより、図５（ｂ）に表したように、リカバリー電流ＩＲが半導体素子１ｂを流れる。半導体素子１ｂ内に蓄積された電子及び正孔が排出されると、図５（ｃ）に表したように、半導体素子１ａにオン電流Ｉｏｎが流れる（タイミングＴ７）。
すなわち、高圧側の半導体素子１ａのゲート電極２５ａの電位及び導電部２０ａの電位は、例えば、同時に切り替えられる。低圧側の半導体素子１ｂについては、導電部２０ｂを高電位に切り替えた後、ゲート電極２５ｂを高電位に切り替える。その後、ゲート電極２５ｂを低電位に切り替えた後、導電部２０ｂを低電位に切り替える。これにより、半導体素子１ｂを回生電流ＩＦが流れているときに、ｎ−形ドリフト領域１１における電子濃度を増加させ、ソース電極３２からｎ−形ドリフト領域１１への正孔の注入を抑制できる。
実施形態の効果を説明する。
実施形態に係る半導体装置１００では、導電部２０及びゲート電極２５が制御部２と電気的に接続されている。そして、制御部２は、導電部２０及びゲート電極２５のそれぞれの電位を、個別に制御する。具体的には、制御部２は、以下の第１動作、第２動作、第３動作、及び第４動作を行う。
第１動作では、制御部２は、導電部２０の電位を、第１電位Ｐ１から、第１電位Ｐ１よりも絶対値が大きい第２電位Ｐ２へ変化させる。これにより、導電部２０近傍のｎ−形ドリフト領域１１に蓄積層ＡＬが形成される。蓄積層ＡＬが形成されることで、半導体素子１のオン抵抗を低減できる。
第２動作では、制御部２は、ゲート電極２５の電位を、第３電位Ｐ３から、第３電位Ｐ３よりも絶対値が大きい第４電位Ｐ４へ変化させる。これにより、ゲート電極２５近傍のｐ形ベース領域１２に反転層ＩＬが形成され、半導体素子１がオン状態となる。
第１動作を行うタイミングは、第２動作と同じでも良いし、第２動作と異なっていても良い。図４〜図６の例では、第１動作は、第２動作よりも前に行われている。
第３動作では、制御部２は、ゲート電極２５の電位を第４電位Ｐ４から第３電位Ｐ３へ変化させる。第３動作は、第１動作及び第２動作の後に行われる。これにより、反転層ＩＬが消滅し、半導体素子１がオフ状態に切り替わる。
第４動作では、制御部２は、導電部２０の電位を第２電位Ｐ２から第１電位Ｐ１へ変化させる。第４動作は、第３動作の後に行われる。これにより、蓄積層ＡＬが消滅する。
図４〜図６に表した動作では、例えば、第１動作は、タイミングＴ２における導電部２０ｂの電位の切り替えに対応する。第２動作は、タイミングＴ３におけるゲート電極２５ｂの電位の切り替えに対応する。第３動作は、タイミングＴ５におけるゲート電極２５ｂの電位の切り替えに対応する。第４動作は、タイミングＴ６における導電部２０ｂの電位の切り替えに対応する。
半導体素子１をオン状態からオフ状態に切り替えた際、半導体素子１の内蔵ダイオードに回生電流が流れる場合がある。そして、回生電流が流れきると、半導体素子１に蓄積された電子及び正孔が排出されることで、リカバリー電流が流れる。半導体素子１における消費電力を低減するためには、このリカバリー電流を小さくすることが有効である。
リカバリー電流を小さくするために、実施形態に係る半導体装置１００では、半導体素子１がオフ状態に切り替わった後、導電部２０近傍に蓄積層ＡＬを形成している。こうすることで、半導体素子１を回生電流が流れている間も、導電部２０近傍に蓄積層ＡＬが形成され、半導体素子１を流れる電子が効率的にソース電極３２へ排出される。これにより、ｎ−形ドリフト領域１１における電子の濃度を低減し、ソース電極３２からｎ−形ドリフト領域１１への正孔の注入を抑制できる。すなわち、回生電流が流れ終えてリカバリー電流が流れ始める際に、ｎ−形ドリフト領域１１に蓄積されている電子の量及び正孔の量を低減できる。この結果、リカバリー電流を小さくし、半導体素子１における消費電力を低減できる。
また、図３〜図６に表した電気機器２００では、制御部２は、以下の第２動作、第３動作、及び第１動作をさらに行っている。
第２動作では、半導体素子１ａのゲート電極２５ａの電位を、第３電位Ｐ３から、第４電位Ｐ４へ変化させる。これにより、半導体素子１ａがオン状態へ切り替わる。
第２動作の後の第３動作では、ゲート電極２５ａの電位を、第４電位Ｐ４から第３電位Ｐ３へ変化させる。これにより、半導体素子１ａがオン状態からオフ状態に切り替わる。また、半導体素子１ａをオフ状態に切り替えたことで、第３動作の後に半導体素子１ｂに回生電流ＩＦが流れる。
第３動作の後の第１動作では、半導体素子１ｂの導電部２０ｂの電位を、第１電位Ｐ１から第２電位Ｐ２へ変化させる。これにより、半導体素子１ｂに回生電流ＩＦが流れる際、半導体素子１ｂのｎ−形ドリフト領域１１に蓄積層ＡＬが形成される。第１動作を行うタイミングは、第３動作と同時でも良いし、第３動作と異なっていても良い。
図４〜図６に表した例では、例えば、第２動作及び第３動作は、それぞれ、タイミングＴ１及びＴ２におけるゲート電極２５ａの電位の切り替えに対応する。第１動作は、タイミングＴ２における導電部２０ｂの電位の切り替えに対応する。
半導体素子１ａをオン状態からオフ状態に切り替え、半導体素子１ｂに回生電流ＩＦが流れているときに、半導体素子１ｂに蓄積層ＡＬを形成することで、半導体素子１ｂにおける消費電力を低減できる。
なお、図３では半導体素子１ａ及び１ｂにそれぞれ制御部２ａ及び２ｂが接続されていたが、半導体素子１ａ及び１ｂに１つの制御部が接続されていても良い。また、上述した例では、実施形態に係る半導体装置を用いて、降圧コンバータが構成されていた。その他に、実施形態に係る半導体装置を用いて、昇圧コンバータ等が構成されても良い。または、実施形態に係る半導体装置を用いて、以下で説明するブリッジ回路が構成されても良い。
図７は、実施形態に係る半導体装置を含む別の電気機器の回路図である。
図８は、図７に表した電気回路の動作を表す模式図である。
図９は、図７に表した電気回路の動作を表すタイムチャートである。
図７に表した電気機器２１０は、複数の半導体素子１ａ〜１ｄ、制御部２、及びモータＭを含む。電気機器２１０において、半導体素子１ａは、半導体素子１ｄと直列に接続され、半導体素子１ｂは、半導体素子１ｃと直列に接続されている。また、半導体素子１ａと半導体素子１ｃは、モータＭ（インダクタ）を介して直列に接続され、半導体素子１ｂと半導体素子１ｄは、モータＭを介して直列に接続されている。制御部２は、半導体素子１ａ〜１ｄと接続されている。制御部２は、半導体素子１ａ〜１ｄのそれぞれの導電部２０及びゲート電極２５の電位を制御する。
例えば、半導体素子１ａのゲート電極２５ａ及び半導体素子１ｃのゲート電極２５ｃに第４電位Ｐ４が印加され、半導体素子１ｄのゲート電極２５ｄ及び半導体素子１ｂのゲート電極２５ｂに第３電位Ｐ３が印加される（図９のタイミングＴ１）。これにより、モータＭに、半導体素子１ａ及び１ｃを通してオン電流Ｉｏｎが流れる。
次に、ゲート電極２５ａ及び２５ｃの電位を、第３電位Ｐ３に切り替える（タイミングＴ２）。これにより、半導体素子１ａ及び１ｃがオフ状態に切り替わる。このとき、図８（ｂ）に表したように、半導体素子１ｄ及び１ｂの内蔵ダイオードに回生電流ＩＦが流れ、モータＭに電流が流れ続ける。また、タイミングＴ２では、半導体素子１ｄの導電部２０ｄの電位及び半導体素子１ｂの導電部２０ｂの電位が、第１電位Ｐ１から第２電位Ｐ２に切り替わる。これにより、半導体素子１ｄ及び１ｂを回生電流ＩＦが流れた際、これらの半導体素子において電子濃度を増加させ、正孔の注入量を抑制できる。
次に、半導体素子１ｄのゲート電極２５ｄの電位及び半導体素子１ｂのゲート電極２５ｂの電位を、第３電位Ｐ３から第４電位Ｐ４に切り替える（タイミングＴ３）。このとき、半導体素子１ｄ及び１ｂに蓄積された電子及び正孔が、これらの半導体素子から排出される。これにより、図８（ｃ）に表したように、半導体素子１ｄ及び１ｂに、リカバリー電流ＩＲが流れる。
次に、半導体素子１ｄ及び１ｂがオン状態に切り替わり、図８（ｄ）に表したように、半導体素子１ｂ、モータＭ、及び半導体素子１ｄを電流が流れる（タイミングＴ４）。このとき、半導体素子１ｄの導電部２０ｄ及び半導体素子１ｂの導電部２０ｂには第２電位Ｐ２が印加されており、蓄積層が形成されている。これにより、半導体素子１ｄ及び１ｂにおけるオン抵抗を低減できる。
次に、半導体素子１ｄ及び１ｂをオフ状態に切り替える（タイミングＴ５）。すなわち、ゲート電極２５ｄの電位及びゲート電極２５ｂの電位を第４電位Ｐ４から第３電位Ｐ３に切り替え、導電部２０ｄの電位及び導電部２０ｂの電位を第２電位Ｐ２から第１電位Ｐ１に切り替える。これにより、図８（ｅ）に表したように、半導体素子１ａ及び１ｃの内蔵ダイオードに回生電流ＩＦが流れ、モータＭに電流が流れ続ける。また、タイミングＴ５では、半導体素子１ａの導電部２０ａの電位及び半導体素子１ｃの導電部２０ｃの電位が、第１電位Ｐ１から第２電位Ｐ２に切り替わる。これにより、半導体素子１ａ及び１ｃを回生電流ＩＦが流れた際、これらの半導体素子において電子濃度を増加させ、正孔の注入量を抑制できる。
次に、半導体素子１ａのゲート電極２５ａの電位及び半導体素子１ｃのゲート電極２５ｃの電位を、第３電位Ｐ３から第４電位Ｐ４に切り替える（タイミングＴ６）。このとき、半導体素子１ｄ及び１ｂに蓄積された電子及び正孔が、これらの半導体素子から排出される。これにより、図８（ｆ）に表したように、半導体素子１ａ及び１ｃに、リカバリー電流ＩＲが流れる。
図７〜図９に表した電気機器２１０では、制御部２は、以下の第２動作、第３動作、及び第１動作を行っている。
第２動作では、一部の半導体素子１のゲート電極２５の電位を、第３電位Ｐ３から、第３電位Ｐ３よりも絶対値が大きい第４電位Ｐ４へ変化させる。これにより、上記一部の半導体素子１がオン状態に切り替わる。
第２動作の後の第３動作では、上記一部の半導体素子１のゲート電極２５の電位を第４電位Ｐ４から第３電位Ｐ３へ変化させる。これにより、上記一部の半導体素子１がオフ状態に切り替わる。
第３動作の後の第１動作では、別の一部の半導体素子１の導電部２０の電位を、第１電位Ｐ１から、第１電位Ｐ１よりも絶対値が大きい第２電位Ｐ２へ変化させる。
第１動作を行うタイミングは、第３動作と同じでも良いし、第３動作と異なっていても良い。好ましくは、第１動作を行うタイミングは、第３動作と同じか、第３動作よりも前である。この制御方法によれば、別の一部の半導体素子１を回生電流が流れ始める際に、別の一部の半導体素子１に蓄積層ＡＬが形成されているため、消費電力を低減できる。
図８及び図９に表した動作では、例えば、第２動作は、タイミングＴ１におけるゲート電極２５ａの電位の切り替えに対応する。第３動作は、タイミングＴ２におけるゲート電極２５ａの電位の切り替えに対応する。第１動作は、タイミングＴ２における導電部２０ｄの電位の切り替えに対応する。
または、第２動作は、タイミングＴ３におけるゲート電極２５ｄの電位の切り替えに対応する。第３動作は、タイミングＴ５におけるゲート電極２５ｄの電位の切り替えに対応する。第１動作は、タイミングＴ５における導電部２０ａの電位の切り替えに対応する。
制御部２は、第３動作及び第１動作の後に、上記別の一部の半導体素子の前記ゲート電極の電位を、前記第３電位から前記第４電位へ変化させ、上記別の一部の半導体素子をオン状態に切り替える別の第２動作をさらに行っても良い。
図８及び図９に表した動作では、上記別の第２動作は、例えば、タイミングＴ３におけるゲート電極２５ｄの電位の切り替え又はタイミングＴ６におけるゲート電極２５ａの電位の切り替えに対応する。
図７に表した電気機器２１０において、半導体装置１００が上述した第２動作、第３動作、及び第１動作を行うことで、図３〜図６に表した例と同様に、半導体素子１における消費電力を低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１ａ〜１ｄ 半導体素子、 ２、２ａ、２ｂ 制御部、 １１ ｎ−形ドリフト領域、 １２ ｐ形ベース領域、 １３ ｎ＋形ソース領域、 １４ ｐ＋形コンタクト領域、 １５ ｎ＋形ドレイン領域、 ２０、２０ａ、２０ｂ 導電部、 ２１ 第１絶縁部、 ２２ 第２絶縁部、 ２５、２５ａ、２５ｂ ゲート電極、 ２６ ゲート絶縁部、 ２７ 絶縁層、 ３１ ドレイン電極、 ３２ ソース電極、 ３３、３４ パッド電極、 １００、１００ａ、１００ｂ 半導体装置、 ２００、２１０ 電気機器、 ＡＬ 蓄積層、 ＩＬ 反転層、 Ｍ モータ、 Ｐ１ 第１電位、 Ｐ２ 第２電位、 Ｐ３ 第３電位、 Ｐ４ 第４電位、

Claims (8)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
    前記導電部の上に第２絶縁部を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向するゲート電極と、
    を有する半導体素子と、
    前記導電部及び前記ゲート電極と電気的に接続され、
    前記導電部の電位を、第１電位から、前記第１電位よりも絶対値が大きい第２電位へ変化させる第１動作と、
    前記ゲート電極の電位を、第３電位から、前記第３電位よりも絶対値が大きい第４電位へ変化させ、前記半導体素子をオン状態へ切り替える第２動作と、
    前記第１動作及び前記第２動作の後に、前記ゲート電極の電位を前記第４電位から前記第３電位へ変化させ、前記半導体素子をオフ状態へ切り替える第３動作と、
    前記第３動作の後に、前記導電部の電位を前記第２電位から前記第１電位へ変化させる第４動作と、
    を行う制御部と、
    を備えた半導体装置。
  2. 前記第２動作は、前記第１動作と同時、または前記第１動作よりも前に行われる請求項１記載の半導体装置。
  3. 複数の半導体素子であって、前記複数の半導体素子のそれぞれは、
    第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
    前記導電部の上に第２絶縁部を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向するゲート電極と、
    を有する、前記複数の半導体素子と、
    複数の前記導電部及び複数の前記ゲート電極と電気的に接続され、
    一部の前記半導体素子の前記ゲート電極の電位を、第３電位から、前記第３電位よりも絶対値が大きい第４電位へ変化させ、前記一部の半導体素子をオン状態へ切り替える第２動作と、
    前記第２動作の後に、前記一部の半導体素子の前記ゲート電極の電位を前記第４電位から前記第３電位へ変化させ、前記一部の半導体素子をオフ状態へ切り替える第３動作と、
    前記第２動作の後に、別の一部の前記半導体素子の前記導電部の電位を、第１電位から、前記第１電位よりも絶対値が大きい第２電位へ変化させる第１動作と、
    を行う制御部と、
    を備えた半導体装置。
  4. 前記第３動作は、前記第２動作と同時、または前記第２動作よりも前に行われる請求項３記載の半導体装置。
  5. 前記制御部は、前記第２動作及び前記第３動作の後に、前記別の一部の半導体素子の前記ゲート電極の電位を、前記第３電位から前記第４電位へ変化させ、前記別の一部の半導体素子をオン状態に切り替える第４動作をさらに行う請求項３または４に記載の半導体装置。
  6. 前記一部の半導体素子は、前記別の一部の半導体素子と直列に接続される請求項３〜５のいずれか１つに記載の半導体装置。
  7. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
    前記導電部の上に第２絶縁部を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向するゲート電極と、
    を有する半導体素子を備えた半導体装置について、
    前記導電部の電位を、第１電位から、前記第１電位よりも絶対値が大きい第２電位へ変化させる第１動作と、
    前記ゲート電極の電位を、第３電位から、前記第３電位よりも絶対値が大きい第４電位へ変化させ、前記半導体素子をオン状態へ切り替える第２動作と、
    前記第１動作及び前記第２動作の後に、前記ゲート電極の電位を前記第４電位から前記第３電位へ変化させ、前記半導体素子をオフ状態へ切り替える第３動作と、
    前記第３動作の後に、前記導電部の電位を前記第２電位から前記第１電位へ変化させる第４動作と、
    を行う半導体装置の制御方法。
  8. 複数の半導体素子であって、前記複数の半導体素子のそれぞれは、
    第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
    前記導電部の上に第２絶縁部を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の少なくとも一部とゲート絶縁部を介して対向するゲート電極と、
    を有する、前記複数の半導体素子を備えた半導体装置について、
    一部の前記半導体素子の前記ゲート電極の電位を、第３電位から、前記第３電位よりも絶対値が大きい第４電位へ変化させ、前記一部の半導体素子をオン状態へ切り替える第２動作と、
    前記第２動作の後に、前記一部の半導体素子の前記ゲート電極の電位を前記第４電位から前記第３電位へ変化させ、前記一部の半導体素子をオフ状態へ切り替える第３動作と、
    前記第１動作の後に、別の一部の前記半導体素子の前記導電部の電位を、第１電位から、前記第１電位よりも絶対値が大きい第２電位へ変化させる第１動作と、
    を行う半導体装置の制御方法。
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