JP2017126690A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート電圧の振動を抑制できる半導体装置を提供する。【解決手段】実施形態に係る第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１電極と、導電部と、を有する。第２半導体領域は、第１半導体領域の一部の上に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。ゲート電極は、第２半導体領域の他の一部の上にゲート絶縁部を介して設けられている。第１電極は、第３半導体領域の上に設けられている。第１電極は、第３半導体領域と電気的に接続されている。導電部は、第１半導体領域の他の一部の上に第１絶縁部を介して設けられている。導電部は、第１半導体領域から第１電極に向かう第１方向に対して垂直な第２方向において、ゲート電極と並んだ部分を有する。導電部は、第１電極と電気的に接続されている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置では、ターンオフした際に発生するサージ電圧により、ゲート電圧の振動が生じる場合がある。ゲート電圧の振動が生じると、半導体装置から放射される電波強度が大きくなり、他の電子機器の誤動作の原因となる場合がある。
特開２０１２−３３９５１号公報
本発明が解決しようとする課題は、ゲート電圧の振動を抑制できる半導体装置を提供することである。
実施形態に係る第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１電極と、導電部と、を有する。
前記第２半導体領域は、前記第１半導体領域の一部の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。
前記ゲート電極は、前記第２半導体領域の他の一部の上にゲート絶縁部を介して設けられている。
前記第１電極は、前記第３半導体領域の上に設けられている。前記第１電極は、前記第３半導体領域と電気的に接続されている。
前記導電部は、前記第１半導体領域の他の一部の上に第１絶縁部を介して設けられている。前記導電部は、前記第１半導体領域から前記第１電極に向かう第１方向に対して垂直な第２方向において、前記ゲート電極と並んだ部分を有する。前記導電部は、前記第１電極と電気的に接続されている。
実施形態に係る半導体装置を表す平面図である。 図１の部分Ａを拡大した拡大平面図である。 図２のＢ−Ｂ’断面図である。 図２のＣ−Ｃ’断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の一部を表す断面図である。 実施形態の変形例に係る半導体装置の一部を拡大した拡大平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からソース電極４２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第３方向）およびＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１〜図４を参照して、実施形態に係る半導体装置の一例について説明する。
図１は、実施形態に係る半導体装置１００を表す平面図である。
図２は、図１の部分Ａを拡大した拡大平面図である。
図３は、図２のＢ−Ｂ’断面図である。
図４は、図２のＣ−Ｃ’断面図である。
なお、図２では、絶縁層３０、ソース電極４２、およびゲートパッド４３が省略されている。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１〜図４に表すように、半導体装置１００は、ｎ＋形（第１導電形）ドレイン領域６、ｎ−形半導体領域１（第１半導体領域）、ｐ−形（第２導電形）ピラー領域５、ｐ形ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域７、ｎ形半導体領域４（第４半導体領域）、ゲート電極１０、ゲート絶縁部１５、導電部２０、絶縁部２５、絶縁層３０（第１絶縁部）、ドレイン電極４１、ソース電極４２（第１電極）、およびゲートパッド４３を有する。
図１に表すように、半導体装置１００の上面には、ソース電極４２とゲートパッド４３が、互いに離間して設けられている。半導体装置１００の上面のうち、ソース電極４２およびゲートパッド４３以外の部分は、絶縁層３０により覆われている。
図２に表すように、ソース電極４２の下には、ゲート電極１０および導電部２０が、互いに離間して設けられている。
導電部２０は、Ｘ方向に延びており、Ｘ−Ｙ面に沿ってゲート電極１０に囲まれている。また、導電部２０は、接続部ｃ１においてソース電極４２と接続されている。
ゲート電極１０は、ゲートパッド４３と電気的に接続されている。また、ゲート電極１０は複数の開口を有する。ｎ＋形ソース領域３およびｐ＋形コンタクト領域７は、それぞれの開口の一部を通して、接続部ｃ２においてソース電極４２と接続されている。
図３および図４に表すように、ドレイン電極４１は、半導体装置１００の下面に設けられている。
ｎ＋形ドレイン領域６は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域６の上に設けられている。
ｐ−形ピラー領域５は、ｎ−形半導体領域１の一部の上に設けられている。ｎ−形半導体領域１は、ｐ−形ピラー領域５とＹ方向において並ぶｎ−形ピラー領域１ｎを有する。ｎ−形ピラー領域１ｎとｐ−形ピラー領域５は、Ｙ方向において交互に設けられており、それぞれがＸ方向に延びている。ｎ−形ピラー領域１ｎとｐ−形ピラー領域５により、スーパージャンクション構造（以下、ＳＪ構造という）が形成されている。
ｐ形ベース領域２は、ｐ−形ピラー領域５の上に設けられている。ｐ形ベース領域２は、Ｘ方向およびＹ方向において複数設けられている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域７は、それぞれのｐ形ベース領域２の一部の上に設けられている。
ゲート電極１０は、ｐ形ベース領域２の他の一部の上にゲート絶縁部１５を介して設けられている。ゲート電極１０は、ｎ−形半導体領域１の一部、ｐ形ベース領域２の一部、およびｎ＋形ソース領域３の一部と、ゲート絶縁部１５を介して対面している。
ｎ形半導体領域４は、ｎ−形ピラー領域１ｎの上に設けられている。ｎ形半導体領域４は、導電部２０およびｎ−形ピラー領域１ｎと同様に、Ｘ方向に延びている。また、ｎ形半導体領域４は、Ｙ方向においてｐ形ベース領域２の少なくとも一部と並んでいる。
導電部２０は、ｎ形半導体領域４の上に絶縁部２５を介して設けられている。
ソース電極４２は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域７、および導電部２０の上に位置し、これらと電気的に接続されている。ソース電極４２とゲート電極１０との間には絶縁層３０が設けられ、これらの電極は電気的に分離されている。
ここで、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ形半導体領域４、ｐ−形ピラー領域５、ｎ＋形ドレイン領域６、およびｐ＋形コンタクト領域７は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料としてシリコンを用いる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０および導電部２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁部１５、絶縁部２５、および絶縁層３０は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４１、ソース電極４２、およびゲートパッド４３は、アルミニウムなどの金属を含む。
ゲート電極１０および導電部２０は、ｎ形不純物またはｐ形不純物を含んでいてもよい。ゲート電極１０および導電部２０に不純物を加えることで、それぞれの導電性を調整することができる。一例として、導電部２０における不純物濃度は、ゲート電極１０における不純物濃度よりも低い。
次に、実施形態に係る半導体装置１００の製造方法の一例について、図５および図６を参照して説明する。
図５および図６は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
図５および図６において、左側は図２のＢ−Ｂ’線が付された位置の一部における工程断面図であり、右側は図２のＣ−Ｃ’線が付された位置の一部における工程断面図である。
まず、ｎ＋形半導体層６ａの上にｎ−形半導体層１ａが設けられた半導体基板を用意する。次に、ｎ−形半導体層１ａの表面にＸ方向に延びる複数の開口を形成する。続いて、ｐ形不純物を含む半導体層をエピタキシャル成長させることで、これらの開口を埋め込む。これにより、図５（ａ）に表すように、ｎ−形半導体層１ａ中にｐ−形ピラー領域５が形成される。
次に、ｎ−形半導体層１ａの表面の一部にｎ形不純物をイオン注入し、ｐ−形ピラー領域５の一部の表面にｐ形不純物をイオン注入する。熱処理によってこれらの不純物を活性化させることで、ｐ形ベース領域２およびｎ形半導体領域４を形成する。このとき同時に、半導体基板を熱酸化することで、ｎ−形半導体層１ａ、ｐ形ベース領域２、およびｎ形半導体領域４の表面に絶縁層ＩＬ１を形成する。続いて、ｐ形ベース領域２の表面に選択的にｎ形不純物およびｐ形不純物を順次イオン注入し、これらの不純物を活性化させることで、ｎ＋形ソース領域３およびｐ＋形コンタクト領域７を形成する。このときの様子を、図５（ｂ）に表す。
次に、絶縁層ＩＬ１の上に、例えば多結晶シリコンを含む導電層を形成する。この導電層をパターニングすることで、ゲート電極１０および導電部２０が形成される。続いて、ゲート電極１０および導電部２０を覆う絶縁層ＩＬ２を形成する。この絶縁層ＩＬ２に開口を形成することで、図６（ａ）に表すように、ｎ＋形ソース領域３、ｐ＋形コンタクト領域７、および導電部２０が露出する。
次に、絶縁層ＩＬ２を覆う金属層を形成する。この金属層をパターニングすることで、ソース電極４２と、図６には図示されないゲートパッド４３と、が形成される。続いて、図６（ｂ）に表すように、ｎ＋形半導体層６ａの裏面を、ｎ＋形半導体層６ａが所定の厚みになるまで研削する。
その後、研削されたｎ＋形半導体層６ａの下にドレイン電極４１を形成することで、図１〜図４に表す半導体装置１００が得られる。
ここで、本実施形態による作用および効果について説明する。
半導体装置１００では、ゲート電極１０に閾値以上の電圧が印加され、ソース電極４２に対してドレイン電極４１に正の電圧が印加されると、半導体装置１００がオン状態となり、ドレイン電極４１からソース電極４２に電流が流れる。その後、ゲート電極１０に印加される電圧が閾値未満になると、半導体装置１００がオフ状態となる。このとき、半導体装置１００を流れる電流値の変化と、半導体装置１００が接続された回路におけるインダクタンス成分と、に応じて、ドレイン電極４１にサージ電圧が加わる。ドレイン電極４１にサージ電圧が印加されると、ドレイン電極４１から、ソース電極４２およびゲート電極１０に向けて電流が流れる。このとき、ドレイン電極４１からゲート電極１０に流れる電流によって、ゲート電圧の発振が生じる。ゲート電圧の発振が生じると、半導体装置１００や半導体装置１００が接続された電気回路から放射される電波強度が高くなってしまう。
この点について、本実施形態では、半導体装置１００に導電部２０を設けている。導電部２０は、絶縁部２５を介してｎ形半導体領域４に対向しており、ＭＯＳキャパシタを構成している。また、導電部２０は、ソース電極４２と電気的に接続されている。このような構成は、半導体装置１００の電気回路上では、ドレイン電極４１とソース電極４２との間に抵抗と容量が挿入されたことと等価である。すなわち、導電部２０を設けることで、ドレイン電極４１とソース電極４２との間にＲＣスナバ回路が形成される。
導電部２０が設けられている場合、ドレイン電極４１にサージ電圧が発生すると、電流の一部は絶縁部２５を通って導電部２０にも流れるため、ゲート電極１０に流れる電流を抑制し、ゲート電圧の発振を抑制することができる。
また、導電部２０を流れた電流はソース電極４２に流れるが、ｎ形半導体領域４、絶縁部２５、および導電部２０によって容量が構成されている。従って、サージ電圧の発生によって導電部２０を介してドレイン電極４１からソース電極４２に電流が流れた場合でも、瞬間的な電圧の変動は、当該容量によって緩和される。このため、ソース・ドレイン間の電圧の発振の増大を抑制することが可能である。
すなわち、本実施形態によれば、サージ電圧によるドレイン電圧の発振の増大を抑制しつつ、ゲート電圧の発振を抑制することが可能となる。
なお、図３および図４に表す例では、導電部２０の下にｎ形半導体領域４が設けられているが、本実施形態はこの例に限定されない。例えば、ｎ形半導体領域４が設けられておらず、導電部２０が絶縁部２５を介してｎ形半導体領域１と直接対面していてもよい。この場合でも、ｎ形半導体領域１、絶縁部２５、および導電部２０によってＭＯＳキャパシタが構成されるため、ドレイン電圧の発振の増大およびゲート電圧の発振を抑制することが可能である。
ただし、ｎ形半導体領域４は、ｎ形半導体領域１に比べて空乏化しにくいため、ｎ形半導体領域４を設けることで、ＭＯＳキャパシタの容量を向上させることができる。従って、ｎ形半導体領域４が設けられている場合、ｎ形半導体領域４が設けられていない場合に比べて、ドレイン電圧の発振およびゲート電圧の発振を抑制することができる。
また、ゲート電極１０および導電部２０がｎ形不純物またはｐ形不純物を含む場合、導電部２０における不純物濃度は、ゲート電極１０における不純物濃度よりも低いことが望ましい。導電部２０における不純物濃度を低減することで、導電部２０の電気抵抗を高めることができる。導電部２０の電気抵抗を高めることで、サージ電圧によって、導電部２０を介してドレイン電極４１からソース電極４２に電流が流れる際の、電流値を小さくすることができる。このため、ドレイン電圧の発振の増大をより一層抑制することが可能となる。
本実施形態は、半導体装置１００がＳＪ構造を有していない場合にも適用することが可能である。しかし、ゲート電圧の発振は、半導体装置１００に求められる耐圧が高くなるほど、大きくなる傾向にある。一般的に、ＳＪ構造は、高い耐圧が求められる半導体装置に適用されることが多いため、本実施形態は、ＳＪ構造を有する半導体装置により好適に用いられる。
また、図７に表すように、ゲート電極１０および導電部２０の各部の長さは、適宜変更可能である。
図７は、実施形態に係る半導体装置１００の一部を表す断面図である。
例えば、図７（ａ）に表すように、導電部２０の幅Ｗ２は、ゲート電極１０の幅Ｗ１より広くてもよい。導電部２０の幅Ｗ２を、ゲート電極１０の幅Ｗ１より広くすることで、ＲＣスナバ回路における容量を大きくし、ゲート電圧の発振をさらに抑制することが可能となる。
なお、ここでは、ゲート電極１０の幅Ｗ１は、ゲート電極１０のうち、Ｙ方向において導電部２０とソース電極４２との間に位置する部分の、Ｙ方向における長さである。また、導電部２０の幅は、ゲート電極１０とＹ方向において並ぶ部分の、Ｙ方向における長さである。
あるいは、図７（ｂ）に表すように、ゲート電極１０の幅Ｗ１は、導電部２０の幅Ｗ２より広くてもよい。ゲート電極１０の幅Ｗ１を、導電部２０の幅Ｗ２より広くすることで、ゲート・ドレイン間容量を大きくすることができ、半導体装置１００のスイッチング速度を調整することが可能である。
このとき、ゲート電極１０の一部は、ｎ形半導体領域４の一部と絶縁部２５を介して対向していてもよい。ゲート電極１０とｎ形半導体領域４が絶縁部２５を介して対向していることで、ゲート・ドレイン間容量をさらに向上させることが可能となる。
（変形例）
次に、図８を用いて、実施形態の変形例に係る半導体装置について説明する。
図８は、実施形態の変形例に係る半導体装置１１０の一部を拡大した拡大平面図である。
変形例に係る半導体装置１１０は、導電部２０の構造について、半導体装置１００と差異を有する。導電部２０は、図８に表すように、第１導電部分２１と第２導電部分２２とを有する。第１導電部分２１はＸ方向に延びており、第２導電部分２２は第１導電部分２１からＹ方向および−Ｙ方向に向かって突出している。
ソース電極４２が第２導電部分２２を有することで、導電部２０と、その直下の半導体領域と、が対向する面積を増加させることができる。このため、半導体装置１００に比べて、ＲＣスナバ回路の容量を大きくすることができる。すなわち、本変形例に係る半導体装置１１０によれば、半導体装置１００に比べて、ドレイン電圧の発振の増大をより一層抑制することが可能となる。
なお、上述したそれぞれの例では、ＭＯＳＦＥＴに実施形態に係る発明を適用した場合について説明した。しかし、上述した実施形態は、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)に適用することも可能である。実施形態に係る発明をＩＧＢＴに適用する場合、例えば図３および図４に表す例において、ドレイン電極４１とドレイン領域６との間に、ドレイン電極４１と電気的に接続されたｐ＋形半導体領域が設けられる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域６、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ形半導体領域４、ｐ−形ピラー領域５、ｐ＋形コンタクト領域７、ゲート電極１０、ゲート絶縁部１５、絶縁層３０、ドレイン電極４１、ソース電極４２、およびゲートパッド４３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０…半導体装置 １…ｎ−形半導体領域 ２…ｐ形ベース領域 ３…ｎ＋形ソース領域 ４…ｎ形半導体領域 ５…ｐ−形ピラー領域 ６…ｎ＋形ドレイン領域 ７…ｐ＋形コンタクト領域 １０…ゲート電極 １５…ゲート絶縁部 ２０…導電部 ２５…絶縁部 ４１…ドレイン電極 ４２…ソース電極 ４３…ゲートパッド

Claims (7)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の他の一部の上にゲート絶縁部を介して設けられたゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域の他の一部の上に第１絶縁部を介して設けられ、前記第１半導体領域から前記第１電極に向かう第１方向に対して垂直な第２方向において前記ゲート電極と並んだ部分を有し、前記第１電極と電気的に接続された導電部と、
    を備えた半導体装置。
  2. 前記第１半導体領域の前記他の一部の上に設けられた第１導電形の第４半導体領域をさらに備え、
    前記導電部は、前記第４半導体領域の上に前記第１絶縁部を介して設けられた請求項１記載の半導体装置。
  3. 前記第４半導体領域は、前記第２半導体領域の少なくとも一部と前記第２方向において並ぶ請求項２記載の半導体装置。
  4. 前記導電部は、前記第１方向および前記第２方向に対して垂直な第３方向に延びる第１部分を有し、前記ゲート電極に囲まれている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記導電部は、さらに、前記第１部分から前記第２方向に向けて突出した第２部分を有する請求項４記載の半導体装置。
  6. 前記ゲート電極および前記導電部は、多結晶シリコンを含む請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記ゲート電極および前記導電部は、第１導電形または第２導電形の不純物を含み、
    前記導電部における前記不純物の濃度は、前記ゲート電極における前記不純物の濃度よりも低い請求項６記載の半導体装置。
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