JP2020145211A - 半導体装置 - Google Patents
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Abstract
Description
<半導体装置の構成>
以下、本実施の形態1の半導体装置の構造について、図1および図2を用いて説明する。図1は、本実施の形態の半導体装置の模式的な回路図である。図2は、本実施の形態の半導体装置の回路図である。図1では、本実施の形態の半導体装置を構成する半導体チップの平面図と、ゲートドライバとを示している。また、図1では、当該半導体チップを構成する部分として、ゲートパッドおよびゲート電極のみを示している。
パワーMOSFETを搭載した半導体チップは、例えばインバータを構成するモジュール内に複数搭載される。それらの複数の半導体チップ同士は製造工程の精度などに起因して特性が揃っていない場合があり、また、当該半導体チップを構成する複数のMOSFETのユニットセル同士の間でも、特性にばらつきが生じる場合がある。それらの場合、パワーMOSFETを用いて大電流を駆動する際、モジュール内の半導体チップ同士の間で電流がばらくことで、一部の半導体チップに負荷が集中すると熱暴走が起き、半導体チップが破壊される虞がある。そのため、パワーMOSFETを用いて、信頼性が高く高効率のモジュールを実現する観点で、パワーMOSFETの動作状況を監視し、その結果を駆動回路にフィードバックすることが有効である。過電流の発生または異常な発熱を感知した際には、該当する半導体チップに対する駆動電圧を抑え、または当該半導体チップを動作させず、完全に回路から遮断することで、モジュールおよび当該モジュールを用いた車両などを保護できる。
図1に示すゲート電極GE1は電気的にチャネルと絶縁されており、高い入力インピーダンスを持つため、デバイス動作として等価回路記号で表現する場合、ゲート電極の抵抗は無視されることが考えられる。これに対し、本実施の形態はゲート電極の抵抗に着目するものであり、物理的な抵抗を考慮すると、パワーMOSFETの等価回路記号では、図2に示すようにゲートが抵抗を有する。本実施の形態の半導体装置は、当該抵抗の両端のノードG1、G2のそれぞれにゲート配線が繋がれた構造を有している。
本実施の形態の半導体装置は、半導体チップを複数有していてもよい。この場合、複数の半導体チップのそれぞれに設けられた2以上のゲートパッドの電圧または波形を監視し、半導体チップ同士の比較により半導体チップの温度上昇を検出することができる。
図4に示すように、半導体チップ(トランジスタ)の数は3つ以上であってもよい。図4は、本実施の形態の変形例2である半導体装置を示す回路図である。
図1および図2を用い、1つの半導体チップに設けられた2つのゲートパッドを1つのゲート電極に接続することについて上述したが、当該2つのゲートパッドを、半導体チップ内で分割された2つのゲート電極に別々に接続してもよい。
図7に示すように、ゲートパッドGP1、GP2のそれぞれに接続されたゲート電極GE2、GE3は、櫛状の平面形状を有し、ゲート電極GE2、GE3のそれぞれの櫛歯部分同士は、互いに噛み合うように配置されていてもよい。つまり、ゲート電極GE2、GE3のそれぞれは、矩形の半導体チップ12の1辺に沿って延びる延在部分を複数有し、当該延在部分は、当該延在部分の短手方向に複数並べてられている。当該短手方向において、ゲート電極GE2、GE3のそれぞれの当該延在部分は交互に配置されている。図7は、本実施の形態の変形例4である半導体装置を示す模式的な回路図である。図7では、図を分かり易くするため、ゲート電極GE3にハッチングを付している。
図8に示すように、ゲートパッドGP1、GP2のそれぞれに接続されたゲート電極GE2、GE3が互いに離間している場合に、ゲート電極GE2、GE3を抵抗7を介して相互に接続してもよい。図8は、本実施の形態の変形例5である半導体装置を示す模式的な回路図である。半導体チップ13に設けられた抵抗7は、例えばゲート電極GE2、GE3と一体となっているポリシリコン膜などであり、ゲート電極GE2、GE3に比べて細い幅を有している。
図9に示すように、ゲートパッドGP1、GP2のそれぞれに接続されたゲート電極GE2、GE3が互いに離間している場合に、半導体チップ14の中心部にゲート電極GE2を配置し、ゲート電極GE2の外周を囲むように環状のゲート電極GE3を形成してもよい。図9は、本実施の形態の変形例6である半導体装置を示す模式的な回路図である。なお、ここではゲートパッドGP1とゲート電極GE2が離間しているが、それらを相互に繋ぐ配線(図示しない)は半導体チップ14内に設けられている。
図10に示すように、ゲートパッドGP1、GP2のそれぞれに接続されたゲート電極GE2、GE3が互いに離間している場合に、ゲートパッドGP1、GP2を互いに近い位置で隣り合うように配置してもよい。図10は、本実施の形態の変形例7である半導体装置を示す模式的な回路図である。
本実施の形態2では、パワーMOSFETとソースセンス素子とを混載した半導体チップにおいて、パワーMOSFETのゲート電極に接続されたゲートパッドと、ソースセンス素子のゲート電極に接続されたゲートパッドとを形成することについて、図11〜図14を用いて説明する。図11は、本実施の形態の半導体装置の模式的な回路図である。図12は、本実施の形態の半導体装置の回路図である。図13は、本実施の形態の半導体装置の平面図である。図14は、本実施の形態の半導体装置の断面図である。図14は、図13のA−Aにおける断面図である。
4 電圧計
D、G1、G2、S ノード
GE1〜GE5 ゲート電極
GP1、GP2 ゲートパッド
Q1〜Q6 トランジスタ
SP1、SP2 ソースパッド
Claims (13)
- 主面に第1ゲートパッドおよび第2ゲートパッドを備えた半導体チップと、
前記半導体チップの外部に設けられ、前記第1ゲートパッドに電気的に接続された第1配線と、
前記半導体チップの外部に設けられ、前記第2ゲートパッドに電気的に接続された第2配線と、
前記第1配線と前記第2配線との間に接続された第1電圧計と、
を有し、
前記半導体チップは、
第1導電型の基板と、
前記基板の上面に形成された、前記第1導電型とは異なる第2導電型のソース領域と、
前記基板の下面に形成された、前記第2導電型のドレイン領域と、
前記基板上に形成され、前記第1ゲートパッドに電気的に接続された第1ゲート電極と、
前記基板上に形成され、前記第2ゲートパッドに電気的に接続された第2ゲート電極と、
を有し、
前記第1ゲート電極、前記ソース領域および前記ドレイン領域は、第1電界効果トランジスタを構成し、
前記第2ゲート電極、前記ソース領域および前記ドレイン領域は、第2電界効果トランジスタを構成している、半導体装置。 - 請求項1記載の半導体装置において、
前記第2電界効果トランジスタを構成する前記ソース領域に対し、電流測定部が直列に接続されている、半導体装置。 - 請求項2記載の半導体装置において、
前記半導体チップの前記主面には、前記第1ゲートパッド、前記第2ゲートパッド、第1ソースパッドおよび第2ソースパッドが形成されており、
前記第1ソースパッドは、前記第1電界効果トランジスタの前記ソース領域に電気的に接続され、
前記第2ソースパッドは、前記第2電界効果トランジスタの前記ソース領域に電気的に接続され、
前記第1ソースパッドの面積は、前記第2ソースパッドの面積より大きい、半導体装置。 - 請求項2記載の半導体装置において、
前記第2電界効果トランジスタの駆動電流は、前記第1電界効果トランジスタの駆動電流より小さく、
前記第2電界効果トランジスタは、ソースセンス素子を構成している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極とは、互いに電気的に接続されている、半導体装置。 - 請求項5記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極とは、抵抗素子を介して互いに電気的に接続されている、半導体装置。 - 請求項5記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極とは互いに一体となっている、半導体装置。 - 請求項1記載の半導体装置において、
ゲート駆動部をさらに有し、
前記ゲート駆動部は、前記第1配線を介して前記第1ゲートパッドに電気的に接続され、
前記ゲート駆動部は、前記第2配線を介して前記第2ゲートパッドに電気的に接続されている、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート駆動部を制御する指令制御部をさらに有し、
前記指令制御部には、前記ゲート駆動部を介して複数の前記半導体チップが電気的に接続されている、半導体装置。 - 請求項8記載の半導体装置において、
前記ゲート駆動部と前記ソース領域とを電気的に接続する配線には、第2電圧計が並列に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極および前記第2ゲート電極のそれぞれの平面形状は、櫛状であり、
前記第1ゲート電極と前記第2ゲート電極とは、互いの櫛歯部分が噛み合うように配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極は、前記第1ゲート電極の外周を囲んで環状に形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記基板は、炭化ケイ素を含む、半導体装置。
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