KR100914561B1 - 절연 게이트형 반도체 장치 - Google Patents

절연 게이트형 반도체 장치

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KR100914561B1
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미쯔히로 요시무라
히로꼬 이노마따
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산요덴키가부시키가이샤
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Abstract

동작부의 동작을 검출하는 센스부를 동일 칩에 집적화한 MOSFET에서，종래에는 센스부를 칩 코너부에 배치하고 있으며, 센스부에 인접하는 동작부의 채널 영역은, 그 설계 룰이 균일화되지 않아, VDSS 내압 특성이 불안정한 문제가 있었다． 센스부를 그 외주가 모두 동작부에 둘러싸이도록 동작부의 내부에 배치한다. 이에 의해，VDSS 내압에 영향을 주는 동작부의 채널 영역 외주 끝은 사각 형상으로 되어, 4 개의 코너부의 설계 룰을 균일화할 수 있다. 따라서, 역방향 전압 인가 시에 동작부의 채널 영역 외주 끝의 코너부에 확대되는 공핍층도 거의 균일화되어, 안정된 VDSS 내압 특성이 얻어진다.

Description

절연 게이트형 반도체 장치{INSULATED GATE TYPE SEMICONDUCTOR DEVICE}
본 발명은 절연 게이트형 반도체 장치에 관한 것으로, VDSS 내압 특성을 안정화하여, 신뢰성을 향상시킨 절연 게이트형 반도체 장치에 관한 것이다．
종래의 절연 게이트형 반도체 장치에서，주동작을 행하는 트랜지스터와, 그 트랜지스터의 전류 검출 등을 행하는 센싱용 트랜지스터를 1칩에 집적화한 절연 게이트형 반도체 장치가 알려져 있다(예를 들면 특허 문헌1 참조).
도 5는, 종래의 절연 게이트형 반도체 장치의 일례로서 트렌치 구조의 MOSFET를 도시하는 평면도이다. 또한, 도 5에서 소스 전극, 게이트 패드 전극 등의 금속 전극층 및 층간 절연막은 생략한다．
도 5와 같이, MOSFET의 칩은, 주동작을 행하는 MOS 트랜지스터(35m)가 배치되는 동작부(41)와, 센싱용의 MOS 트랜지스터(35s)가 배치되는 센스부(42)가 1칩에 집적화되어 있다. 동작부(41)와 센스부(42)는, 각각의 채널 영역(33, 34)이 소정의 간격으로 분리된다.
반도체 기판(30)은, n+형 실리콘 반도체 기판 상에 n-형 반도체층을 적층하거나 하여 드레인 영역으로 한 것이다. p 형의 채널 영역(33, 34)은, n-형 반도체층의 표면에 형성된다. 채널 영역(33, 34)에는 트렌치를 형성하고, 트렌치 내를 절연막에 의해 피복하여 게이트 전극을 매설하고, MOS 트랜지스터(35m, 35s)를, 예를 들면 격자 형상으로 배치한다. 각각의 채널 영역(33, 34)의 MOS 트랜지스터(35m, 35s)는, 동일 구성이다.
센스부(42)를 구동하는 게이트 전극은, 폴리실리콘 등의 게이트 연결 전극(36)에 의해 동작부(41)의 게이트 전극과 접속한다. 동작부(41)의 예를 들면 1개의 코너 부분의 기판 표면에는 게이트 패드 전극(도시하지 않음)이 형성되고, 게이트 연결 전극(36)과 접속한다.
즉, 동작부(41)과 센스부(42)의 MOS 트랜지스터(35m, 35s)는 동시에 구동되어, 센스부(42)에서 전류를 검출함으로써 동작부(31)의 과전류 등의 이상을 감시, 제어한다.
[특허 문헌1] 일본 특개2002-314086호 공보
종래의 MOSFET에서，1칩에 동작부(41)와 센스부(42)를 집적화하는 경우, 도 5와 같이, 채널 영역(33, 34)을 분할하여 MOS 트랜지스터(35m, 35s)를 구성하고, 1 개의 게이트 전극에 접속하고 있다.
센스부(42)는, 예를 들면 칩의 코너부 등, 칩의 외주 끝을 따라 배치된다. 즉, 센스부(42)를 형성하는 경우, 동작부(41)(의 채널 영역(33))의 외주의 형상은 센스부(42)(의 채널 영역(34))의 형상을 따라 코너부를 적어도 6개이상 갖는 형상으로 된다.
그리고 이러한 경우에는, 소정의 드레인-소스간 내압(이하 VDSS 내압)을 확보하기 위해, 채널 영역(33, 34)의 각각에서，X1∼X6점, Z1∼Z4점의 각 코너부의 곡률을 균일하게 하여, 역방향 전압 인가 시에 채널 영역(33, 34)의 각각으로부터 외측으로 확대되는 공핍층의 곡률을 거의 균일하게 하고 있다．
또한, X점과 Z점의 패턴을 볼록부로 한 경우, 오목부로 되는 Y점은, 볼록부와 비교하여 공핍층이 충분히 넓어지기 때문에 VDSS 내압으로서 유리한 패턴이다. 즉 Y점의 곡률이 VDSS 내압에 미치는 영향은 거의 없어, X점과 Z점에 대하여 고려 하면 된다．
여기서, 예를 들면 해칭의 영역에서，동작부(41)로부터 확대되는 공핍층과 센스부(42)로부터 확대되는 공핍층이 핀치 오프할 정도로, 동작부(41)와 센스부(42)가 근접하고 있는 경우, 칩의 내압은, X1점, Z2점, X4점, X5점, X6점의 곡률에 영향을 받는다. 즉, 적어도 X1점, Z2점, X4점, X5점, X6점의 곡률을 균일하게 하면, 이론상은 칩 전체적으로 외측으로 확대되는 공핍층이 거의 균일하게 되어, 내압이 열화되지는 않는다.
동작부(41)와 센스부(42)의 트랜지스터는 동일 구성이며, 도 5에 도시하는 디스크리트 칩으로서, 동작부(41)와 센스부(42)를 측정한 경우, 이들에 인가되는 게이트-소스간 전압 및 드레인-소스간 전압은 균일하다.
그러나 실제의 어플리케이션에서，예를 들면 센스부(42)에만, 칩의 외부에서 전류 검출 저항이 접속하고, 제어 IC에 의해 동작부(41)의 전류가 검출된다. 이 때문에, 동작부(41)와 센스부(42)에서，인가되는 게이트-소스간 전압 및 드레인-소스간 전압이 상이한 것으로 된다.
따라서, 예를 들면 채널 영역(33)의 X1점과 채널 영역(34)의 Z2점의 곡률이 균일하여도, 동작부(41)와 센스부(42)에 인가되는 드레인-소스간 전압이 상이하기 때문에，X1점과 Z2점에서 확대되는 공핍층에 변동이 생겨, VDSS 내압이 변동되는 문제가 있다.
한편 해칭의 부분에서，역방향 전압 인가 시에, 동작부(41)와 센스부(42)로부터 확대되는 공핍층이 핀치 오프하지 않을 정도로 양자가 이격되어 배치되는 경우, 각 코너부로 되는 X1점∼X6점과, Z1점∼Z4점의 곡률을, 전부 균일하게 해 두면 칩 전체적으로 안정된 VDSS 내압을 얻을 수 있다.
그러나，이 경우에는 동작부(41)와 센스부(42)의 사이(해칭의 영역)를 충분히 이격하고, 또한 각각의 코너부에서 소정의 내압이 얻어지도록, 곡률을 충분히 작게 할 필요가 있다. 그 때문에，M0S 트랜지스터(35m, 35s)의 배치 면적(셀수)이 작아지는 문제가 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 일 도전형의 반도체층과, 그 반도체층 표면에 형성된 제1 동작부와, 상기 반도체층 표면에 형성되고 상기 제1 동작부보다 면적이 작은 제2 동작부와, 상기 제1 동작부에 형성된 역도전형의 제1 채널 영역 및 제1 트랜지스터와, 상기 제2 동작부에 형성된 역도전형의 제2 채널 영역 및 제2 트랜지스터를 구비하고, 상기 제2 동작부 주위에 상기 제1 동작부를 배치함으로써 해결하는 것이다.
둘째, 일 도전형의 반도체 기판과, 그 기판 상에 형성된 일 도전형의 반도체층과, 그 반도체층 표면에 형성된 제1 동작부와, 그 제1 동작부와 이격하여 상기 반도체층 표면에 형성되고 상기 제1 동작부보다 면적이 작은 제2 동작부와, 상기 제1 동작부에 형성된 역도전형의 제1 채널 영역과, 상기 제1 동작부에 형성된 절연 게이트형의 제1 트랜지스터와, 상기 제2 동작부에 형성된 역도전형의 제2 채널 영역과, 상기 제2 동작부에 형성된 절연 게이트형의 제2 트랜지스터를 구비하고, 상기 제2 동작부의 외주를 상기 제1 동작부에 의해 완전하게 둘러쌈으로써 해결하는 것이다.
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시예를, 절연 게이트형 반도체 장치의 일례로서 n채널형의 트렌치 구조의 MOSFET를 예로 도 1 내지 도 4를 참조하여 상세하게 설명한다.
도 1은, 본 발명의 실시예인 MOSFET의 칩의 평면도를 도시한다. 또한, 도 1에서는，층간 절연막, 금속 전극층(소스 전극, 게이트 패드 전극, 게이트 배선)을 생략한다．
본 발명의 MOSFET(100)는, n형 반도체층(2)과, 제1 동작부(21)와, 제2 동작부(22)와, 제1 채널 영역(3)과, 제2 채널 영역(4)과, 제1 트랜지스터(15m)와, 제2 트랜지스터(15s)를 갖는다.
n+형 실리콘 반도체 기판에 n-형 반도체층을 적층하여(여기서는 모두 도시하지 않음) 드레인 영역으로 한다. n-형 반도체층은 예를 들면 애피택셜층이다.
제1 동작부(21)는, 주동작을 행하는 다수의 제1 트랜지스터(15m)가 배치된 영역이다. 한편，제2 동작부(22)는, 제1 동작부(21)보다 면적이 작고, 제1 트랜지스터(15m)의 센싱을 행하는 소수의 제2 트랜지스터(15s)가 배치된 영역이다.
도 1에서의 상세한 도시는 생략하지만, 제1 트랜지스터(15m) 및 제2 트랜지스터(15s)는, 제1 동작부(21), 제2 동작부(22)에 균등한 이격 거리로 배치되어 있다. 또한, 제2 동작부(22)에도 소스 전극을 형성하여 와이어본드할 필요가 있다. 즉, 제2 동작부(22)에서，실제로 제2 트랜지스터(15s)가 배치되는 영역은 매우 미소한 것이지만, 적어도 와이어본드에 필요한 면적은 확보되어 있다. 제1 트랜지스터(15m) 및 제2 트랜지스터(15s)는, 동일한 구성이며, 동시에 동작한다. 그리고 제2 트랜지스터(15s)의 전류를 제어 IC(도시하지 않음)에 의해 검출함으로써, 제1 트랜지스터(15m)의 상태를 감시·제어한다. 본 실시예에서는 이하 제1 동작부(21), 제2 동작부(22)를 각각 동작부(21), 센스부(22)라고 칭한다.
동작부(21) 및 센스부(22)의 n-형 반도체층 표면에는, 각각 대응하는 제1 채널 영역(3), 제2 채널 영역(4)이 형성된다. 본 실시예의 제1 채널 영역(3) 및 제2 채널 영역(4)은 예를 들면, n-형 반도체층 표면에 p형 불순물을 주입·확산하거나 한, 각각 1개의 연속한 확산 영역이다. 그리고 제1 채널 영역(3) 및 제2 채널 영역(4)은, 제1 트랜지스터(15m) 및 제2 트랜지스터(15s)에 역방향 전압을 인가했을 때에 n-형 반도체층(2)으로 확대되는 공핍층이 접하는 거리 d로 이격하여 배치된다.
또한 본 실시예에서는，제1 채널 영역(3)과 동작부(21), 및 제2 채널 영역(4)과 센스부(22)는 기판 표면(도 1)에서의 패턴(평면 패턴)에서 일치한다. 즉, 동작부(21) 단부란 제1 채널 영역(3)의 단부이며, 센스부(22)의 단부란 제2 채널 영역(4)의 단부이다.
동작부(21)(제1 채널 영역(3)) 및 센스부(22)(제2 채널 영역(4))의 주위에 연장하는 게이트 연결 전극(23)은 폴리실리콘 등에 의해 형성되고, 동작부(21) 및 센스부(22)의 게이트 전극(여기서는 도시하지 않음)에 공통으로 접속한다. 게이트 연결 전극(23)은, 동작부(21) 외의 게이트 패드 형성 영역(24)까지 연장하고, 게이트 패드 형성 영역(24)의 n-형 반도체층(2) 상방에 절연막을 개재하여 형성되는 게이트 패드 전극(도시하지 않음)과 접속한다.
이에 의해，동작부(21) 및 센스부(22)에는, 동일한 타이밍에서 동일한 게이트 전압이 인가된다.
도 2는, 도 1의 MOSFET의 사용예를 도시하는 회로도이다. 본 실시예의 MOSFET는, 동작부(21)와, 동작부의 전류를 검지하기 위한 트랜지스터가 배치된 센스부(22)를 1칩에 집적화한 것이다. 센스부(22)와 동작부(21)는, 동일한 타이밍에서 인가되는 동일한 게이트 전압에 의해 동시에 동작한다.
센스부(22)의 MOS 트랜지스터(15s)와 동작부(21)의 MOS 트랜지스터(15m)는 도면과 같이 드레인 D가 공통 접속하고, 소스 S가 각각 부하 L을 통하여 접지된다. 센스부(22)의 소스 S와 부하 L 사이에는 저항 R이 접속한다. 예를 들면 저항 R 양단의 전압 강하를 측정함으로써, 센스부의 MOS 트랜지스터(15s)에 흐르는 전류를 검출한다. 동작부(21)의 MOS 트랜지스터(15m)는, 센스부(22)의 그들과 동일 구성이므로, 센스부(22)를 측정함으로써 동작부(21)의 과전류 등을 검출한다. 센스부(22) 및 동작부(21)의 게이트 G는 도시하지 않은 제어 IC 등에 접속하고 있으며, 센스부(22)에서 과전류 등의 이상이 검출된 경우에는, 제어 IC에 의해 동작부(21)의 MOS 트랜지스터(15m)(센스부(22)의 MOS 트랜지스터(15s)도 마찬가지)에 대하여 제어를 행한다.
이러한 어플리케이션에 이용하는 MOSFET에서는，동작부(21)와 센스부(22)에서 공핍층의 확대가 불균일해지는 경우가 있다. 즉, 동작부(21)와 센스부(22)를 1칩에 집적화한 MOSFET의 경우, 디스크리트의 칩으로서 측정하면，동작부(21)와 센스부(22)에서 인가되는 드레인-소스간 전압 및 게이트-소스간 전압은 동등하다. 그러나，어플리케이션에서 상기한 바와 같이 센스부(22)에만 전류 검출을 위한 저항 R이 접속하면，센스부(22)와 동작부(21)에 인가되는 드레인-소스간 전압이 상이하여，센스부(22)와 동작부(21)에서 공핍층의 확대가 불균일해지는 경우가 있다.
그러나 본 실시예에서는 이러한 경우에도, 칩으로서의 최외주는, 각 코너부의 곡률이 균일한 제1 채널 영역이다. 이 때문에, 칩으로서 VDSS 내압을 안정시킬 수 있다. 또한 제1 채널 영역(3)과 제2 채널 영역(4)은, 역방향 전압 인가 시에 공핍층이 핀치 오프할 정도의 거리로 배치된다. 따라서, 센스부(22)로부터 확대되는 공핍층은 4변 모두 동작부(21)로부터 확대되는 공핍층과 핀치 오프한다. 따라서, 센스부로서도 VDSS 내압을 안정시킬 수 있다.
도 3은, 도 1의 MOSFET(100)의 단면도이며, 도 3의 (A)가 도 1의 g-g선, 도 3의 (B)가 도 1의 h-h선 단면도이다.
도 3을 참조하면, n+형 실리콘 반도체 기판(1) 상에 n-형 반도체층(2)을 적층하거나 하여 드레인 영역을 형성한다. n-형 반도체층(2)의 표면에는 동작부(21) 및 센스부(22)에 각각 대응한 p형의 제1 채널 영역(3), 제2 채널 영역(4)을 형성한다. 제1 채널 영역(3), 제2 채널 영역(4)은, 역방향 전압 인가 시에 양자로부터 확대되는 공핍층이 핀치 오프하는 거리 d로 이격된다.
트렌치(5)는 제1 채널 영역(3) 및 제2 채널 영역(4)을 관통하여, n-형 반도체층(2)에 도달하는 깊이를 갖는다. 트렌치(5)의 내벽을 게이트 절연막(예를 들면 산화막)(6)에 의해 피막하여, 트렌치(5)에 폴리실리콘을 충전하거나 한 게이트 전극(7)을 형성한다. 게이트 전극(7)은, 동작부(21) 및 센스부(22) 주위의 절연막(6') 상에 형성된 게이트 연결 전극(23)을 통하여 게이트 패드 전극과 접속한다.
트렌치(5)에 인접한 제1 채널 영역(3), 제2 채널 영역(4) 표면에는 n+형의 소스 영역(8)이 형성되고, 인접하는 소스 영역(8) 사이의 제1 채널 영역(3), 제2 채널 영역(4) 표면에는 p+형의 보디 영역(9)을 형성한다.
게이트 전극(7)을 피복하여 BPSG(Boron phosphorus Silicate Glass)막 등으로 이루어지는 층간 절연막(11)이 형성되고, 소스 전극(17)은 층간 절연막(11)에 형성한 컨택트 홀 CH를 통하여, 소스 영역(8) 및 보디 영역(9)과 컨택트한다.
또한，제1 채널 영역(3)의 외주의 n-형 반도체층(2) 표면에는, 필요에 따라 p+형 불순물을 확산한 가드링(25)이 배치된다. 또한 칩 최외주의 n-형 반도체층(2) 표면에는, n+형 불순물 영역(26)이 형성되고, 그 일부에 실드 메탈(27)이 컨택트한다(도 3의 (B) 참조).
소스 전극(17)은 게이트 패드 형성 영역(24)(도 1 참조)과 인접하여 형성된다. 게이트 패드 형성 영역(24)에 형성되는 게이트 패드 전극(도시하지 않음)은, 소스 전극(17)과 동일한 금속 전극층에 의해 구성된다. 동작부(21)와 센스부(22)의 소스 전극(17)은 분리되어 있으며, 각각 MOS 트랜지스터(15m, 15s)와 전기적으로 접속한다.
제1 채널 영역(3)을 둘러싼 게이트 연결 전극(23) 상에는, 이것과 중첩하는 링 형상으로 게이트 배선(16)이 형성된다. 또한，기판(1)의 이면에는 금속 증착 등에 의해 드레인 전극(19)이 형성된다.
도 4는, 도 1의 i-i선의 단면에서의 제1 채널 영역(3)과 제2 채널 영역(4)을 모식적으로 도시한 도면이다. 도시는 생략하지만, 제1 채널 영역(3) 및 제2 채널 영역(4)에는 각각 MOS 트랜지스터(15m, 15s)가 배치되어 있는 것으로 한다.
제1 채널 영역(3)과 제2 채널 영역(4)은, 역방향 전압 인가 시에 양자로부터 확대되는 공핍층이 핀치 오프하는 거리 d로 배치된다. 따라서, A점과 B점의 곡률은 동일하게 할 필요는 없다. 또한，A점을 볼록부로 한 경우에 오목부로 되는, 제2 채널 영역(4)과 대향하는 제1 채널 영역(3)은, A점과 비교하여 공핍층이 충분히 확대되는 패턴이다. 즉, C점에서 4개의 코너부의 곡률이 균일하면, C점의 곡률이 VDSS 내압에 미치는 영향은 거의 없어, 여기에서 고려할 필요는 없다.
즉, 제1 채널 영역(3)과 제2 채널 영역(4)의 사이(도 1의 해칭의 영역)를 공핍층이 핀치 오프하는 거리 d로 함으로써, 칩(100)의 외주 끝에서 외측으로 확대되는 공핍층을 VDSS 내압의 주된 설계 요인으로 할 수 있다．
그리고, 도 1과 같이 본 실시예의 제2 채널 영역(4)(센스부(22))은, 그 외주 4변을 제1 채널 영역(3)(동작부(21))에 의해 완전하게 둘러싸여 있다.
이에 의해，MOSFET(100)의 칩으로서, VDSS 내압을 결정하는 칩의 최외주의 채널 영역을 제1 채널 영역(3)으로만 할 수 있다． 따라서, 칩의 VDSS 내압은, 제1 채널 영역의 단부의 패턴만 고려하면 되어, 안정된 VDSS 내압의 설계가 용이해진다.
또한，제2 채널 영역(4)을 제1 채널 영역(3) 내부에 배치함으로써, 제1 채널 영역(3)의 외측 단부의 패턴은, 4개의 코너부(A점)를 갖는 사각형으로 된다. 그리고，각 코너부는 완전한 직각이 아니라 소정의 곡률을 가지고 있으며, 각 A점에서 코너부의 곡률은 균일하다.
또한，제2 채널 영역(4)의 외측 단부의 패턴도, 4개의 코너부(B점)를 갖는 사각형이다. 그리고，각 코너부는 완전한 직각이 아니라 소정의 곡률을 갖고 있어, 각 B점에서 코너부의 곡률은 균일하다.
즉, 본 실시예에서는，역방향 전압 인가 시에, 제1 채널 영역(3)의 외주 끝으로부터 n-형 반도체층으로 확대되는 공핍층이 4개의 각 코너부(A점)에서 거의 균일하게 된다. 따라서, 칩 전체적으로, VDSS 내압 특성을 안정시킬 수 있다.
또한 전술한 바와 같이, 도 2에서 도시한 어플리케이션에 이용하는 경우에는, 동작부(21)와 센스부(22)에 인가되는 드레인-소스간 전압이 불균일해질 우려가 있다. 그러나 본 실시예에서는，칩의 VDSS 내압은 제1 채널 영역(3)의 균일한 곡률의 4개의 코너부(A점)에서 제어할 수 있기 때문에, 안정된 VDSS 내압을 얻을 수 있다.
이상, 본 실시예에서는 n채널형 MOSFET로 설명했지만, 도전형을 반대로 한 p채널형 MOSFET에서도 마찬가지의 효과가 얻어진다. 또한，트렌치 구조의 MOSFET에 한하지 않고, n-형 반도체층(2) 표면에 게이트 절연막(6)을 개재하여 게이트 전극(7)을 배치한, 플래너 구조의 MOSFET이어도 마찬가지로 실시할 수 있다.
본 발명에 따르면, 센스부와 동작부를 갖는 MOSFET에서，VDSS 내압을 결정하는 칩의 최외주의 채널 영역을 제1 채널 영역만으로 할 수 있다． 따라서, 칩의 VDSS 내압은, 제1 채널 영역의 단부의 패턴만 고려하면 되어, 안정된 VDSS 내압의 설계가 용이해진다.
둘째, 제1 칩 패널 영역을 사각 형상으로 함으로써, 제1 채널 영역 최외주의 각 코너부의 곡률을 균일하게 할 수 있다． 이에 의해，칩의 최외주의 각 코너부에서 공핍층을 거의 균일하게 확대할 수 있어, VDSS 내압의 특성이 안정되어, 신뢰성을 향상시킬 수 있다.
셋째, 센스부와 동작부에서 공핍층의 확대가 불균일하게 된 경우에도, 칩으로서 VDSS 내압을 안정시킬 수 있다. 즉, 제1 채널 영역과 제2 채널 영역은, 역방향 전압 인가 시에 공핍층이 핀치 오프할 정도의 거리로 배치된다. 센스부와 동작부를 1칩에 집적화한 절연 게이트형 반도체 장치의 경우, 디스크리트의 칩으로서는 성능이 동등하여도, 어플리케이션에서 센스부에 전류 검출 저항 등이 접속함으로써 센스부와 동작부에 인가되는 드레인-소스간 전압이 상이하여，센스부와 동작부에서 공핍층의 확대가 불균일해지는 경우가 있다. 그러나 본 실시예에서는 이러한 경우에도, 칩으로서의 최외주는, 각 코너부의 곡률이 균일한 제1 채널 영역이다. 이 때문에, 칩으로서 VDSS 내압을 안정시킬 수 있다. 또한 센스부로부터 확대되는 공핍층은 4변 모두 동작부로부터 확대되는 공핍층과 핀치 오프한다. 따라서, 센스부로서도 VDSS 내압을 안정시킬 수 있다.
도 1은 본 발명의 반도체 장치의 평면도.
도 2는 본 발명의 반도체 장치의 회로도.
도 3은 본 발명의 반도체 장치의 단면도.
도 4는 본 발명의 반도체 장치의 단면도.
도 5는 종래의 반도체 장치의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 실리콘 반도체 기판
2 : n-형 반도체층
3 : 제1 채널 영역
4 : 제2 채널 영역
5 : 트렌치
6 : 게이트 절연막
7 : 게이트 전극
8 : 소스 영역
9 : 보디 영역
10, 30 : 반도체 기판
11 : 층간 절연막
15m, 15s, 35m, 35s : MOS 트랜지스터
16 : 게이트 배선
17 : 소스 전극
19 : 드레인 전극
21 : 동작부
22 : 센스부
23 : 게이트 연결 전극
24 : 게이트 패드 형성 영역
25 : 가드링
26 : n+형 불순물 영역
27 : 실드 메탈
33, 34 : 채널 영역
36 : 게이트 연결 전극
41 : 동작부
42 : 센스부

Claims (7)

  1. 삭제
  2. 일 도전형의 반도체 기판과,
    상기 기판 상에 형성된 일 도전형의 반도체층과,
    상기 반도체층 표면에 형성된 제1 동작부와,
    상기 제1 동작부와 이격하여 상기 반도체층 표면에 형성되고 상기 제1 동작부보다 면적이 작은 제2 동작부와,
    상기 제1 동작부에 형성된 역도전형의 제1 채널 영역과,
    상기 제1 동작부에 형성된 절연 게이트형의 제1 트랜지스터와,
    상기 제2 동작부에 형성된 역도전형의 제2 채널 영역과,
    상기 제2 동작부에 형성된 절연 게이트형의 제2 트랜지스터
    를 구비하고,
    상기 제2 동작부의 외주는 상기 제1 동작부에 의해 완전하게 둘러싸인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 동작부에서 상기 제1 채널 영역은 사각 형상으로 배치되고, 상기 사각 형상의 각 코너부의 곡률이 균일한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 채널 영역은 사각 형상으로 배치되고, 상기 사각 형상의 각 코너부의 곡률이 균일한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 역방향 전압을 인가했을 때에 상기 반도체층으로 확대되는 공핍층이 접하는 거리로 이격하여 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 각각의 게이트 전극이 공통으로 접속되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  7. 제2항에 있어서,
    상기 제2 트랜지스터는, 상기 제1 트랜지스터의 전류를 검출하기 위한 트랜지스터인 것을 특징으로 하는 절연 게이트형 반도체 장치.
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