JP2009099690A - 半導体装置 - Google Patents

Abstract

【課題】ＦＷＤ素子がＩＧＢＴ素子に内蔵された構成において、ＦＷＤ素子の順方向損失の増加を抑制できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板が、メイン領域とセンス領域とを備え、メイン領域において、ＦＷＤ素子がＩＧＢＴ素子と一体的に形成された半導体装置であって、ＦＷＤ素子は、半導体基板の第１主面側表層に選択的に形成されたＩＧＢＴ素子を構成する第２導電型のベース領域と、半導体基板と、半導体基板の第２主面側表層において、ＩＧＢＴ素子を構成する第２導電型のコレクタ領域の形成領域を除く領域に形成された第１導電型のカソード領域とを備えている。そして、センス領域には、半導体基板の第１主面側表層に選択的に形成された第２導電型のアノード領域と半導体基板とを備え、ＦＷＤ素子に流れる電流に比例した電流が流れるＦＷＤ専用センス素子が形成されている。
【選択図】図２

Description

本発明は、ＦＷＤ素子がＩＧＢＴ素子に内蔵された半導体装置に関する。

従来、転流ダイオード素子（ＦＷＤ素子）がＩＧＢＴ素子に内蔵された逆導通型半導体素子（ＲＣ−ＩＧＢＴ素子）が提案されている。このＲＣ−ＩＧＢＴ素子は、ＦＷＤ素子のアノード電極とＩＧＢＴ素子のエミッタ電極が共通とされ、ＦＷＤ素子のカソード電極とＩＧＢＴ素子のコレクタ電極とが共通とされており、例えばインバータ回路に組み入れられ、負荷をＰＷＭ制御するものとして知られている。
特開２００５−３１７７５１号公報

しかしながら、特許文献１に示されるＲＣ−ＩＧＢＴ素子をインバータ回路に組み入れた場合、ＩＧＢＴ素子のゲート信号は、原則上下アームに位相反転した信号となるため、例えばＦＷＤ素子がフリーホイール動作するタイミングでも、ＩＧＢＴ素子にゲート駆動信号が入力される。また、ＲＣ−ＩＧＢＴ素子では、上述したように各電極が共通となっている。したがって、ＦＷＤ素子の動作中において、ゲート駆動信号によってＩＧＢＴ素子のチャネルがオンすると、ＦＷＤ素子のアノードとカソードとが互いに同電位になろうとする。すなわち、ＩＧＢＴ素子のゲート電位によってボディダイオードが順方向動作しにくくなる。その結果、ＦＷＤ素子の順方向電圧Ｖｆが増加し、ひいてはＦＷＤ素子の順方向損失が増加するという問題がある。

このような問題を解決する方法として、例えばProceedings of 2004 International Symposium on Power Semiconductor Devices & Ics，pp262-264に示されるように、ＩＧＢＴ素子の領域とＦＷＤ素子の領域を分け、ＦＷＤ素子の領域においてゲートの無い構成（すなわち、ＦＷＤ素子がＩＧＢＴ素子に内蔵されていない構成）とすることも考えられる。しかしながら、ＩＧＢＴ素子として動作しない領域（ダイオード動作のみを行う領域）が増えるため、チップサイズを維持してＦＷＤ素子専用領域を設けると、ＩＧＢＴ素子のオン電圧が高くなる。また、ＦＷＤ素子のオン電圧を固定すると、チップサイズが増加してしまう。

また、例えば特開２００４−８８００１号公報に示されるように、ＩＧＢＴ素子と同構造の電流検出素子を用いてＦＷＤ素子に電流が流れているか否かを検出し、ゲート駆動回路にこの検出結果をフィードバックすることで、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート駆動信号をオフとする方法も考えられる。しかしながら、このような構造の電流検出素子では、素子自体がゲート電位の影響を受けるため、電流が流れにくく、検出電圧を十分に稼ぐことができない。すなわち、フィードバックを精度良く行うことができず、転流ダイオードの順方向損失の増加を効果的に抑制することはできない。

本発明は上記問題点に鑑み、ＦＷＤ素子がＩＧＢＴ素子に内蔵された構成において、ＦＷＤ素子の順方向損失の増加を抑制できる半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、第１主面及び第２主面を有する第１導電型の半導体基板が、メイン領域と該メイン領域よりも主面の大きさが小さいセンス領域とを備え、メイン領域において、転流ダイオード素子（ＦＷＤ素子）がゲート電極に入力される駆動信号によって駆動されるＩＧＢＴ素子と一体的に形成された半導体装置であって、転流ダイオード素子は、半導体基板の第１主面側表層に選択的に形成されたＩＧＢＴ素子を構成する第２導電型のベース領域と、半導体基板と、半導体基板の第２主面側表層において、ＩＧＢＴ素子を構成する第２導電型のコレクタ領域の形成領域を除く領域に形成された第１導電型のカソード領域とを備え、センス領域には、半導体基板の第１主面側表層に選択的に形成された第２導電型のアノード領域と、半導体基板とを備え、転流ダイオード素子に流れる電流に比例した電流が流れるダイオード専用センス素子が形成されていることを特徴とする。

このように本発明によれば、センス領域にダイオード専用センス素子を設けている。このダイオード専用センス素子は、ゲート駆動信号が入力されるゲート電極を有しておらず、ゲート電位の影響を受けない構成となっている。これにより、ダイオード専用センス素子には転流ダイオード素子に流れる電流に比例した電流が流れ易く（検出電圧を稼ぎやすく）なっている。したがって、このようなダイオード専用センス素子を用いれば、ゲート電極にゲート駆動信号が入力されるか否かを制御するフィードバック手段を、転流ダイオード素子に流れる電流の有無に応じて精度良く動作させることができる。すなわち、転流ダイオード素子がＩＧＢＴ素子に内蔵された構成でありながら、転流ダイオード素子の順方向損失の増加を効果的に抑制することができる。

請求項１に記載の発明においては、請求項２に記載のように、ダイオード専用センス素子が、センス領域において半導体基板に第２主面側表層に選択的に形成された第１導電型のカソード領域を備え、このカソード領域が、半導体基板の厚さ方向に垂直な方向において、ベース領域とは間をあけて形成された構成とすることが好ましい。

このような構成とすると、ＩＧＢＴ素子の動作にともなってメインセル領域における半導体基板に蓄積されたキャリア（ＩＧＢＴ素子を構成するコレクタ領域から注入されるホール）の少なくとも一部が、ダイオード専用センス素子のカソード領域に流れて、ダイオード専用センス素子に誤動作が生じるのを抑制することができる。すなわち、ダイオード専用センス素子を用いた電流検出を、転流ダイオード素子に流れる電流に応じたより正確なものとすることができる。

請求項２に記載の発明においては、請求項３に記載のように、ダイオード専用センス素子のカソード領域は、ダイオード専用センス素子のアノード領域の直下に形成された構成とすることが好ましい。

これによれば、ダイオード専用センス素子の動作抵抗をより小さくし、電流を流れ易く（検出電圧を稼ぎやすく）することができる。

また、請求項１に記載の発明においては、請求項４に記載のように、転流ダイオード素子のカソード領域が、ダイオード専用センス素子のカソード領域とされた構成とすることもできる。

請求項２〜４いずれかに記載の発明においては、請求項５に記載の発明のように、ゲート電極が、第１主面よりベース領域を貫通し、底面が半導体基板に達するトレンチに、絶縁膜を介して導電材料が配置されてなる構成においては、ダイオード専用センス素子が、第１主面よりアノード領域を貫通し、底面が半導体基板に達するトレンチ内に絶縁膜を介して導電材料が配置され、接地されたダミーゲート電極をさらに備える構成としても良い。

これによれば、ダミーゲート電極をＩＧＢＴ素子のゲート電極と電気的に接続せずに接地しているので、ゲート電極と同様な構造のダミーゲート電極を有する構成でありながら、ダイオード専用センス素子の動作がゲート電位の影響を受けないようにすることができる。また、耐圧設計を、メイン領域における転流ダイオード素子の同様に設計することができる。

請求項２〜５いずれかに記載の発明においては、請求項６に記載のように、センス領域には、半導体基板の第１主面側表層に選択的に形成された第２導電型のベース領域と、第１主面より前記ベース領域を貫通し、底面が半導体基板に達するトレンチに絶縁膜を介して導電材料が配置されたゲート電極と、トレンチの側面部位に隣接し、ベース領域内の第１主面側表層に選択的に形成された第１導電型のエミッタ領域と、半導体基板の第２主面側に選択的に形成された第２導電型のコレクタ領域とを備え、ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子が形成された構成としても良い。

これによれば、ＩＧＢＴ専用センス素子に流れる電流をセンシングすることで、ＩＧＢＴ素子を過電流から保護することが可能となる。

請求項６に記載の発明においては、請求項７に記載のように、ダイオード専用センス素子のカソード領域が、半導体基板の厚さ方向に垂直な方向において、ＩＧＢＴ専用センス素子のベース領域とは間をあけて形成された構成とすることが好ましい。

このような構成とすると、ＩＧＢＴ専用センス素子の動作にともなって半導体基板に蓄積れたキャリア（ＩＧＢＴ専用センス素子を構成するコレクタ領域から注入されるホール）の少なくとも一部が、ダイオード専用センス素子のカソード領域に流れて、ダイオード専用センス素子に誤動作が生じるのを抑制することができる。すなわち、ダイオード専用センス素子を用いた電流検出を、転流ダイオード素子に流れる電流に応じたより正確なものとすることができる。

請求項２又は請求項４に記載の発明においては、請求項８に記載のように、センス領域には、半導体基板の第１主面側表層に選択的に形成された第２導電型のベース領域と、該ベース領域の中央部において第１主面より前記ベース領域を貫通し、底面が半導体基板に達するトレンチに絶縁膜を介して導電材料が配置されたゲート電極と、トレンチの側面部位に隣接し、ベース領域内の第１主面側表層に選択的に形成された第１導電型のエミッタ領域と、半導体基板の第２主面側に選択的に形成された第２導電型のコレクタ領域とを備え、ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子が形成され、ベース領域における中央部よりも外周側の周辺部が、ダイオード専用センス素子のアノード領域とされ、ダイオード専用センス素子のカソード領域は、半導体基板の厚さ方向に垂直な方向において、ベース領域とは間をあけて形成された構成としても良い。

このような構成とすると、上述した請求項７に記載の発明と同様の作用効果を有しつつ、半導体基板の厚さ方向に垂直な方向において、請求項７に記載の発明よりも体格を小型化することができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。本実施形態に示される半導体装置は、例えばＥＨＶ用インバータモジュールに使われるパワースイッチング素子として用いられる。

図１及び図２に示すように、半導体装置１は第１導電型の半導体基板１０を有しており、この半導体基板１０には、メイン領域３０と該メイン領域３０よりも主面の大きさが小さいセンス領域５０とが構成されている。そして、メイン領域３０には、転流ダイオード素子３２（以下、ＦＷＤ素子３２と示す）を内蔵したＩＧＢＴ素子３１（所謂ＲＣ−ＩＧＢＴ素子）が形成されている。また、センス領域５０には、ＩＧＢＴ専用のセンス素子５１とＦＷＤ素子専用のセンス素子５２がそれぞれ形成されている。本実施形態においては、半導体装置１００が、ＲＣ−ＩＧＢＴ素子が形成された半導体基板１０に、ＦＷＤ素子専用のセンス素子５２を備える点を特徴とする。それ以外の構成については、周知の構造を適用することができる。先ず、メイン領域３０について説明する。

本実施形態においては、半導体基板１０として、例えば不純物濃度が１×１０^１４ｃｍ^−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板（ＦＺウエハ）を採用している。この半導体基板１０におけるメイン領域３０の部分が、ＩＧＢＴ素子３１のドリフト層及びＦＷＤ素子３２（ｐｎ接合ダイオード）のカソードとして機能する。そして、メイン領域３０における半導体基板１０の第１主面側表層に、ｐ導電型（ｐ）のベース領域１１が選択的に形成されている。

ベース領域１１は、ＩＧＢＴ素子３１のチャネル形成領域及びＦＷＤ素子３２のアノード領域として機能する。このベース領域１１には、半導体基板１０の第１主面よりベース領域１１を貫通し、底面が半導体基板１０に達するトレンチが選択的に形成され、トレンチ底面及び側面上に形成されたゲート絶縁膜（図示略）を介してトレンチ内に例えば不純物濃度が１×１０^２０ｃｍ^−３程度のポリシリコンが充填されて、ゲート電極１２が構成されている。

また、ベース領域１１には、ゲート電極１２（トレンチ）の側面部位に隣接して、第１主面側表層にｎ導電型（ｎ＋）のエミッタ領域１３が選択的に形成されている。本実施形態において、エミッタ領域１３は、厚さ０．５μｍ程度、不純物濃度が１×１０^１９ｃｍ^−３程度となっている。そして、エミッタ領域１３は、例えばアルミニウム系材料を用いて構成されたエミッタ電極（図示略）と電気的に接続されている。

また、エミッタ領域１３は、ゲート電極１２（トレンチ）によって区画された複数のベース領域１１のうち、互いに隣接するベース領域１１の一方のみに形成されている。これにより、ベース領域１１が、エミッタ領域１３を含みつつエミッタ電極と電気的に接続される複数の第１領域１１ａと、エミッタ領域１３を含まない複数の第２領域１１ｂとに区画されている。すなわち、第１領域１１ａと第２領域１１ｂが交互に配設されている。そして、複数の第２領域１１ｂのうち、少なくとも一部の第２領域１１ｂのみがエミッタ電極と電気的に接続されている。また、ベース領域１１のうち、エミッタ電極と電気的に接続される領域（第１領域１１ａの全てと、第２領域１１ｂの少なくとも一部）には、第１主面側表層に、厚さ０．８μｍ程度、濃度が１×１０^１９ｃｍ^−３程度でｐ導電型（ｐ＋）のコンタクト領域（図示略）が選択的に形成されている。

メイン領域３０における半導体基板１０の第２主面側表層には、ｐ導電型（ｐ＋）のコレクタ層１４が選択的に形成されている。本実施形態において、コレクタ層１４は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。また、半導体基板１０の第２主面側表層には、コレクタ層１４の形成範囲を除いて、ｎ導電型（ｎ＋）のカソード層１５が選択的に形成されている。本実施形態において、カソード層１５は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。そして、コレクタ層１４及びカソード層１５は、例えばアルミニウム系材料を用いて構成されたコレクタ電極（図示略）と電気的に接続されている。

また、本実施形態においては、図２に示すように、半導体基板１０とコレクタ層１４及びカソード層１５との間に、ｎ導電型（ｎ）のフィールドストップ層１６が形成されている。このようにトレンチゲート構造のＩＧＢＴ素子として、空乏層を止めるフィールドストップ層１６を備えたＩＧＢＴ素子を採用すると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０（半導体装置１）の厚さを薄くすることができる。これにより、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。なお、図２に示すベース領域１１の表面（半導体基板１０の第１主面）からコレクタ層１４の表面（半導体基板１０の第２主面）までの厚さは、１３０μｍ程度となっている。

このように半導体基板１０のメイン領域３０では、ＩＧＢＴ素子３１とＦＷＤ素子３２が一体的に構成されている。すなわち、ＦＷＤ素子３２のアノード電極とＩＧＢＴ素子３１のエミッタ電極が共通、ＦＷＤ素子３２のカソード電極とＩＧＢＴ素子３１のコレクタ電極とが共通となっている。次に、センス領域５０について説明する。

半導体基板１０におけるメイン領域３０の形成領域とは異なる領域には、メイン領域３０よりも主面の大きさが小さい範囲でセンス領域５０が構成されている。このセンス領域５０には、ＩＧＢＴ素子３１と同様に構成され、ＩＧＢＴ素子３１に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子５１が形成されている。また、ＦＷＤ素子３２と同様に構成され、ＦＷＤ素子３２に流れる電流に比例した電流が流れるＦＷＤ専用センス素子５２が形成されている。具体的には、ＩＧＢＴ専用センス素子５１の面積が、ＩＧＢＴ素子３１の面積の１／１０００程度となっており、ＦＷＤ専用センス素子５２の面積が、ＦＷＤ素子３２の面積の１／１０００程度となっている。

詳しくは、センス領域５０における半導体基板１０の第１主面側表層に、ｐ導電型（ｐ）のベース領域１７が選択的に形成されている。このベース領域１７は、ＩＧＢＴ専用センス素子５１のチャネル形成領域として機能する。このベース領域１７には、半導体基板１０の第１主面よりベース領域１７を貫通し、底面が半導体基板１０に達するトレンチが選択的に形成され、トレンチ底面及び側面上に形成されたゲート絶縁膜（図示略）を介してトレンチ内に例えば不純物濃度が１×１０^２０ｃｍ^−３程度のポリシリコンが充填されて、ゲート電極１８が構成されている。

また、ベース領域１７には、ゲート電極１８（トレンチ）の側面部位に隣接して、第１主面側表層にｎ導電型（ｎ＋）のエミッタ領域１９が選択的に形成されている。本実施形態において、エミッタ領域１３は、厚さ０．５μｍ程度、不純物濃度が１×１０^１９ｃｍ^−３程度となっている。そして、エミッタ領域１３は、例えばアルミニウム系材料を用いて構成されたエミッタ電極（図示略）と電気的に接続されている。

また、センス領域５０における半導体基板１０の第１主面側表層には、ベース領域１７とは離れてｐ導電型（ｐ）のアノード領域２０が選択的に形成されている。このアノード領域２０は、ＦＷＤ専用センス素子５２のアノードとして機能する。なお、アノード領域２０には、第１主面側表層に、厚さ０．８μｍ程度、濃度が１×１０^１９ｃｍ^−３程度でｐ導電型（ｐ＋）のコンタクト領域（図示略）が選択的に形成されている。

センス領域５０における半導体基板１０の第２主面側表層には、ベース領域１７の直下領域を含んでｐ導電型（ｐ＋）のコレクタ層２１が選択的に形成されている。本実施形態において、コレクタ層２１は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。また、半導体基板１０の第２主面側表層には、コレクタ層２１の形成範囲を除く領域であって、アノード領域２０の直下にｎ導電型（ｎ＋）のカソード層２２が選択的に形成されている。本実施形態において、カソード層２２は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。そして、コレクタ層２１及びカソード層２２は、メイン領域３０におけるコレクタ層１４及びカソード層１５と共通のコレクタ電極（図示略）と、電気的に接続されている。

このように本実施形態においては、半導体基板１０におけるセンス領域５０に、ＩＧＢＴ専用センス素子５１とＦＷＤ専用センス素子５２がそれぞれ別個に（独立して）形成されている。

なお、カソード層２２は、半導体基板１０の厚さ方向に垂直な方向において、ＩＧＢＴ素子３１のベース領域１１、及び、ＩＧＢＴ専用センス素子５１のベース領域１７と、それぞれ間をあけて形成されることが好ましい。本実施形態においては、メイン領域３０におけるＩＧＢＴ素子３１のベース領域１１からカソード層２２までの長さが、半導体基板１０の厚さ以上となるようにＦＷＤ専用センス素子５２が形成されている。また、半導体基板１０の厚さ方向に垂直な方向において、ベース領域１７からカソード層２２までの長さＤ１が、半導体基板１０の厚さ以上の長さとなるようにＦＷＤ専用センス素子５２が形成されている。そして、半導体基板１０の第１主面側表層であって、ベース領域１７とアノード領域２０との間には、耐圧向上を目的として、ｐ導電型（ｐ）のウェル領域２３が形成されている。また、コレクタ層２１が、ウェル領域２３の直下、及び、カソード層２２との境界（半導体基板１０の厚さ方向に垂直な方向において、アノード領域２０との境界）まで延設されている。

また、図２に示すように、半導体基板１０の周辺領域（縁部近傍）には、メイン領域３０及びセンス領域５０を取り囲んで、第１主面側表層に電界集中抑制部としてｐ導電型（ｐ）のガードリング２４が形成されている。また、図１に示す符号９０はゲート電極１２に駆動信号を入力するためのゲートパッド、符号９１はエミッタセンス用のパッド、符号９２はＩＧＢＴ専用センス素子５１のエミッタ領域１９と接続されたＩＧＢＴセンス用パッド、符号９３はＦＷＤ専用センス素子５２のアノード領域２０と接続されたＦＷＤセンス用パッドである。

次に、このように構成される半導体装置１を用いたゲート駆動信号のフィードバック回路について説明する。図３は、本実施形態に係る半導体装置が適用されるフィードバック回路の一例を示す図である。図４は、センス抵抗の両端の電位差Ｖｓ、ダイオード電流検知閾値Ｖｔｈ１、過電流検知閾値Ｖｔｈ２、及びフィードバック部の出力の関係を示した図である。なお、このようなフィードバック回路は、インバータ回路の一部（上下アームの一方）として構成されており、本出願人による特願２００７−２２９９５９号に記載されたもの（半導体装置）と同じであるので、本実施形態における詳細な説明は割愛する。なお、図３においては、一例として、センス抵抗がＩＧＢＴ専用センス素子５１とＦＷＤ専用センス素子５２とで兼用とされる例を示している。

図３に示すように、フィードバック回路は、上述した半導体装置１と、ＡＮＤ回路１１０と、センス抵抗１１１と、フィードバック部１１２とを有している。

ＡＮＤ回路１１０は、入力される全ての信号がＨｉレベルのとき、Ｈｉレベルの信号を出力するロジック回路である。このＡＮＤ回路１１０には、半導体装置１（ＩＧＢＴ素子３１及びＩＧＢＴ専用センス素子５１）を駆動するための外部からのＰＷＭゲート信号（駆動信号に相当）とフィードバック部１１２の出力とが入力されるようになっている。なお、ＰＷＭゲート信号は外部のＰＷＭ信号発生回路等で生成され、ＡＮＤ回路１１０の入力端子に入力されるようになっている。

このＡＮＤ回路１１０は、ゲート抵抗１１３を介して半導体装置１におけるゲートパッド９０と電気的に接続されている。そして、ＩＧＢＴ素子３１とＩＧＢＴ専用センス素子５１におけるゲート電圧の制御は、ゲート抵抗１１３を介してＡＮＤ回路１１０から供給されるＰＷＭゲート信号によって行われるようになっている。例えば、ＡＮＤ回路１１０の通過を許可されたＰＷＭゲート信号がＨｉレベルの信号であればＩＧＢＴ素子３１をオンして駆動することができ、ＰＷＭゲート信号がＬｏｗレベルの信号であればＩＧＢＴ素子３１をオフして駆動を停止させることができる。また、ＰＷＭゲート信号がＡＮＤ回路１１０の通過を停止された場合には、ＩＧＢＴ素子３１及びＩＧＢＴ専用センス素子５１は駆動されない。

また、ＩＧＢＴ素子３１のコレクタには図示しない負荷や電源等が接続され、ＩＧＢＴ素子３１のコレクタ−エミッタ間にメイン電流が流れるようになっている。また、ＩＧＢＴ専用センス素子５１のコレクタは、ＩＧＢＴ素子３１のコレクタと共通化されており、ＩＧＢＴ専用センス素子５１のエミッタ領域１９は、ＩＧＢＴ専用センス素子５１のパッド９２を介してセンス抵抗１１１の一端に接続されている。センス抵抗１１１の他端は、エミッタセンス用のパッド９１を介してＩＧＢＴ素子３１のエミッタ領域１３に接続されている。これにより、ＩＧＢＴ専用センス素子５１のエミッタ領域１９から流れる電流検出用のセンス電流、すなわちＩＧＢＴ素子３１に流れるメイン電流に比例する電流がセンス抵抗１１１を流れ、センス抵抗１１１の両端の電位差Ｖｓがフィードバック部１１２にフィードバックされるようになっている。

フィードバック部１１２は、例えばオペアンプ等の回路が組み合わされて構成されるものであり、ＦＷＤ素子３２に電流が流れているか否か、ＩＧＢＴ素子３１に過剰電流が流れているか否かを判定し、判定結果にしたがってＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を許可又は停止させるものである。このため、フィードバック部１１２は、ＦＷＤ素子３２に電流が流れていることを判定するために用いるダイオード電流検知閾値Ｖｔｈ１と、ＩＧＢＴ素子３１に過剰電流が流れていることを判定するためにも用いる過電流検知閾値Ｖｔｈ２とを有している。なお、本実施形態においては、Ｖｔｈ１，Ｖｔｈ２が電圧値となっている。

なお、ＩＧＢＴ素子３１が正常に駆動される場合（ＦＷＤ素子３２に電流が流れない場合）、ＩＧＢＴ専用センス素子５１からセンス抵抗１１１に電流が流れる。これにより、ＩＧＢＴ素子３１のエミッタ領域１３の電位を基準とすると、センス抵抗１１１の両端の電位差Ｖｓは正の値となる。逆に、ＦＷＤ素子３２に電流が流れる場合、センス抵抗１１１からＦＷＤ専用センス素子５２に電流が流れる。これにより、ＩＧＢＴ素子３１のエミッタ領域１３の電位を基準とすると、センス抵抗１１１の両端の電位差Ｖｓは負の値となる。したがって、ＦＷＤ素子３２に電流が流れていることを検出するためのダイオード電流検知閾値Ｖｔｈ１を負の値とする。また、ＩＧＢＴ素子３１に過剰電流が流れる場合、ＩＧＢＴ専用センス素子５１からセンス抵抗１１１に流れるセンス電流の値はより大きくなる、すなわち、センス抵抗１１１の両端の電位差Ｖｓが正の値でより大きくなるので、過電流検知閾値Ｖｔｈ２を正の値とする。

このようなフィードバック部１１２は、ＩＧＢＴ素子３１を駆動する場合、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を許可する出力をする一方、センス抵抗１１１の両端の電位差Ｖｓを入力し、図４に示すように、該電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さい場合、若しくは、該電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きい場合に、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を停止させる出力をする。

例えば通常時においては、ＰＷＭ信号発生回路等の外部回路にてＩＧＢＴ素子３１（及びＩＧＢＴ専用センス素子５１）を駆動するための駆動信号としてＰＷＭゲート信号が生成され、ＡＮＤ回路１１０に入力される。他方、ＦＷＤ素子３２はオフになっており、ＦＷＤ専用センス素子５２にも電流は流れない。このため、センス抵抗１１１のうち、ＩＧＢＴ専用センス素子５１のエミッタ領域１９（ＩＧＢＴセンス用パッド９２）に接続される一端側の電位がＩＧＢＴ素子３１のエミッタ領域１３（エミッタセンス用パッド９１）に接続される他端側よりも高くなり、センス抵抗１１１の両端の電位差Ｖｓは正の値となる。

したがって、図４に示すように、電位差Ｖｓは負のダイオード電流検知閾値Ｖｔｈ１よりも大きいため、フィードバック部１１２にてＦＷＤ素子３２に電流が流れていないと判定される。これにより、フォードバック部１１２の出力は、図４に示されるようにＨｉレベルとされ、ＡＮＤ回路１１０に入力される。そして、ＡＮＤ回路１１０にＨｉレベルのＰＷＭゲート信号及びフィードバック部１１２からの出力が入力されると、ＰＷＭゲート信号は、ＡＮＤ回路１１０の通過が許可され、ゲート抵抗１１３を介してＩＧＢＴ素子３１及びＩＧＢＴ専用センス素子５１のゲート電極１２，１８に入力され、ＩＧＢＴ素子３１及びＩＧＢＴ専用センス素子５１がオンする。こうして、ＩＧＢＴ素子３１及びＩＧＢＴ専用センス素子５１が駆動され、ＩＧＢＴ素子３１のコレクタ電極若しくはエミッタ電極に接続された図示しない負荷に電流が流れる。

ＦＷＤ素子３２に電流が流れる場合、センス抵抗１１１のうちＦＷＤ素子３２のアノード１１（エミッタセンス用パッド９１）に接続された一端側の電位が、ＦＷＤ専用センス素子５２のアノード領域２０（ＦＷＤセンス用パッド９３）に接続された他端側の電位よりも高くなる。すなわち、センス抵抗１１１の両端の電位差は負となる。

このため、図４に示すように、電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さくなった場合、フィードバック部１１２にてＦＷＤ素子３２に電流が流れていると判定される。これにより、フィードバック部１１２の出力は、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１１０に入力される。

したがって、ＡＮＤ回路１１０からＩＧＢＴ素子３１を駆動する信号が入力されないため、ＩＧＢＴ素子３１の駆動が停止される（ゲート信号がゼロとなる）。すなわち、ＦＷＤ素子３２の順方向動作時にＩＧＢＴ素子３１が動作しない。

また、ＩＧＢＴ素子３１に過剰電流が流れる場合、ＩＧＢＴ専用センス素子５１からセンス抵抗１１１に流れるセンス電流も過剰電流に比例して大きくなる。これにより、センス抵抗１１１の両端の電位差Ｖｓは、ＩＧＢＴ素子３１が正常に動作する際の電位差Ｖｓよりも高くなる。

したがって、図４に示すように、電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きくなった場合、フィードバック部１１２にてＩＧＢＴ素子３１に過剰電流が流れていると判定される。これにより、フィードバック部１１２の出力は、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１１０に入力される。

したがって、ＡＮＤ回路１１０からＩＧＢＴ素子３１を駆動する信号が入力されないため、ＩＧＢＴ素子３１の駆動が停止される。すなわち、ＩＧＢＴ素子３１に流れる過剰電流によってＩＧＢＴ素子３１が破壊されるのを抑制することができる。

以上説明したように、本実施形態に係る半導体装置１では、半導体基板１０におけるセンス領域５０に、ＰＷＭゲート信号が入力されるゲート電極を有さない態様でＦＷＤ専用センス素子５２を設けている。このＦＷＤ専用センス素子５２は、順方向動作する際に、ＦＷＤ専用センス素子５２のアノード領域２０とカソード領域（半導体基板１０）とが同電位になろうとすることはなく、ゲート電位（ＰＷＭゲート信号）によってＦＷＤ専用センス素子５２が順方向動作しにくくなることはない。すなわち、ＦＷＤ専用センス素子５２には、ＦＷＤ素子３２に流れる電流に比例した電流が流れ易く（検出電圧を稼ぎやすく）なっている。したがって、このようなＦＷＤ専用センス素子５２を有する半導体装置１を適用することで、ＩＧＢＴ素子３１のゲート電極１２にＰＷＭゲート信号が入力されるか否かを、ＦＷＤ素子３２の動作に応じて、精度良く制御することが可能となる。すなわち、ＦＷＤ素子３２がＩＧＢＴ素子３１に内蔵された構成でありながら、ＦＷＤ素子３２の順方向損失の増加を効果的に抑制することができる。

また、本実施形態においては、ＦＷＤ専用センス素子５２を構成するカソード層２２が、半導体基板１０におけるセンス領域５０の領域内であって、半導体基板１０の厚さ方向に垂直な方向において、メイン領域３０におけるＩＧＢＴ素子３１のベース領域１１とは間をあけて形成されている。また、半導体基板１０の厚さ方向に垂直な方向において、ＩＧＢＴ専用センス素子５１のベース領域１７とも間をあけて形成されている。したがって、ＩＧＢＴ素子３１の動作（ＩＧＢＴ専用センス素子５１の動作）にともなって半導体基板１０に蓄積されたキャリア（ＩＧＢＴ素子３１やＩＧＢＴ専用センス素子５１を構成するコレクタ層１４，２１から注入されるホール）の少なくとも一部が、ＦＷＤ専用センス素子５２のカソード層２２に流れて、ＦＷＤ専用センス素子５２に誤動作が生じるのを抑制することができる。すなわち、ＦＷＤ専用センス素子５２を用いた電流検出を、ＦＷＤ素子３２の動作（ＦＷＤ素子３２に流れる電流）に応じたより正確なものとすることができる。

特に本実施形態においては、半導体基板１０の厚さ方向に垂直な方向において、ベース領域１１，１７とカソード層２２との間の距離を、半導体基板１０の厚さ以上としている。したがって、ＩＧＢＴ素子３１やＩＧＢＴ専用センス素子５１を構成するコレクタ層１４，２１から注入されるホールが、チャネル及びエミッタ領域１３，１９に流れ易く、カソード層２２に流れにくい構成となっている。これにより、ＦＷＤ専用センス素子５２による電流検出の精度をより高めることができる。

また、本実施形態においては、ＦＷＤ専用センス素子５２のカソード層２２を、アノード領域２０の直下に形成している。すなわち、アノード領域２０とカソード層２２との間の距離が最も短い構成となっている。したがって、ＦＷＤ専用センス素子５２の動作抵抗をより小さくし、電流を流れ易く（検出電圧を稼ぎやすく）して、ＦＷＤ専用センス素子５２による電流検出の精度をさらに高めることができる。

（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、第２実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。

第２実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

図５に示すように、本実施形態においては、ＦＷＤ専用センス素子５２が、第１主面よりアノード領域２０を貫通し、底面が半導体基板１０に達するトレンチ内に絶縁膜を介して導電材料が配置してなるダミーゲート電極２５を有している。このダミーゲート電極２５はメイン領域３０に形成されたＩＧＢＴ素子３１のゲート電極１２と同一の構成となっているものの接地されおり、ゲート電極１２とは電気的に独立している。また、ダミーゲート電極２５（トレンチ）の側面部位に隣接して、第１主面側表層にｎ導電型（ｎ＋）のダミーエミッタ領域２６が選択的に形成されている。このダミーエミッタ領域２６も、メイン領域３０に形成されたＩＧＢＴ素子３１のエミッタ領域１３と同一の構成となっているものの、該エミッタ領域１３とは電気的に独立している。

以上説明したように、本実施形態に係る半導体装置１では、ＦＷＤ専用センス素子５２の一部として、ゲート電極１２と同一構成でありながら、ゲート電極１２と電気的に接続されずに接地されたダミーゲート電極２５を有している。したがって、ゲート電極１２と同一構成のダミーゲート電極２５を有する構成でありながら、ＦＷＤ専用センス素子５２が順方向動作する際に、ＦＷＤ専用センス素子５２のアノード領域２０とカソード領域（半導体基板１０）とが同電位になろうとすることはなく、ゲート電位（ＰＷＭゲート信号）によってＦＷＤ専用センス素子５２が順方向動作しにくくなることはない。すなわち、ＦＷＤ専用センス素子５２には、ＦＷＤ素子３２に流れる電流に比例した電流が流れ易く（検出電圧を稼ぎやすく）なっている。したがって、このようなＦＷＤ専用センス素子５２を有する半導体装置１を適用しても、ＩＧＢＴ素子３１のゲート電極１２にＰＷＭゲート信号が入力されるか否かを、ＦＷＤ素子３２の動作に応じて、精度良く制御することが可能となる。すなわち、ＦＷＤ素子３２がＩＧＢＴ素子３１に内蔵された構成でありながら、ＦＷＤ素子３２の順方向損失の増加を効果的に抑制することができる。

また、本実施形態では、ダミーゲート電極２５及びダミーエミッタ領域２６を、ゲート電極１２及びエミッタ領域１３と同一の構成としている。したがって、ＦＷＤ専用センス素子５２の耐圧設計を、メイン領域３０におけＦＷＤ素子３２の同様に設計することができる。

なお、本実施形態においては、ＦＷＤ専用センス素子５２が、第１実施形態に示した構成に対し、接地されたダミーゲート電極２５とダミーエミッタ領域２６をさらに備える例を示した。しかしながら、例えば図６に示すように、ＦＷＤ専用センス素子５２が、接地されたダミーゲート電極２５のみをさらに備える構成（ダミーエミッタ領域２６のない構成）としても良い。図６は、変形例を示す断面図である。

（第３実施形態）
次に、本発明の第３実施形態を、図７に基づいて説明する。図７は、第３実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。

第３実施形態に係る半導体装置は、上述した実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上述した実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

上述した実施形態においては、センス領域５０において、ＩＧＢＴ専用センス素子５１を構成するベース領域１７と、ＦＷＤ専用センス素子５２を構成するアノード領域２０とが、互いに離間して形成される例を示した。

これに対し、本実施形態に係る半導体装置１では、例えば図７に示すように、センス領域５０において、半導体基板１０の第１主面側表層に選択的に形成された第２導電型のベース領域２７と、該ベース領域２７の中央部２７ａにおいて第１主面よりベース領域２７を貫通し、底面が半導体基板１０に達するトレンチに絶縁膜を介して導電材料が配置されたゲート電極１８と、ゲート電極１８（トレンチ）の側面部位に隣接し、ベース領域２７内の第１主面側表層に選択的に形成されたエミッタ領域１９と、半導体基板１０の第２主面側に選択的に形成されたコレクタ層２１とを備え、ＩＧＢＴ素子３１に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子５１が形成されている。

また、ベース領域２７のうち、ゲート電極１８が形成された中央部２７ａよりも外周側の周辺部２７ｂが、ＦＷＤ専用センス素子５２のアノード領域（第１実施形態に示すアノード領域２０に相当）となっている。そして、ＦＷＤ専用センス素子５２のカソード層２２は、半導体基板１０の厚さ方向に垂直な方向において、ベース領域２７に対して少なくとも間をあけて、好ましくは半導体基板１０の厚さ以上の間隔をもって形成されている。

以上説明したように、本実施形態に係る半導体装置１では、ベース領域２７のうち、中央部２７ａが実質的にＩＧＢＴ専用センス素子５１のベース領域としての機能を果たし、周辺部２７ｂがＦＷＤ専用センス素子５２のアノード領域としての機能を果たすようになっている。換言すれば、ＩＧＢＴ専用センス素子５１のベース領域とＦＷＤ専用センス素子５２のアノード領域とが一体的に形成されている。また、カソード層２２が、ベース領域２７とは間をあけて形成されている。したがって、上述した各実施形態に示す半導体装置１と同様の作用効果を発揮しつつ、半導体基板１０の厚さ方向に垂直な方向において、上述した各実施形態に示す半導体装置１よりも体格を小型化することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、半導体装置１がフィールドストップ層１６を備える例を示した。しかしながら、ＩＧＢＴ素子３１（ＩＧＢＴ専用センス素子５１）として、パンチスルー型やノンパンチスルー型のＩＧＢＴ素子を採用することもできる。

また、本実施形態においては、特許請求の範囲に記載の第１導電型をｎ導電型、第２導電型をｐ導電型とする例（ｎチャネルのＩＧＢＴ素子３１を有する構成の例）を示した。しかしながら、第１導電型をｐ導電型、第２導電型をｎ導電型（ｐチャネルのＩＧＢＴ素子３１を有する構成）としても良い。

本実施形態においては、フィードバック回路において、ＩＧＢＴ専用センス素子５１とＦＷＤ専用センス素子５２とで、一端側にそれぞれ接続されるセンス抵抗１１１が共通化される例を示した。しかしながら、ＩＧＢＴ専用センス素子５１とＦＷＤ専用センス素子５２とでセンス抵抗を分けた構成としても良い。

本実施形態においては、センス抵抗１１１が、ＩＧＢＴ専用センス素子５１のエミッタ側、及び、ＦＷＤ専用センス素子５２のアノード側に接続される例を示した。しかしながら、ＩＧＢＴ専用センス素子５１のコレクタ側にセンス抵抗が接続され、ＦＷＤ専用センス素子５２のカソード側にセンス抵抗が接続された構成も可能である。

本実施形態においては、半導体装置１が、センス素子として、ＩＧＢＴ専用センス素子５１とＦＷＤ専用センス素子５２を有する例を示した。しかしながら、半導体装置１は、センス素子として少なくともＦＷＤ専用センス素子５２を有していれば良い。

本実施形態においては、ＦＷＤ専用センス素子５２として、カソード層２２を有する例を示した。しかしながら、メイン領域３０に形成されたＦＷＤ素子３２のカソード層１５が、ＦＷＤ専用センス素子５２のカソード層とされた（カソード層が共通化された）構成としても良い。このような構成としても、ＦＷＤ専用センス素子５２のカソード層（カソード層１５）を、ＩＧＢＴ専用センス素子５１のベース領域１７（又はベース領域２７）と間をあけて形成することができる。特に、第３実施形態に示した半導体装置１のように、ＩＧＢＴ専用センス素子５１のベース領域とＦＷＤ専用センス素子５２のアノード領域とがベース領域２７として一体的に形成される構成においては、ベース領域２７とは間をあけて形成されるカソード層として、ＦＷＤ素子３２のカソード層１５を採用することが考えられる。しかしながら、カソード層１５は、ＩＧＢＴ素子３１を構成するコレクタ層１４と隣接しているので、好ましくは、上述したように、ＦＷＤ素子３２のカソード層１５とは別にＦＷＤ専用センス素子５２のカソード層２２を設けると良い。

本実施形態においては、ＩＧＢＴ専用センス素子５１のエミッタ領域１９と接続されたＩＧＢＴセンス用パッド９２と、ＦＷＤ専用センス素子５２のアノード領域２０と接続されたＦＷＤセンス用パッド９３が、それぞれ別個に設けられる例を示した。しかしながら、例えば図８に示すように、ＩＧＢＴセンス用パッド９２とＦＷＤセンス用パッド９３が１つのセンス用パッド９４として共通化された構成としても良い。図８は、その他変形例を示す平面図である。

第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 半導体装置が適用されるフィードバック回路の一例を示す図である。 センス抵抗の両端の電位差Ｖｓ、ダイオード電流検知閾値Ｖｔｈ１、過電流検知閾値Ｖｔｈ２、及びフィードバック部の出力の関係を示した図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 変形例を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 その他変形例を示す平面図である。

符号の説明

１・・・半導体装置
１０・・・半導体基板
１１・・・ベース領域
１２・・・ゲート電極
１４・・・コレクタ層（コレクタ領域）
１５・・・カソード層（カソード領域）
２０・・・アノード領域
２２・・・カソード層（カソード領域）
３０・・・メイン領域
３１・・・ＩＧＢＴ素子
３２・・・ＦＷＤ素子（転流ダイオード素子）
５０・・・センス領域
５１・・・ＩＧＢＴ専用センス素子
５２・・・ＦＷＤ専用センス素子（ダイオード専用センス素子）

Claims (8)

1. 第１主面及び第２主面を有する第１導電型の半導体基板が、メイン領域と該メイン領域よりも前記主面の大きさが小さいセンス領域とを備え、前記メイン領域において、ゲート電極に入力される駆動信号によって駆動されるＩＧＢＴ素子に転流ダイオード素子が内蔵された半導体装置であって、
   前記転流ダイオード素子は、前記半導体基板の第１主面側表層に選択的に形成された前記ＩＧＢＴ素子を構成する第２導電型のベース領域と、前記半導体基板と、前記半導体基板の第２主面側表層において、前記ＩＧＢＴ素子を構成する第２導電型のコレクタ領域の形成領域を除く領域に形成された第１導電型のカソード領域とを備え、
   前記センス領域には、前記半導体基板の第１主面側表層に選択的に形成された第２導電型のアノード領域と、前記半導体基板とを備え、前記転流ダイオード素子に流れる電流に比例した電流が流れるダイオード専用センス素子が形成されていることを特徴とする半導体装置。
2. 前記ダイオード専用センス素子は、前記センス領域において、前記半導体基板の第２主面側表層に選択的に形成された第１導電型のカソード領域を備え、
   前記カソード領域は、前記半導体基板の厚さ方向に垂直な方向において、前記ベース領域とは間をあけて形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ダイオード専用センス素子のカソード領域は、前記アノード領域の直下に形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記転流ダイオード素子のカソード領域が、前記ダイオード専用センス素子のカソード領域とされていることを特徴とする請求項１に記載の半導体装置。
5. 前記ゲート電極は、前記第１主面より前記ベース領域を貫通し、底面が前記半導体基板に達するトレンチに、絶縁膜を介して導電材料が配置されてなり、
   前記ダイオード専用センス素子は、前記第１主面より前記アノード領域を貫通し、底面が前記半導体基板に達するトレンチ内に絶縁膜を介して導電材料が配置され、接地されたダミーゲート電極をさらに備えることを特徴とする請求項２〜４いずれか１項に記載の半導体装置。
6. 前記センス領域には、前記半導体基板の第１主面側表層に選択的に形成された第２導電型のベース領域と、前記第１主面より前記ベース領域を貫通し、底面が前記半導体基板に達するトレンチに絶縁膜を介して導電材料が配置されたゲート電極と、前記トレンチの側面部位に隣接し、前記ベース領域内の第１主面側表層に選択的に形成された第１導電型のエミッタ領域と、前記半導体基板の第２主面側に選択的に形成された第２導電型のコレクタ領域とを備え、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子が形成されていることを特徴とする請求項２〜５いずれか１項に記載の半導体装置。
7. 前記ダイオード専用センス素子のカソード領域は、前記半導体基板の厚さ方向に垂直な方向において、前記ＩＧＢＴ専用センス素子のベース領域とは間をあけて形成されていることを特徴とする請求項６に記載の半導体装置。
8. 前記センス領域には、前記半導体基板の第１主面側表層に選択的に形成された第２導電型のベース領域と、該ベース領域の中央部において前記第１主面より前記ベース領域を貫通し、底面が前記半導体基板に達するトレンチに絶縁膜を介して導電材料が配置されたゲート電極と、前記トレンチの側面部位に隣接し、前記ベース領域内の第１主面側表層に選択的に形成された第１導電型のエミッタ領域と、前記半導体基板の第２主面側に選択的に形成された第２導電型のコレクタ領域とを備え、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子が形成され、
   前記ベース領域における前記中央部よりも外周側の周辺部が、前記ダイオード専用センス素子のアノード領域とされ、前記ダイオード専用センス素子のカソード領域は、前記半導体基板の厚さ方向に垂直な方向において、前記ベース領域とは間をあけて形成されていることを特徴とする請求項２又は請求項４に記載の半導体装置。

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