JP2023074722A - 半導体装置および電力変換装置 - Google Patents

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Abstract

【課題】双方向に電流を流す半導体装置であってかつ電流を精度よく検知できる半導体装置を提供する。【解決手段】半導体装置は、トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、第１電極と、第２電極と、電流センス用の第３電極と、電流センス用の第４電極と、を備え、半導体基体はトランジスタが形成されたトランジスタ領域と、ダイオードが形成されたダイオード領域と、トランジスタ領域およびダイオード領域の間に設けられた分離領域と、を有し、第１電極はトランジスタ領域の第１主面上およびダイオード領域の第１主面上に設けられており、第２電極はトランジスタ領域の第２主面上およびダイオード領域の第２主面上に設けられており、第３電極はトランジスタ領域の第１主面上に第１電極と離間して設けられており、第４電極は半導体基体のダイオード領域の第１主面上に第１電極と離間して設けられている。【選択図】図１

Description

本開示は半導体装置および電力変換装置に関する。
特許文献１において、双方向に電流を流すことができる半導体装置であるＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
特開２００９－９９６９０号公報
従来のＲＣ－ＩＧＢＴでは、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）素子はゲート信号の有無で順電流－順電圧特性が変化するのに対し、ＦＷＤセンス素子はゲート信号の有無で順電流－順電圧特性がさほど変化しないことから、電流を精度よく検知することが難しかった。
本開示は上記のような問題点を解決するためのものであり、双方向に電流を流す半導体装置であってかつ電流を精度よく検知できる半導体装置を提供することを目的とする。
本開示の半導体装置は、その一態様において、トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、第１電極と、第２電極と、電流センス用の第３電極と、電流センス用の第４電極と、第１ゲート電極と、を備え、半導体基体は、一方主面および他方主面としての第１主面および第２主面と、トランジスタが形成されたトランジスタ領域と、ダイオードが形成されたダイオード領域と、トランジスタ領域およびダイオード領域の間に設けられた分離領域と、を有し、トランジスタ領域は、第１導電型の第１半導体層と、第１半導体層の第２主面側に設けられ第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第８半導体層と、第８半導体層の第２主面側に設けられた第２導電型の第２半導体層と、第１半導体層の第１主面側に設けられた第２導電型の第３半導体層と、第３半導体層の第１主面側に選択的に設けられた第１導電型の第４半導体層と、を備え、ダイオード領域は、第１半導体層と、第１半導体層の第２主面側に設けられた第８半導体層と、第８半導体層の第２主面側に設けられ第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第５半導体層と、第１半導体層の第１主面側に設けられた第２導電型の第６半導体層と、を備え、第１電極はトランジスタ領域の第１主面上およびダイオード領域の第１主面上に設けられており、第２電極はトランジスタ領域の第２主面上およびダイオード領域の第２主面上に設けられており、第３電極は半導体基体のトランジスタ領域の第１主面上に第１電極と離間して設けられており、第４電極は半導体基体のダイオード領域の第１主面上に第１電極と離間して設けられており、トランジスタ領域において、第３半導体層と第４半導体層とは第１主面において第１電極と電気的に接続されており、トランジスタ領域において、第３半導体層と第４半導体層とは第１主面において第３電極と電気的に接続されており、トランジスタ領域において、第２半導体層は第２主面において第２電極と電気的に接続されており、トランジスタ領域において、第１ゲート電極は第１絶縁膜を介して第１半導体層および第３半導体層および第４半導体層と対向しており、ダイオード領域において、第６半導体層は第１主面において第１電極と電気的に接続されており、ダイオード領域において、第６半導体層は第１主面において第４電極と電気的に接続されており、ダイオード領域において、第５半導体層は第２主面において第２電極と電気的に接続されている、半導体装置である。
本開示により、双方向に電流を流す半導体装置であってかつ電流を精度よく検知できる半導体装置が提供される。
実施の形態１の半導体装置の概略構成を示す平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１のフィードバック回路を示す図である。 実施の形態１のフィードバック回路を示す図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の概略構成を示す平面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の動作モードを示す図である。 実施の形態３の半導体装置の変形例の概略構成を示す平面図である。 実施の形態３の半導体装置の変形例の断面図である。 実施の形態３の半導体装置の半導体基体の第１主面の平面概略図である。 実施の形態３の半導体装置の半導体基体の第１主面の平面概略図である。 実施の形態３の半導体装置の半導体基体の第１主面近傍を示す断面図である。 実施の形態４の電力変換装置を適用した電力変換システムの構成を示すブロック図である。 実施の形態１の半導体装置の断面図である。
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は実施の形態１の半導体装置１ａの概略構成を示す平面図である。
図２は、図１のＩ－Ｉ線における断面図である。
半導体装置１ａは、ＲＣ－ＩＧＢＴとして機能する半導体装置である。
半導体装置１ａは、例えば、モータ制御用インバータモジュールに使われるパワースイッチング素子として用いられる。
半導体装置１ａは、半導体基体１００、電極１９、電極２０、電極２２、電極２３、および絶縁膜２１を備える。
電極１９、電極２０、電極２２、および電極２３は例えばアルミニウム系材料を用いて形成される。
図１に示されるように、半導体基体１００は、ＩＧＢＴが形成されたＩＧＢＴ領域４１と、ダイオードが形成されたダイオード領域４２と、ＩＧＢＴ領域４１とダイオード領域４２との間に設けられた分離領域４０と、パッド領域３と、終端領域２と、を有する。
図２に示されるように、半導体基体１００は、一方主面および他方主面としての第１主面１００ａおよび第２主面１００ｂを有する。半導体基体１００の厚さ、つまり第１主面１００ａと第２主面１００ｂの距離、は例えば１２０μｍ程度である。
ＩＧＢＴ領域４１とダイオード領域４２とは分離領域４０により分離されている。
ＩＧＢＴ領域４１はＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１とを有する。
ダイオード領域４２はダイオードメイン領域３２とダイオードセンス領域５２とを有する。
パッド領域３において、半導体基体１００の第１主面１００ａ上には、ゲートパッド３ａが設けられている。ゲートパッド３ａは、例えばアルミニウム系材料を用いて構成される。ゲートパッド３ａは、電極１９および電極２２とは電気的に分離されている。また、ゲートパッド３ａは、後述するゲート電極１２と電気的に接続されており、当該ゲートパッドへ外部から駆動信号を入力することで、ＩＧＢＴ領域４１に設けられたＩＧＢＴを制御できる。
終端領域２は、半導体基体１００の外周部分に設けられた領域である。終端領域２は、ＩＧＢＴ領域４１、ダイオード領域４２、分離領域４０、およびパッド領域３を合わせた領域を囲うように設けられている。終端領域２においては、半導体基体１００の第１主面１００ａ側表層部分に、電界集中を抑制するための終端構造が設けられている。
半導体装置１ａは、例えば、不純物濃度が１×１０１４ｃｍ－３程度のｎ―型の単結晶バルクシリコン基板を用いて製造される。当該単結晶バルクシリコン基板は、例えば、ＦＺ（ｆｌｏａｔｉｎｇ ｚｏｎｅ，フローティングゾーン）法を用いて製造されたものである。当該単結晶バルクシリコン基板は半導体基体１００と対応する。
＜Ａ－１－１．ＩＧＢＴ領域の構造＞
ＩＧＢＴ領域４１は、ＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１を有する。ＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１とは互いに隣接している。ＩＧＢＴセンス領域５１は例えば、平面視においてＩＧＢＴメイン領域３１に取り囲まれている。
ＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１とは電極２０を共有している。一方、ＩＧＢＴメイン領域３１の第１主面１００ａ上に設けられた電極１９とＩＧＢＴセンス領域５１の第１主面１００ａ上に設けられた電極２２とは互いに離間して設けられている。
ＩＧＢＴセンス領域５１は、ＩＧＢＴメイン領域３１と比べ、平面視における面積が小さい。平面視でのＩＧＢＴセンス領域５１の面積は、ＩＧＢＴメイン領域３１の面積の例えば１／３０００以上１／３００以下であり、例えば１／１０００程度である。
ＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１とは、平面視におけるサイズが違うことを除けば同様の構造を有する。以下、ＩＧＢＴメイン領域３１とＩＧＢＴセンス領域５１との構造を合わせて、ＩＧＢＴ領域４１の構造として説明する。
半導体基体１００は、ＩＧＢＴ領域４１において、ｎ－型のドリフト層１０、ｎ型のバッファ層１６、ｐ＋型のコレクタ層１４、ｐ型のベース層１１、およびｎ＋型のエミッタ層１３を備える。
ベース層１１はドリフト層１０の第１主面１００ａ側に設けられている。
エミッタ層１３はベース層１１の第１主面１００ａ側に選択的に設けられている。
半導体基体１００には、第１主面１００ａからエミッタ層１３およびベース層１１を貫通しドリフト層１０に達するトレンチ１７が設けられている。トレンチ１７内には、トレンチ１７の底面および側面に設けられたゲート絶縁膜１８を介してゲート電極１２が設けられている。ゲート電極１２は、例えば、不純物濃度が１×１０２０ｃｍ－３程度のポリシリコンを用いて形成される。トレンチ１７は、例えば面内の一方向に延在するように設けられる。
ゲート電極１２は、ゲート絶縁膜１８を介して、エミッタ層１３、ベース層１１、およびドリフト層１０と対向している。
ＩＧＢＴ領域４１において、ベース層１１は、ベース層１１ａと、ベース層１１ｂを備える。
ベース層１１ａは、トレンチ１７によってベース層１１が区画され形成された複数のメサ形状のうち、第１主面１００ａ側の表層においてエミッタ層１３が選択的に形成されているメサ形状の部分である。ベース層１１ｂは、トレンチ１７によってベース層１１が区画され形成された複数のメサ形状のうち、第１主面１００ａ側の表層にエミッタ層１３が形成されていないメサ形状の部分である。ベース層１１ａとベース層１１ｂとは、例えば、トレンチ１７の延在する方向と交差する方向に交互に配置されている。
本実施の形態においては、エミッタ層１３の厚さは例えば０．５μｍ程度であり、エミッタ層１３の不純物濃度は例えば３×１０１９ｃｍ－３程度である。
ＩＧＢＴメイン領域３１において、電極１９は第１主面１００ａ上に設けられている。
ＩＧＢＴセンス領域５１において、電極２２は第１主面１００ａ上に設けられている。
ＩＧＢＴメイン領域３１およびＩＧＢＴセンス領域５１において、電極２０は第２主面１００ｂ上に設けられている。
エミッタ層１３とベース層１１ａは、第１主面１００ａにおいて電極１９と電気的に接続されている。電極１９はＩＧＢＴ領域４１に形成されたＩＧＢＴ素子のエミッタ電極として機能する。
ベース層１１ａのうちゲート電極１２と対向する領域は、ＩＧＢＴ領域４１に形成されたＩＧＢＴ素子のチャネル領域として機能する。
ベース層１１ｂの第１主面１００ａ側表面の大部分は絶縁膜２１により被覆されている。ベース層１１ｂの第１主面１００ａ側表面のうち絶縁膜２１により被覆されていない一部のみが電極１９に接続されている。ベース層１１ｂと電極１９とが接続されている部分の面積は小さく、当該ベース層１１ｂと電極１９とが接続されている部分を通る経路の電気抵抗は大きい。ベース層１１ｂと電極１９とが電気的に接続されている領域の図示は省略されている。
バッファ層１６はドリフト層１０の第２主面１００ｂ側に設けられている。
バッファ層１６はドリフト層１０とベース層１１の境界のｐｎ接合から広がる空乏層の広がりを抑えるためのものである。
コレクタ層１４はバッファ層１６の第２主面１００ｂ側に設けられている。コレクタ層１４の厚さは例えば０．５μｍ程度であり、コレクタ層１４の不純物濃度は例えば１×１０１８ｃｍ－３程度である。
ＩＧＢＴメイン領域３１において、ベース層１１ａおよびエミッタ層１３は第１主面１００ａにおいて電極１９と電気的に接続されている。
ＩＧＢＴセンス領域５１において、ベース層１１ａおよびエミッタ層１３は第１主面１００ａにおいて電極２２と電気的に接続されている。
ＩＧＢＴメイン領域３１およびＩＧＢＴセンス領域５１において、コレクタ層１４は第２主面１００ｂにおいて電極２０と電気的に接続されている。
＜Ａ－１－２．ダイオード領域＞
ダイオード領域４２は、ダイオードメイン領域３２とダイオードセンス領域５２を有する。ダイオードメイン領域３２とダイオードセンス領域５２とは互いに隣接している。ダイオードセンス領域５２は例えば、平面視においてダイオードメイン領域３２に取り囲まれている。
ダイオードメイン領域３２とダイオードセンス領域５２とは電極２０を共有している。一方、ダイオードメイン領域３２の第１主面１００ａ上に設けられた電極１９とダイオードセンス領域５２の第１主面１００ａ上に設けられた電極２３とは互いに離間して設けられている。
ダイオードセンス領域５２は、ダイオードメイン領域３２と比べ、平面視における面積が小さい。平面視でのダイオードセンス領域５２の面積は、ダイオードメイン領域３２の面積の例えば１／３０００以上１／３００以下であり、例えば１／１０００程度である。
ダイオードメイン領域３２とダイオードセンス領域５２とは、平面視におけるサイズが違うことを除けば同様の構造を有する。以下、ダイオードメイン領域３２とダイオードセンス領域５２との構造を合わせて、ダイオード領域４２の構造として説明する。
半導体基体１００は、ダイオード領域４２において、ｎ－型のドリフト層１０、ｎ型のバッファ層１６、ｎ＋型のカソード層１５、およびｐ型のベース層１１を備える。
ベース層１１は、ダイオード領域４２において、アノード層１１ｃを有する。アノード層１１ｃはＩＧＢＴ領域４１におけるベース層１１ｂと同様の構造を有する。
ダイオード領域４２におけるドリフト層１０はＩＧＢＴ領域４１におけるドリフト層１０および分離領域４０におけるドリフト層１０と繋がっており一体である。
ダイオード領域４２において、バッファ層１６はドリフト層１０の第２主面１００ｂ側に設けられている。
ダイオード領域４２において、カソード層１５はバッファ層１６の第２主面１００ｂ側に設けられている。カソード層１５の厚さは例えば０．５μｍ程度であり、カソード層１５の不純物濃度は例えば１×１０１８ｃｍ－３程度である。バッファ層１６とカソード層１５とは、図１５に示されるように一体的であってもよい。つまり、バッファ層１６とカソード層１５とを合わせた領域に、ｎ型もしくはｎ＋型の一体的な半導体層があってよい。当該一体的な半導体層は例えば一度のイオン注入工程で形成される。当該一体的な半導体層の不純物濃度は例えば１×１０１８ｃｍ－３程度である。
ダイオードメイン領域３２において、電極１９は第１主面１００ａ上に設けられている。
電極１９はＩＧＢＴメイン領域３１とダイオードメイン領域３２で共通である。
ダイオードセンス領域５２において、電極２３は第１主面１００ａ上に設けられている。
ダイオードメイン領域３２およびダイオードセンス領域５２において、電極２０は第２主面１００ｂ上に設けられている。電極２０はダイオード領域４２とＩＧＢＴ領域４１で共通である。
ダイオードメイン領域３２において、アノード層１１ｃは、第１主面１００ａにおいて電極１９と電気的に接続されている。電極１９はダイオード領域４２に形成されているダイオードのアノード電極として機能する。
ダイオードセンス領域５２において、アノード層１１ｃは、第１主面１００ａにおいて電極２３と電気的に接続されている。
ダイオードメイン領域３２およびダイオードセンス領域５２において、カソード層１５は第２主面１００ｂにおいて電極２０と電気的に接続されている。
＜Ａ－１－３．分離領域＞
半導体基体１００は、ＩＧＢＴ領域４１とダイオード領域４２の間に設けられた分離領域４０を有する。ＩＧＢＴ領域４１とダイオード領域４２は分離領域４０により分離されている。
分離領域４０によりＩＧＢＴ領域４１とダイオード領域４２とが互いに分離されていることで、ＩＧＢＴ領域４１とダイオード領域４２との間の電気抵抗が大きくなる。それにより、ＩＧＢＴとダイオードが一体的に形成されていることによる互いの機能的な干渉が抑えられる。
分離領域４０の幅は例えば半導体基体１００の厚さの３倍以上である。分離領域４０の幅は例えば半導体基体１００の厚さの５倍程度である。本実施の形態では半導体基体１００の厚さは例えば１２０μｍ程度であり、分離領域４０の幅は例えば６００μｍ程度である。
分離領域４０により、ＩＧＢＴ領域４１とダイオード領域４２とは、例えば、半導体基体１００の厚さの３倍以上離れている。分離領域４０により、ＩＧＢＴ領域４１とダイオード領域４２とは、例えば、半導体基体１００の厚さの５倍程度離れている。分離領域４０により、ＩＧＢＴ領域４１とダイオード領域４２とは、例えば、６００μｍ程度離れている。
分離領域４０において、半導体基体１００は、ｎ－型のドリフト層１０、ｎ型のバッファ層１６、ｐ＋型のコレクタ層１４、ｐ型のベース層１１ｂ、およびｎ＋型のカソード層１５を備える。
分離領域４０において、ベース層１１ｂはドリフト層１０の第１主面１００ａ側に設けられている。分離領域４０におけるベース層１１ｂはＩＧＢＴ領域４１におけるベース層１１ｂと同様の構造を有する。分離領域４０においてベース層１１ｂと電極１９の間には絶縁膜２１が設けられており、例えば、分離領域４０においてベース層１１ｂと電極１９とは接していない。
分離領域４０において、バッファ層１６はドリフト層１０の第２主面１００ｂ側に設けられている。
分離領域４０において、コレクタ層１４はバッファ層１６の第２主面１００ｂ側に選択的に設けられている。
分離領域４０において、カソード層１５はバッファ層１６の第２主面１００ｂ側に選択的に設けられている。
ＩＧＢＴ領域４１に設けられているコレクタ層１４は、分離領域４０にはみ出して設けられている。ダイオード領域４２に設けられているカソード層１５は分離領域４０にはみ出して設けられている。つまり、平面視において、コレクタ層１４とカソード層１５の境界は、分離領域４０に少なくとも部分的に含まれている。カソード層１５は、例えば、平面視においてダイオード領域４２の全体を含む領域に設けられる。コレクタ層１４とカソード層１５の境界は、例えば分離領域４０に完全に含まれる。
コレクタ層１４とカソード層１５との境界がダイオード領域４２に入り込むとカソード層１５のサイズが小さくなりダイオード領域４２に形成されているダイオードの順方向電圧が増加する。コレクタ層１４とカソード層１５との境界がＩＧＢＴ領域４１に入り込むと、ＩＧＢＴ領域４１に形成されたＩＧＢＴとダイオード領域４２に形成されたダイオードの互いの機能的な干渉の抑制が不十分になる。
コレクタ層１４とカソード層１５との境界を分離領域４０に配置することで、カソード層１５からＩＧＢＴメイン領域３１までの距離を確保してカソード層１５からＩＧＢＴメイン領域３１までの電気抵抗を大きくし、ＩＧＢＴ領域４１とダイオード領域４２の機能的な干渉を抑制できる。
分離領域４０が設けられていない場合、ダイオード領域４２にダイオードの順方向、つまり電極１９から電極２０の方向、に電流が流れている時にゲート電極１２にオン電圧が印加されてＩＧＢＴ領域４１のチャネルがオンすると、ダイオード領域４２のうちＩＧＢＴ領域４１に近接していてＩＧＢＴ領域４１と十分に大きな抵抗で分離されていない領域で、アノード層１１ｃとドリフト層１０とが互いに同電位になろうとする。すなわち、ゲート電極１２にオン電圧が印加されていることによって、ダイオード領域４２の一部の領域が順方向動作しにくくなる。その結果、ダイオード領域４２の順方向電圧Ｖｆが増加し、ひいてはダイオード領域４２の順方向損失が増加するという問題がある。また、ダイオード領域４２の一部の領域が順方向動作しにくくなるため、ダイオードメイン領域３２の電流とダイオードセンス領域５２の電流の比が、ゲート電極１２に印加されているゲート電位がオンかオフかによって変動する。つまり、ダイオードメイン領域３２に流れる電流をダイオードセンス領域５２により精度よく検知することができなくなるという問題が起きる。本実施の形態の半導体装置１ａでは、分離領域４０が設けられていることで、これらの問題を抑制でき、ダイオードメイン領域３２に流れる電流をダイオードセンス領域５２により精度よく検知できる。
分離領域４０が設けられていることで、ＩＧＢＴ領域４１における電極１９からダイオード領域４２における電極２０に電流を流す経路、つまり電極１９からベース層１１ａ、ドリフト層１０、バッファ層１６、カソード層１５を通って電極２０に至る経路は高抵抗となり、当該経路は実効的な電流経路にはならない。ゲート電極１２に印加されるゲート信号のオンオフにより、当該経路の抵抗は変化し、それにより、ダイオードメイン領域３２の動作にも影響が出るが、当該経路が元々高抵抗であることで、ゲート電極１２に印加されるゲート信号のオンオフがダイオードメイン領域３２の動作に与える影響は抑えられる。さらに、ＩＧＢＴメイン領域３１ではコレクタ層１４のみが電極２０と接続しており、また、ドリフト層１０とコレクタ層１４とのｐｎ接合があることで、ＩＧＢＴメイン領域３１では電極１９から電極２０の方向の電流はほぼ流れない。よって、ゲート電極１２に印加されるゲート信号のオンオフおよびＩＧＢＴメイン領域３１の動作がダイオードメイン領域３２の動作に与える影響は抑えられる。
このように、本実施の形態では、分離領域４０が設けられていることで、ゲート電極１２に印加されるゲート信号のオンオフがダイオードメイン領域３２の順電流‐順電圧特性に与える影響は抑えられ、これにより、ダイオードセンス領域５２により精度よくダイオードメイン領域３２の電流を検知できる。分離領域４０の幅が十分に大きいことで、これらの効果をより確実に得られる。
＜Ａ－２．動作＞
半導体装置１ａは例えば、半導体装置１ａの外部の絶縁基板（図示せず）上の金属膜に電極２０がはんだ付けされた後、ケースに組み込まれる。当該ケースは、例えば、エミッタ端子９６、エミッタセンス端子９１、コレクタ端子９５、ゲート端子９０、ＩＧＢＴセンス端子９２、およびダイオードセンス端子９３などが取り付けられたケースである。
その後、電極１９とエミッタ端子９６、電極１９とエミッタセンス端子９１、電極２０がはんだ付けされた金属膜とコレクタ端子９５、ゲートパッド３ａとゲート端子９０、電極２２とＩＧＢＴセンス端子９２、電極２３とダイオードセンス端子９３、が、アルミワイヤによるボンディングなどにより電気的に接続される。図２ではこれらの電気的な接続が模式的に示されている。
半導体装置１ａにおいてはセンス用の電極２２およびセンス用の電極２３がともに第１主面１００ａ側にある。そのため、電極１９とエミッタセンス端子９１を接続するためのワイヤボンディング作業工程で、同時に、電極２２とＩＧＢＴセンス端子９２のボンディングおよび電極２３とダイオードセンス端子９３のボンディングも行うことができ、組み立て工程数の増加が抑えられる。
その後、半導体装置１ａおよびアルミワイヤがシリコンゲルなどの樹脂で被覆され、さらに、ケースに蓋が取り付けられることで、半導体装置１ａのパッケージングがなされる。
以下、このようにパッケージングされた半導体装置１ａを用いたフィードバック回路１５０の動作について説明する。
図３に示されるように、フィードバック回路１５０は、半導体装置１ａと、ＡＮＤ回路１１０と、センス抵抗１１１と、フィードバック部１１２と、ゲート抵抗１１３とを備える。図３において、半導体装置１ａは、ＩＧＢＴとダイオードとを有する等価回路により模式的に示されている。エミッタ端子９６とコレクタ端子９５の間には図示しない負荷および電源等が接続される。
ＡＮＤ回路１１０には、半導体装置１ａを駆動するための駆動信号であるＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）ゲート信号とフィードバック部１１２の出力とが入力される。ＰＷＭゲート信号はフィードバック回路１５０の外部のＰＷＭ信号発生回路等で生成され、ＡＮＤ回路１１０の入力端子に入力される。
ＡＮＤ回路１１０は、入力される全ての信号が高レベルのとき、またそのときのみ、高レベルの信号を出力するロジック回路である。
フィードバック部１１２からＡＮＤ回路１１０に入力される信号が高レベルの信号の場合、ＰＷＭゲート信号はＡＮＤ回路１１０の通過を許可され、ＡＮＤ回路１１０は入力されたＰＷＭゲート信号を出力する。
フィードバック部１１２からＡＮＤ回路１１０に入力される信号が低レベルの信号の場合、ＰＷＭゲート信号はＡＮＤ回路１１０の通過を停止される。つまり、フィードバック部１１２からＡＮＤ回路１１０に入力される信号が低レベルの信号の場合、ＰＷＭゲート信号が高レベルか低レベルかによらず、ＡＮＤ回路１１０は低レベルの信号を出力する。
ＡＮＤ回路１１０は、ゲート抵抗１１３およびゲート端子９０を介して半導体装置１ａのゲートパッド３ａと電気的に接続されている。ゲート電極１２に印加されるゲート電圧は、ゲート抵抗１１３およびゲート端子９０を介してＡＮＤ回路１１０から半導体装置１ａに供給されるＰＷＭゲート信号によって制御される。
ＰＷＭゲート信号が高レベルの信号であり、かつ、当該高レベルの信号であるＰＷＭゲート信号がＡＮＤ回路１１０の通過を許可されている場合、ゲート電極１２にオン電圧が印加される。
ＰＷＭゲート信号が低レベルの信号である場合、ＡＮＤ回路１１０の出力は低レベルの信号であり、ゲート電極１２にオフ電圧が印加される。
ＰＷＭゲート信号がＡＮＤ回路１１０の通過を停止された場合、ＡＮＤ回路１１０の出力は低レベルの信号であり、ゲート電極１２にオフ電圧が印加される。
センス抵抗１１１の一端は、ＩＧＢＴセンス端子９２を介して電極２２に接続されており、また、ダイオードセンス端子９３を介して電極２３に接続されている。センス抵抗１１１の他端は、エミッタセンス端子９１を介して電極１９と接続されている。これにより、ＩＧＢＴメイン領域３１を流れるメイン電流と対応した大きさの電流およびダイオードメイン領域３２を流れるメイン電流と対応した大きさの電流がセンス抵抗１１１を流れる。
センス抵抗１１１の両端の電位差Ｖｓはフィードバック部１１２にフィードバックされる。図３においては、一例として、センス抵抗１１１がＩＧＢＴメイン領域３１を流れる電流の検知とダイオードメイン領域３２を流れる電流の検知とで兼用とされる例を示しているが、ＩＧＢＴメイン領域３１を流れる電流の検知とダイオードメイン領域３２を流れる電流の検知とでそれぞれ異なる抵抗を用いてもよい。センス抵抗１１１がＩＧＢＴメイン領域３１を流れる電流の検知とダイオードメイン領域３２を流れる電流の検知とで兼用されていれば、フィードバック回路１５０の製造コストが抑えられる。
フィードバック部１１２は、例えばオペアンプ等の回路が組み合わされて構成されたものである。
フィードバック部１１２は、ダイオードメイン領域３２に電流が流れているか否か、および、ＩＧＢＴメイン領域３１に過剰電流が流れているか否かを判定し、判定結果に基づいて、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過を許可又は停止させる。
フィードバック部１１２は、ダイオードメイン領域３２に電流が流れているかどうかを判定するために用いるダイオード電流検知閾値Ｖｔｈ１と、ＩＧＢＴメイン領域３１に過電流が流れているかどうかを判定するために用いる過電流検知閾値Ｖｔｈ２とを有している。本実施の形態においては、Ｖｔｈ１およびＶｔｈ２は電圧値である。
ＩＧＢＴメイン領域３１において第２主面１００ｂから第１主面１００ａの方向に電流が流れている場合、ダイオードメイン領域３２では電流はほぼ流れない。ＩＧＢＴメイン領域３１において第２主面１００ｂから第１主面１００ａの方向に電流が流れている場合、それに対応して、ＩＧＢＴセンス領域５１においても第２主面１００ｂから第１主面１００ａの方向に電流が流れ、センス抵抗１１１にも、ＩＧＢＴセンス端子９２からセンス抵抗１１１を通りエミッタセンス端子９１に向かう方向に電流が流れる。これにより、センス抵抗１１１の両端の電位差Ｖｓは正の値となる。センス抵抗１１１の両端の電位差Ｖｓの符号は、ＩＧＢＴセンス端子９２およびダイオードセンス端子９３に接続されている側の電位がエミッタセンス端子９１に接続されている側の電位より高い場合に正となるように、定義する。ＩＧＢＴメイン領域３１に過剰電流が流れる場合、センス抵抗１１１の両端の電位差Ｖｓは正の値でより大きくなる。そのため、過電流検知閾値Ｖｔｈ２は正の値に設定される。フィードバック部１１２は、センス抵抗１１１の両端の電位差Ｖｓが過電流検知閾値Ｖｔｈ２より大きい場合、ＩＧＢＴメイン領域３１に過電流が流れていると判定し、センス抵抗１１１の両端の電位差Ｖｓが過電流検知閾値Ｖｔｈ２より小さい場合、ＩＧＢＴメイン領域３１に過電流が流れていないと判定する。
ダイオードメイン領域３２において第１主面１００ａから第２主面１００ｂへと電流が流れている場合、ＩＧＢＴメイン領域３１では電流はほぼ流れない。ダイオードメイン領域３２において第１主面１００ａから第２主面１００ｂへと電流が流れている場合、それに対応して、ダイオードセンス領域５２においても第１主面１００ａから第２主面１００ｂの方向に電流が流れ、センス抵抗１１１にも、エミッタセンス端子９１からセンス抵抗１１１を通りダイオードセンス端子９３に向かう方向の電流が流れる。この場合、センス抵抗１１１の両端の電位差Ｖｓは負の値となる。そのため、ダイオード電流検知閾値Ｖｔｈ１は負の値として設定される。フィードバック部１１２は、センス抵抗１１１の両端の電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１より小さい場合、ダイオードメイン領域３２に電流が流れていると判定し、センス抵抗１１１の両端の電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１より大きい場合、ダイオードメイン領域３２に電流が流れていないと判定する。
フィードバック部１１２は、センス抵抗１１１の両端の電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１より大きくかつ過電流検知閾値Ｖｔｈ２より小さい場合、高レベルの信号をＡＮＤ回路１１０へと出力し、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過が許可されるようにする。一方、センス抵抗１１１の両端の電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１より小さい、または過電流検知閾値Ｖｔｈ２より大きい場合、低レベルの信号をＡＮＤ回路１１０へと出力し、ＡＮＤ回路１１０に入力されるＰＷＭゲート信号の通過が許可されないようにする。
ＩＧＢＴメイン領域３１において第２主面１００ｂから第１主面１００ａの方向に正常に電流が流れている場合、つまり過電流でない電流が流れている場合、センス抵抗１１１の両端の電位差Ｖｓはダイオード電流検知閾値Ｖｔｈ１より大きく、また、センス抵抗１１１の両端の電位差Ｖｓは過電流検知閾値Ｖｔｈ２より小さい。そのため、フィードバック部１１２から高レベルの信号が出力され、ＡＮＤ回路１１０に入力される。これにより、ＰＷＭゲート信号はＡＮＤ回路１１０の通過を許可され、ＩＧＢＴメイン領域３１において第２主面１００ｂから第１主面１００ａの方向に電流が流れ続ける。
ＩＧＢＴメイン領域３１において第２主面１００ｂから第１主面１００ａの方向に過電流が流れている場合、センス抵抗１１１の両端の電位差Ｖｓは過電流検知閾値Ｖｔｈ２より大きくなる。そのため、フィードバック部１１２から低レベルの信号が出力され、ＡＮＤ回路１１０に入力される。これにより、ＰＷＭゲート信号は、ＡＮＤ回路１１０の通過を停止され、ゲート電極１２にオフ電圧が印加される。これにより、ＩＧＢＴメイン領域３１に流れる過電流により半導体装置１ａが破壊されることを抑制できる。
ダイオードメイン領域３２において第１主面１００ａから第２主面１００ｂの方向に電流が流れる場合、センス抵抗１１１の両端の電位差Ｖｓは負となる。電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さくなった場合、フィードバック部１１２から低レベルの信号が出力され、ＡＮＤ回路１１０に入力される。これにより、ＰＷＭゲート信号は、ＡＮＤ回路１１０の通過を停止され、ゲート電極１２にオフ電圧が印加される。これにより、ゲート電極１２にオン電圧が印加されていることによってダイオードメイン領域３２の順方向電圧Ｖｆが増加しダイオードメイン領域３２の順方向損失が増加する、という問題をさらに抑制できる。
フィードバック回路１５０は、図４に示されるようなものであってもよい。
図４に示されるフィードバック回路１５０は、図３に示されるフィードバック回路１５０と比べ、制御回路２０３と、駆動回路２０２とをさらに備える。フィードバック部１１２は、ダイオード電流検知閾値Ｖｔｈ１の代わりに、ダイオードメイン領域３２に過電流が流れていることを判定するために用いる過電流検知閾値Ｖｔｈ３を有する。そして、センス抵抗１１１の両端の電位差Ｖｓが過電流検知閾値Ｖｔｈ３より小さい場合、ダイオードメイン領域３２に過電流が流れていると判断し、その旨を制御回路２０３に伝達する。制御回路２０３は、半導体装置１ａを過電流から保護するために、例えば、図示されない保護回路を動作させる。
＜Ａ－３．まとめ＞
以上説明したように、半導体装置１ａは、ＩＧＢＴとダイオードとが共通の半導体基体１００に形成された半導体装置である。半導体装置１ａは、電極１９と、電極２０と、電流センス用の電極２２と、電流センス用の電極２３と、ゲート電極１２と、を備える。
半導体基体１００は、ＩＧＢＴが形成されたＩＧＢＴ領域４１と、ダイオードが形成されたダイオード領域４２と、ＩＧＢＴ領域４１およびダイオード領域４２の間に設けられた分離領域４０と、を有する。
電極１９はＩＧＢＴ領域４１の第１主面１００ａ上およびダイオード領域４２の第１主面１００ａ上に設けられている。電極２０はＩＧＢＴ領域４１の第２主面１００ｂ上およびダイオード領域４２の第２主面１００ｂ上に設けられている。
電極２２は半導体基体１００のＩＧＢＴ領域４１のうちＩＧＢＴセンス領域５１の第１主面１００ａ上に電極１９と離間して設けられている。
電極２３は半導体基体１００のダイオード領域４２のうちダイオードセンス領域５２の第１主面１００ａ上に電極１９と離間して設けられている。
ＩＧＢＴ領域４１のうちＩＧＢＴメイン領域３１において、ベース層１１ａとエミッタ層１３とは第１主面１００ａにおいて電極１９と電気的に接続されている。
ＩＧＢＴ領域４１のうちＩＧＢＴセンス領域５１において、ベース層１１ａとエミッタ層１３とは第１主面１００ａにおいて電極２２と電気的に接続されている。
ＩＧＢＴ領域４１において、コレクタ層１４は第２主面１００ｂにおいて電極２０と電気的に接続されている。
ＩＧＢＴ領域４１において、ゲート電極１２はゲート絶縁膜１８を介してドリフト層１０とベース層１１ａとエミッタ層１３と対向している。
ダイオード領域４２のうちダイオードメイン領域３２において、アノード層１１ｃは第１主面１００ａにおいて電極１９と電気的に接続されている。
ダイオード領域４２のうちダイオードセンス領域５２において、アノード層１１ｃは第１主面１００ａにおいて電極２３と電気的に接続されている。
ダイオード領域４２において、カソード層１５は第２主面１００ｂにおいて電極２０と電気的に接続されている。
半導体装置１ａでは、ＩＧＢＴ領域４１とダイオード領域４２は分離領域４０により分離されている。ＰＷＭゲート信号がゲート端子９０を通してゲート電極１２に入力されても、ダイオード領域４２の順電流‐順電圧特性への影響は小さい。ダイオードセンス領域５２がダイオードの順方向動作をする際にゲート電極１２にオン電圧が印加されても、分離領域４０があることで、アノード層１１ｃとドリフト層１０とが同電位になろうとする傾向は抑えられ、ゲート電極１２の電位によってダイオードセンス領域５２が順方向動作しにくくなることが抑制される。ダイオードメイン領域３２においても同様である。すなわち、ダイオードセンス領域５２を流れる電流とダイオードメイン領域３２を流れる電流の比はゲート電極１２に入力されるゲート信号に影響されにくい。したがって、ダイオードメイン領域３２に流れる電流をダイオードセンス領域５２により精度良く検知できる。例えば、ダイオードメイン領域３２に流れる過電流を精度よく検知し、過電流破壊を精度良く制御することが可能となる。すなわち、ダイオードメイン領域３２の通電能力を最大限に利用することができるようになる。
また、半導体基体１００の厚さ方向に垂直な方向において、ＩＧＢＴ領域４１とダイオード領域４２は分離領域４０によって十分に間をあけて形成されている。したがって、ＩＧＢＴ領域４１の動作にともなってドリフト層１０に蓄積されたキャリア、つまりコレクタ層１４からドリフト層１０に注入されたホール、の少なくとも一部が分離領域４０を越えてダイオード領域４２のアノード層１１ｃに流れてダイオード領域４２の順電流―順電圧特性の変動が生じることを抑制することができる。すなわち、ダイオードセンス領域５２を用いて検知される電流は、つまりダイオードメイン領域３２に流れる電流に精度よく対応したものとなる。
＜Ａ－４．その他＞
ＩＧＢＴメイン領域３１のサイズに対するＩＧＢＴセンス領域５１のサイズの比と、ダイオードメイン領域３２のサイズに対するダイオードセンス領域５２のサイズの比と、を同一にしても、ＩＧＢＴ動作時にＩＧＢＴセンス領域５１により検知される電流値と、ダイオード動作時にダイオードセンス領域５２により検知される電流値と、が同程度の大きさになるとは限らない。これは、ＩＧＢＴ領域４１のオン電流―オン電圧特性はチャネル抵抗の影響を大きく受けるのに対し、ダイオード領域４２の順電流―順電圧特性はチャネル抵抗の影響をほぼ受けないからである。
ＩＧＢＴのセンス比とダイオードのセンス比を合わせることで、ＩＧＢＴ動作時にＩＧＢＴセンス領域５１により検知される電流値とダイオード動作時にダイオードセンス領域５２により検知される電流値が同程度となる。
例えば、ＩＧＢＴのセンス比と、ダイオードのセンス比のうち、大きい方が小さい方の１．２倍以下である。ＩＧＢＴのセンス比とは、ゲート電極１２にオン電圧が印加されており、かつ、電極２０を基準として電極１９と電極２２とに同じ大きさの負の電圧が印加されている場合の、電極１９を流れる電流Ｉ１と電極２２を流れる電流Ｉ２との比Ｉ１／Ｉ２である。ダイオードのセンス比とは、電極２０を基準として電極１９と電極２３とに同じ大きさの正の電圧が印加されている場合の、電極１９を流れる電流Ｉ３と電極２３を流れる電流Ｉ４との比Ｉ３／Ｉ４である。
ＩＧＢＴセンス領域５１により検知される電流値とダイオードセンス領域５２により検知される電流値が同程度であれば、ＩＧＢＴ専用のセンス抵抗とダイオード専用のセンス抵抗とを個別に用いる代わりに、フィードバック回路１５０におけるセンス抵抗１１１のような共通の抵抗を用いることができ、センス抵抗の数を減らすことができる。
ダイオードセンス領域５２の電極２３のサイズを変え、電極２３と半導体基体１００との接触抵抗の大きさを変えることで、ダイオードセンス領域５２の順電流―順電圧特性を変化させ、ダイオードメイン領域３２を流れる電流とダイオードセンス領域５２を流れる電流の比を変えることができる。ＩＧＢＴ領域４１についても同様である。また、センス比を変えることにより、センス抵抗１１１を変えることなく、電流の検知感度を変更できる。
＜Ｂ．実施の形態２＞
図１は実施の形態２の半導体装置１ｂの概略構成を示す平面図である。
図５は本実施の形態の半導体装置１ｂの構成を示す断面図であり、図１のＩ－Ｉ線における断面図である。
半導体装置１ｂは、実施の形態１の半導体装置１ａと比べると、実施の形態１で第１主面１００ａ上に電極１９と離間して設けられていた電極２３がなく、ダイオードセンス領域５２でも第１主面１００ａ上に電極１９が設けられており、また、ダイオードセンス領域５２の第２主面１００ｂ上に、電極２４が電極２０と分離して設けられている。半導体装置１ｂは、その他の点では実施の形態１の半導体装置１ａと同様である。
言い換えれば、実施の形態１の半導体装置１ａにおいてはダイオードセンス領域５２においてセンス電流が第１主面１００ａ側から取り出されていたところ、本実施の形態ではダイオードセンス領域５２においてセンス電流が第２主面１００ｂ側から取り出されている。
ダイオードセンス領域５２においてセンス電流が第２主面１００ｂ側から取り出されていることで、半導体装置１ｂを半導体装置１ｂの外部の絶縁基板上の金属膜にはんだ付けする際に電極２４の配線を行うことができるというメリットがある。
例えば、ＩＧＢＴのセンス比と、ダイオードのセンス比のうち、大きい方が小さい方の１．２倍以下である。ＩＧＢＴのセンス比とは、ゲート電極１２にオン電圧が印加されており、かつ、電極２０を基準として電極１９と電極２２とに同じ大きさの負の電圧が印加されている場合の、電極１９を流れる電流Ｉ５と電極２２を流れる電流Ｉ６との比Ｉ５／Ｉ６である。ダイオードのセンス比とは、電極１９を基準として電極２０と電極２４とに同じ大きさの負の電圧が印加されている場合の、電極２０を流れる電流Ｉ７と電極２４を流れる電流Ｉ８との比Ｉ７／Ｉ８である。
ＩＧＢＴセンス領域５１の第１主面１００ａ側にある電極２２と、ダイオードセンス領域５２の第２主面１００ｂ側にある電極２４の間には、半導体装置１ｂの動作過程で大きな電位差が生じる。そのため、実施の形態１ではＩＧＢＴセンス端子９２とダイオードセンス端子９３とがセンス抵抗１１１に直接接続されていたが、半導体装置１ｂをフィードバック回路において用いる場合、電極２４と接続されたダイオードセンス端子９４をセンス抵抗１１１に直接接続することはできない。大きな電位差が直接センス抵抗１１１に伝達され、さらに、センス抵抗１１１を通してフィードバック部１１２または電極１９に伝達され、フィードバック部１１２または半導体装置１ｂが破壊に至ることがないように、レベルシフト回路などの電位差抑制装置を介してダイオードセンス端子９４とセンス抵抗１１１と接続しなければならない。
本実施の形態でも、このようにフィードバック回路に工夫を施し、実施の形態１と同様の制御を行うことで、例えば、ダイオード領域４２に過電流が流れることによる半導体装置１ｂの破壊を抑制できる。本実施の形態でも、分離領域４０が設けられていることで、ダイオードメイン領域３２に流れる電流をダイオードセンス領域５２により精度良く検知でき、過電流による半導体装置１ｂの破壊を精度良く制御することができる。
＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
図６は実施の形態３の半導体装置１ｃの概略構成を示す平面図である。
図７は、図６のＩＩ－ＩＩ線における断面図である。
半導体装置１ｃは、半導体基体１００、電極１９、電極２０、電極２２、絶縁膜２１、および絶縁膜２９を備える。
図６に示されるように、半導体基体１００は、ＩＧＢＴが形成されたＩＧＢＴ領域４１ｂと、パッド領域３と、終端領域２と、を有する。
パッド領域３において、半導体基体１００の第１主面１００ａ上には、ゲートパッド３ａが設けられている。パッド領域３において、半導体基体１００の第２主面１００ｂ上には、ゲートパッド３ｂが設けられている。ゲートパッド３ａおよびゲートパッド３ｂは、例えばアルミニウム系材料を用いて構成される。ゲートパッド３ａは、電極１９および電極２２とは電気的に分離されている。ゲートパッド３ａは、ゲート電極１２と電気的に接続されており、ゲートパッド３ａを介して、外部からゲート電極１２へ駆動信号を入力することができる。ゲートパッド３ｂは、電極２０とは電気的に分離されている。ゲートパッド３ｂは、後述するゲート電極２７と電気的に接続されており、ゲートパッド３ｂを介して、外部からゲート電極２７へ駆動信号を入力することができる。
終端領域２は実施の形態１で説明したものと同様である。
図７に示されるように、半導体基体１００は、一方主面および他方主面としての第１主面１００ａおよび第２主面１００ｂを有する。
本実施の形態の半導体装置１ｃは、第１主面１００ａ側にＭＯＳゲートを持つだけでなく、第２主面１００ｂ側にもＭＯＳゲートを持つ両面ゲートＩＧＢＴである。ゲート制御により、半導体装置１ｃにＩＧＢＴ素子としての機能と還流ダイオード素子としての機能を発揮させることができる。
ＩＧＢＴ領域４１ｂは、ＩＧＢＴメイン領域３１ｂと、ＩＧＢＴセンス領域５１ｂとを有する。
ＩＧＢＴメイン領域３１ｂとＩＧＢＴセンス領域５１ｂとにおいて、第２主面１００ｂ上に電極２０が設けられている。ＩＧＢＴメイン領域３１ｂとＩＧＢＴセンス領域５１ｂとは電極２０を共有している。一方、ＩＧＢＴメイン領域３１ｂの第１主面１００ａ上に設けられた電極１９とＩＧＢＴセンス領域５１ｂの第１主面１００ａ上に設けられた電極２２とは互いに離間して設けられている。
ＩＧＢＴセンス領域５１ｂは、ＩＧＢＴメイン領域３１ｂと比べ、平面視における面積が小さい。平面視でのＩＧＢＴセンス領域５１ｂの面積は、平面視でのＩＧＢＴメイン領域３１ｂの面積の例えば１／３０００以上１／３００以下であり、例えば１／１０００程度である。
ＩＧＢＴメイン領域３１ｂとＩＧＢＴセンス領域５１ｂとは、平面視におけるサイズが違うことを除けば同様の構造を有する。以下、ＩＧＢＴメイン領域３１ｂとＩＧＢＴセンス領域５１ｂとを合わせて、ＩＧＢＴ領域４１ｂの構造として説明する。
半導体装置１ｃは、例えば、不純物濃度が１×１０１４ｃｍ－３程度のｎ―型の単結晶バルクシリコン基板を用いて製造される。当該単結晶バルクシリコン基板は、例えば、ＦＺ（ｆｌｏａｔｉｎｇ ｚｏｎｅ，フローティングゾーン）法を用いて製造されたものである。当該単結晶バルクシリコン基板は半導体基体１００と対応する。
半導体基体１００は、ＩＧＢＴ領域４１ｂにおいて、ｎ－型のドリフト層１０、ｎ型のバッファ層１６、ｐ＋型のコレクタ層１４、ｐ型のベース層１１、ｎ＋型のエミッタ層１３、およびｎ＋型のコレクタ層２５を備える。
ベース層１１はドリフト層１０の第１主面１００ａ側に設けられている。
エミッタ層１３はベース層１１の第１主面１００ａ側に選択的に設けられている。
半導体基体１００には、第１主面１００ａからエミッタ層１３およびベース層１１を貫通しドリフト層１０に達するトレンチ１７が設けられている。トレンチ１７内には、トレンチ１７の底面および側面に設けられたゲート絶縁膜１８を介してゲート電極１２が設けられている。ゲート電極１２は、例えば、不純物濃度が１×１０２０ｃｍ－３程度のポリシリコンを用いて形成される。トレンチ１７は、例えば面内の一方向に延在するように設けられる。
ゲート電極１２は、ゲート絶縁膜１８を介して、エミッタ層１３、ベース層１１、およびドリフト層１０と対向している。
ＩＧＢＴ領域４１ｂにおいて、ベース層１１は、ベース層１１ａと、ベース層１１ｂを備える。
ベース層１１ａは、トレンチ１７によってベース層１１が区画され形成された複数のメサ形状のうち、第１主面１００ａ側の表層においてエミッタ層１３が選択的に形成されているメサ形状の部分である。ベース層１１ｂは、トレンチ１７によってベース層１１が区画され形成された複数のメサ形状のうち、第１主面１００ａ側の表層にエミッタ層１３が形成されていないメサ形状の部分である。ベース層１１ａとベース層１１ｂとは、例えば、トレンチ１７の延在する方向と交差する方向に交互に配置されている。
本実施の形態においては、エミッタ層１３の厚さは例えば０．５μｍ程度であり、エミッタ層１３の不純物濃度は例えば３×１０１９ｃｍ－３程度である。
ＩＧＢＴメイン領域３１ｂにおいて、エミッタ層１３とベース層１１ａは、第１主面１００ａにおいて電極１９と電気的に接続されている。電極１９はＩＧＢＴ領域４１ｂに形成されたＩＧＢＴ素子のエミッタ電極として機能する。
ＩＧＢＴセンス領域５１ｂにおいて、エミッタ層１３とベース層１１ａは、第１主面１００ａにおいて電極２２と電気的に接続されている。
ベース層１１ａのうちゲート電極１２と対向する領域は、ＩＧＢＴ領域４１ｂに形成されたＩＧＢＴ素子のチャネル領域として機能する。
ベース層１１ｂの第１主面１００ａ側表面の大部分は絶縁膜２１により被覆されている。ベース層１１ｂの第１主面１００ａ側表面のうち絶縁膜２１により被覆されていない一部のみが電極１９に接続されている。ベース層１１ｂと電極１９とが接続されている部分の面積は小さく、当該ベース層１１ｂと電極１９とが接続されている部分を通る経路の電気抵抗は大きい。ベース層１１ｂと電極１９とが電気的に接続されている領域の図示は省略されている。
バッファ層１６はドリフト層１０の第２主面１００ｂ側に設けられている。
バッファ層１６はドリフト層１０とベース層１１の境界のｐｎ接合から広がる空乏層の広がりを抑えるためのものである。
コレクタ層１４はバッファ層１６の第２主面１００ｂ側に設けられている。コレクタ層１４の厚さは例えば０．５μｍ程度であり、コレクタ層１４の不純物濃度は例えば１×１０１８ｃｍ－３程度である。
コレクタ層２５はコレクタ層１４の第２主面１００ｂ側に選択的に設けられている。
半導体基体１００には、第２主面１００ｂからコレクタ層２５およびコレクタ層１４を貫通しドリフト層１０に達するトレンチ２６が設けられている。トレンチ２６内には、トレンチ２６の底面および側面に設けられたゲート絶縁膜２８を介してゲート電極２７が設けられている。ゲート電極２７は、例えば、不純物濃度が１×１０２０ｃｍ－３程度のポリシリコンを用いて形成される。トレンチ２６は、例えば面内の一方向に延在するように設けられる。トレンチ１７の延在方向とトレンチ２６の延在方向は例えば同じであるが、同じでなくてもよい。
ゲート電極２７は、ゲート絶縁膜２８を介して、コレクタ層２５、コレクタ層１４、バッファ層１６、およびドリフト層１０と対向している。
ＩＧＢＴ領域４１ｂにおいて、コレクタ層１４は、コレクタ層１４ａと、コレクタ層１４ｂを備える。
コレクタ層１４ａは、トレンチ２６によってコレクタ層１４が区画され形成された複数のメサ形状のうち、第２主面１００ｂ側の表層においてコレクタ層２５が選択的に形成されているメサ形状の部分である。コレクタ層１４ｂは、トレンチ２６によってコレクタ層１４が区画され形成された複数のメサ形状のうち、第２主面１００ｂ側の表層にコレクタ層２５が形成されていないメサ形状の部分である。コレクタ層１４ａとコレクタ層１４ｂとは、例えば、トレンチ２６の延在する方向と交差する方向に交互に配置されている。
コレクタ層１４ａとコレクタ層２５は、第２主面１００ｂにおいて電極２０と電気的に接続されている。
コレクタ層１４ａのうちゲート電極２７と対向する領域は、ＩＧＢＴ領域４１ｂに形成されたＩＧＢＴ素子のチャネル領域として機能する。これにより、電極１９からベース層１１ａ、ドリフト層１０、バッファ層１６、コレクタ層１４ａのチャネル領域、およびコレクタ層２５を通り電極２０に至る電流経路ができ、ＲＣ－ＩＧＢＴである半導体装置１ａのダイオードとしての通電と対応する方向の通電ができる。
コレクタ層１４ｂの第２主面１００ｂ側表面の大部分は絶縁膜２９により被覆されている。コレクタ層１４ｂの第２主面１００ｂ側表面のうち絶縁膜２９により被覆されていない一部のみが電極２０に接続されている。コレクタ層１４ｂと電極２０とが接続されている部分の面積は小さく、当該コレクタ層１４ｂと電極２０とが接続されている部分を通る経路の電気抵抗は大きい。コレクタ層１４ｂと電極２０とが電気的に接続されている領域の図示は省略されている。
＜Ｃ－２．動作＞
両面ゲートＩＧＢＴである半導体装置１ｃのゲート制御による動作モードを図８に示す。
半導体装置１ｃは動作モード１から８を有する。動作モードは、コレクタ電圧の正負、ゲート電極１２に印加される第１ゲート電圧、およびゲート電極２７に印加される第２ゲート電圧により分類される。コレクタ電圧は、電極１９が接地されており電極１９の電位が０の場合の電極２０の電位を表す。
図８において、ゲート電圧が「印加」とは、オン電圧が印加されていることを示し、ゲート電圧が「未印加」とは、オン電圧が印加されていないことを意味する。
図８において、「様相」の列は、半導体装置１ｃが正常に動作している場合に、電流が流れているかどうか、また、電流が流れているとすればどちら側に流れているか、を表す。図８の「様相」の列および本実施の形態の以下の説明において、順電流は電極２０から電極１９の方向の電流、逆電流は電極１９から電極２０の方向の電流を表す。
半導体装置１ｃは、動作モード２と動作モード３において、ＲＣ－ＩＧＢＴである半導体装置１ａのＩＧＢＴとしての通電と対応する方向の通電をしている。半導体装置１ｃは、動作モード７と動作モード８において、ＲＣ－ＩＧＢＴである半導体装置１ａのダイオードとしての通電と対応する方向の通電をしている。動作モード７と動作モード８により、半導体装置１ｃは、還流ダイオード素子と同様の機能を果たすことができる。
ゲート電極２７に入力される駆動信号により、順電流の電流―電圧特性が変動する。つまり、動作モード２と動作モード３とで、電流―電圧特性が異なる。
ゲート電極１２に入力される駆動信号により、逆電流の電流―電圧特性が変動する。つまり、動作モード７と動作モード８とで、電流―電圧特性が変動する。
ゲート電極２７に入力される駆動信号により順電流の電流―電圧特性が変動するが、ＩＧＢＴメイン領域３１ｂとＩＧＢＴセンス領域５１ｂとで対応して電流―電圧特性が変動するため、ＩＧＢＴメイン領域３１ｂを流れる電流とＩＧＢＴセンス領域５１ｂを流れる電流との比の変動は抑えられる。そのため、ＩＧＢＴセンス領域５１ｂにより、ＩＧＢＴメイン領域３１ｂを流れる順電流を精度よく検知できる。同様に、ＩＧＢＴセンス領域５１ｂにより、ＩＧＢＴメイン領域３１ｂを流れる逆電流を精度よく検知できる。
実施の形態１で説明したフィードバック回路１５０の場合と同様に、フィードバック回路により半導体装置１ｃの熱破壊を防止できる。そのために、例えば、電極２２をフィードバック回路のセンス抵抗の一端に、電極１９をフィードバック回路のセンス抵抗の他端に接続し、センス抵抗の両端の電位差Ｖｓを検知し、センス抵抗の両端の電位差Ｖｓを、順電流が過電流かどうかを判断するための過電流検知閾値Ｖｔｈ２および逆電流が過電流かどうかを判断するための過電流検知閾値Ｖｔｈ３と比較して、ゲート信号にフィードバックする。
動作モード２または動作モード３においてはセンス抵抗の両端の電位差Ｖｓは正の値となる。つまり、センス抵抗の両端のうち、電極１９と繋がれている側の電位が低くなる。動作モード７または動作モード８においては、センス抵抗の両端の電位差Ｖｓは負の値となる。つまり、センス抵抗の両端のうち、電極１９と繋がれている側の電位が高くなる。
＜Ｃ－３．変形例＞
本実施の形態では、ＩＧＢＴセンス領域５１ｂを順方向電流および逆方向電流の両方を検知するために用いる構成を説明したが、図９および図１０に示されるようにＩＧＢＴセンス領域５１ｂとＩＧＢＴセンス領域５２ｂを備える半導体装置１ｄであっても同様に精度よく、熱破壊を防止できる。図１０は図９のＩＩＩ－ＩＩＩ線における断面図である。
半導体装置１ｄは、半導体装置１ｃと比べると、ＩＧＢＴ領域４１ｂがＩＧＢＴセンス領域５２ｂをさらに備え、ＩＧＢＴセンス領域５２ｂにおいては、第２主面１００ｂ上に、電極２４が電極２０と離間して設けられている点が異なる。半導体装置１ｄは半導体装置１ｃとその他の点では同様である。
ＩＧＢＴセンス領域５２ｂにおける半導体基体１００の構造は、ＩＧＢＴメイン領域３１ｂおよびＩＧＢＴセンス領域５１ｂにおける半導体基体１００の構造と同様である。
半導体装置１ｄにおいては、ＩＧＢＴセンス領域５１ｂにより順方向の電流を、ＩＧＢＴセンス領域５２ｂにより逆方向電流を検知することができる。半導体装置１ｄにおいても、半導体装置１ｃの場合と同様、順方向および逆方向の電流を、ゲート電極１２またはゲート電極２７に入力される駆動信号による影響を抑えて、精度よく検知できる。
＜Ｃ－４．その他＞
半導体基体１００の第１主面１００ａ側表層部において外周に終端領域２が設けられているため、第１主面１００ａ側の有効動作領域は、第２主面１００ｂ側の有効動作領域より面積が小さい。したがって、半導体装置１ｃにおいて、順電流と逆電流をともにＩＧＢＴセンス領域５１ｂにより検知したとしても、順電流と逆電流とでセンス比が異なる。また、半導体装置１ｄにおいて、ＩＧＢＴメイン領域３１ｂのサイズに対するＩＧＢＴセンス領域５１ｂのサイズの比と、ＩＧＢＴメイン領域３１ｂのサイズに対するＩＧＢＴセンス領域５２ｂのサイズの比と、が同じであったとしても、順電流と逆電流でセンス比が異なる。
半導体装置１ｃおよび半導体装置１ｄにおいて、順電流の電流―電圧特性はベース層１１に形成されるチャネルのチャネル抵抗の影響を受けるのに対し、逆電流の電流―電圧特性はコレクタ層１４に形成されるチャネルのチャネル抵抗の影響を受ける。ベース層１１に形成されるチャネルのチャネル抵抗の大きさとコレクタ層１４に形成されるチャネルのチャネル抵抗の大きさとの違いによっても、順電流のセンス比と逆電流のセンス比に違いが生ずる。
チャネル抵抗は、チャネルが形成される半導体層の不純物濃度やチャネル長、チャネル幅、などに影響を受ける。これらの中で、チャネル幅は製造プロセスの影響を受けにくく、最適化を行うことが容易である。図１１はＩＧＢＴメイン領域３１ｂの第１主面１００ａの平面概略図である。図１３は図１１のＩＶ‐ＩＶ線における断面図であり、エミッタ層１３のゲート幅ＧＷを示す図である。エミッタ層１３のゲート幅は、エミッタ層１３の各領域が第１主面１００ａにおいてトレンチ１７と接している幅を表す。当該幅は、トレンチ１７の延在方向の幅である。図１３においては、第１主面１００ａの近傍のみ示されている。
エミッタ層１３は、図１０または図１１に示されるように、ベース層１１がトレンチ１７により区画され形成されたメサ形状において一方のトレンチ１７と他方のトレンチ１７の間で繋がっていなくてもよいし、図１２に示されるように、一方のトレンチ１７と他方のトレンチ１７の間で繋がっていてもよい。
ＩＧＢＴセンス領域５１ｂにおけるエミッタ層１３のゲート幅もしくはＩＧＢＴメイン領域３１ｂにおけるエミッタ層１３のゲート幅を変えると、ＩＧＢＴセンス領域５１ｂにおけるチャネル抵抗またはＩＧＢＴメイン領域３１ｂにおけるチャネル抵抗が変わり、ＩＧＢＴメイン領域３１ｂを流れる順電流とＩＧＢＴセンス領域５１ｂを流れる順電流の比が変わる。これにより、ＩＧＢＴセンス領域５１ｂのサイズおよび半導体装置１ｃの外部の回路を変更することなく、半導体装置１ｃの順電流のセンス比を変更できる。また、この場合、ＩＧＢＴメイン領域３１ｂを流れる逆電流とＩＧＢＴセンス領域５１ｂを流れる逆電流の比の変化は、ＩＧＢＴメイン領域３１ｂを流れる順電流とＩＧＢＴセンス領域５１ｂを流れる順電流の比の変化よりも小さい。そのため、ＩＧＢＴセンス領域５１ｂにおけるエミッタ層１３のゲート幅もしくはＩＧＢＴメイン領域３１ｂにおけるエミッタ層１３のゲート幅を変えることで、順電流と逆電流でセンス比が同じになるように合わせることができる。
同様に、半導体装置１ｃにおいてＩＧＢＴセンス領域５１ｂにおけるコレクタ層２５のゲート幅もしくはＩＧＢＴメイン領域３１ｂにおけるコレクタ層２５のゲート幅を変えることでも、順電流と逆電流でセンス比が同じになるように合わせることができる。コレクタ層２５のゲート幅は、コレクタ層２５の各領域が第２主面１００ｂにおいてトレンチ２６と接している幅を表す。当該幅は、トレンチ２６の延在方向の幅である。
半導体装置１ｃにおいて、例えば、順電流のセンス比と、逆電流のセンス比のうち、大きい方が小さい方の１．２倍以下である。そのために、例えば、電極１９が第１主面１００ａに設けられている領域と平面視で重なる領域におけるエミッタ層１３のゲート幅の総和Ｗ１と、電極２２が第１主面１００ａに設けられている領域と平面視で重なる領域におけるエミッタ層１３のゲート幅の総和Ｗ２と、の比Ｗ１／Ｗ２と、電極１９が第１主面１００ａに設けられている領域と平面視で重なる領域におけるコレクタ層２５のゲート幅の総和Ｗ３と、電極２２が第１主面１００ａに設けられている領域と平面視で重なる領域におけるコレクタ層２５のゲート幅の総和Ｗ４と、の比Ｗ３／Ｗ４と、が異なる。
半導体装置１ｃにおいて、順電流のセンス比とは、ゲート電極１２にオン電圧が印加されており、かつ、電極２０を基準として電極１９と電極２２とに同じ大きさの負の電圧が印加されている場合の、電極１９を流れる電流Ｉ９と電極２２を流れる電流Ｉ１０との比Ｉ９／Ｉ１０である。また、半導体装置１ｃにおいて、逆電流のセンス比とは、ゲート電極２７にオン電圧が印加されており、かつ、電極２０を基準として電極１９と電極２２とに同じ大きさの正の電圧が印加されている場合の、電極１９を流れる電流Ｉ１１と電極２２を流れる電流Ｉ１２との比Ｉ１１／Ｉ１２である。
半導体装置１ｄの場合も同様に、ＩＧＢＴセンス領域５１ｂにおけるエミッタ層１３のゲート幅、ＩＧＢＴメイン領域３１ｂにおけるエミッタ層１３のゲート幅、ＩＧＢＴセンス領域５２ｂにおけるコレクタ層２５のゲート幅、もしくはＩＧＢＴメイン領域３１ｂにおけるコレクタ層２５のゲート幅を変えることで、順電流と逆電流でセンス比が同じになるように合わせることができる。
半導体装置１ｄにおいて、例えば、順電流のセンス比と、逆電流のセンス比のうち、大きい方が小さい方の１．２倍以下である。そのために、例えば、電極１９が第１主面１００ａに設けられている領域と平面視で重なる領域におけるエミッタ層１３のゲート幅の総和Ｗ５と、電極２２が第１主面１００ａに設けられている領域と平面視で重なる領域におけるエミッタ層１３のゲート幅の総和Ｗ６と、の比Ｗ５／Ｗ６と、電極２０が第２主面１００ｂに設けられている領域と平面視で重なる領域におけるコレクタ層２５のゲート幅の総和Ｗ７と、電極２４が第２主面１００ｂに設けられている領域と平面視で重なる領域におけるコレクタ層２５のゲート幅の総和Ｗ８と、の比Ｗ７／Ｗ８と、が異なる。
半導体装置１ｄにおいて、順電流のセンス比とは、ゲート電極１２にオン電圧が印加されており、かつ、電極２０を基準として電極１９と電極２２とに同じ大きさの負の電圧が印加されている場合の、電極１９を流れる電流Ｉ１３と電極２２を流れる電流Ｉ１３との比Ｉ１３／Ｉ１４である。また、半導体装置１ｄにおいて、逆電流のセンス比とは、ゲート電極２７にオン電圧が印加されており、かつ、電極１９を基準として電極２０と電極２４とに同じ大きさの負の電圧が印加されている場合の、電極２０を流れる電流Ｉ１５と電極２４を流れる電流Ｉ１６との比Ｉ１５／Ｉ１６である。
半導体装置１ｄにおいて、順電流のセンス比と、逆電流のセンス比のうち、大きい方が小さい方の１．２倍以下であるようにするために、平面視における電極２２の面積と平面視における電極２４の面積とが異なるようにしてもよい。
＜Ｄ．実施の形態４＞
本実施の形態は、上述した実施の形態１から３のいずれかにかかる半導体装置を電力変換装置に適用したものである。実施の形態１から３のいずれかにかかる半導体装置の適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに実施の形態１から３のいずれかにかかる半導体装置を適用した場合について説明する。
図１４は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図１４に示す電力変換システムは、電源１６０、電力変換装置２００、負荷３００から構成される。電源１６０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１６０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１６０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１６０と負荷３００の間に接続された三相のインバータであり、電源１６０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１４に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。図４においては駆動回路２０２の出力がＡＮＤ回路１１０を介して半導体装置１ａに入力される構成が示されているが、駆動回路２０２がＡＮＤ回路１１０およびフィードバック部１１２を含んでいてもよい。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子を備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１６０から供給される直流電力を交流電力に変換し、負荷３００に供給する。本実施の形態において主変換回路２０１が備えるスイッチング素子はＲＣ－ＩＧＢＴ素子または両面ゲートＩＧＢＴ素子である。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子、つまり６つのＲＣ－ＩＧＢＴ素子または６つの両面ゲートＩＧＢＴ素子から構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１から３のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１から３のいずれかにかかる半導体装置を適用するため、還流電流を精度よく検知できる。これにより、例えば、スイッチング素子に過電流が流れることにより電力変換装置が破壊されることを抑制できる。
電力変換装置２００がスイッチング素子として半導体装置１ａを備える場合、駆動回路２０２または制御回路２０３またはその両方は、例えば、電極２２を流れる電流と電極２３を流れる電流との少なくともいずれかに基づいて、半導体装置１ａを過電流から保護する。
電力変換装置２００がスイッチング素子として半導体装置１ｂを備える場合、駆動回路２０２または制御回路２０３またはその両方は、例えば、電極２２を流れる電流と電極２４を流れる電流との少なくともいずれかに基づいて、半導体装置１ｂを過電流から保護する。
電力変換装置２００がスイッチング素子として半導体装置１ｃを備える場合、駆動回路２０２または制御回路２０３またはその両方は、例えば、電極２２を流れる電流に基づいて、半導体装置１ｃを過電流から保護する。
電力変換装置２００がスイッチング素子として半導体装置１ｄを備える場合、駆動回路２０２または制御回路２０３またはその両方は、例えば、電極２２を流れる電流と電極２４を流れる電流との少なくともいずれかに基づいて、半導体装置１ｄを過電流から保護する。
電力変換装置２００がスイッチング素子として半導体装置１ａ、半導体装置１ｂまたは半導体装置１ｄを備える場合、例えば、電力変換装置２００は抵抗を備え、当該抵抗は、図４に示されるフィードバック回路１５０におけるセンス抵抗１１１のように、電極２２を流れる電流と、電極２３を流れる電流または電極２４を流れる電流と、が、ともに当該抵抗を流れるように配置されている。駆動回路２０２または制御回路２０３またはその両方は、当該抵抗の両端の電位差に基づいて、半導体装置１ａ、半導体装置１ｂまたは半導体装置１ｄを保護する。半導体装置１ａ、半導体装置１ｂまたは半導体装置１ｄを流れる双方向の電流を一つの抵抗を用いて検知することで、構成が簡略化され、製造コストを抑制できる。
本実施の形態では、２レベルの三相インバータに実施の形態１から３のいずれかにかかる半導体装置を適用する例を説明したが、実施の形態１から３のいずれかにかかる半導体装置の適用は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１から３のいずれかにかかる半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１から３のいずれかにかかる半導体装置を適用することも可能である。
また、実施の形態１から３のいずれかにかかる半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ａ，１ｂ，１ｃ，１ｄ 半導体装置、２ 終端領域、３ パッド領域、３ａ，３ｂ ゲートパッド、１０ ドリフト層、１１，１１ａ，１１ｂ ベース層、１１ｃ アノード層、１２，２７ ゲート電極、１３ エミッタ層、１４，１４ａ，１４ｂ，２５ コレクタ層、１５ カソード層、１６ バッファ層、１７，２６ トレンチ、１８，２８ ゲート絶縁膜、１９ 電極、２０，２２，２３，２４ 電極、２１，２９ 絶縁膜、３１，３１ｂ ＩＧＢＴメイン領域、３２ ダイオードメイン領域、４０ 分離領域、４１，４１ｂ ＩＧＢＴ領域、４２ ダイオード領域、５１，５１ｂ，５２ｂ ＩＧＢＴセンス領域、５２ ダイオードセンス領域、９０ ゲート端子、９１ エミッタセンス端子、９２ ＩＧＢＴセンス端子、９３ ダイオードセンス端子、９４ ダイオードセンス端子、９５ コレクタ端子、９６ エミッタ端子、１００ 半導体基体、１００ａ 第１主面、１００ｂ 第２主面、１１０ ＡＮＤ回路、１１１ センス抵抗、１１２ フィードバック部、１１３ ゲート抵抗、１５０ フィードバック回路、１６０ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (17)

  1. トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、
    第１電極と、
    第２電極と、
    電流センス用の第３電極と、
    電流センス用の第４電極と、
    第１ゲート電極と、
    を備え、
    前記半導体基体は、
    一方主面および他方主面としての第１主面および第２主面と、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、
    前記トランジスタ領域および前記ダイオード領域の間に設けられた分離領域と、
    を有し、
    前記トランジスタ領域は、
    第１導電型の第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられた第２導電型の第２半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の前記第１主面側に選択的に設けられた第１導電型の第４半導体層と、
    を備え、
    前記ダイオード領域は、
    前記第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられた前記第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第５半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第６半導体層と、
    を備え、
    前記第１電極は前記トランジスタ領域の前記第１主面上および前記ダイオード領域の前記第１主面上に設けられており、
    前記第２電極は前記トランジスタ領域の前記第２主面上および前記ダイオード領域の前記第２主面上に設けられており、
    前記第３電極は前記半導体基体の前記トランジスタ領域の前記第１主面上に前記第１電極と離間して設けられており、
    前記第４電極は前記半導体基体の前記ダイオード領域の前記第１主面上に前記第１電極と離間して設けられており、
    前記トランジスタ領域において、前記第３半導体層と前記第４半導体層とは前記第１主面において前記第１電極と電気的に接続されており、
    前記トランジスタ領域において、前記第３半導体層と前記第４半導体層とは前記第１主面において前記第３電極と電気的に接続されており、
    前記トランジスタ領域において、前記第２半導体層は前記第２主面において前記第２電極と電気的に接続されており、
    前記トランジスタ領域において、前記第１ゲート電極は第１絶縁膜を介して前記第１半導体層および前記第３半導体層および前記第４半導体層と対向しており、
    前記ダイオード領域において、前記第６半導体層は前記第１主面において前記第１電極と電気的に接続されており、
    前記ダイオード領域において、前記第６半導体層は前記第１主面において前記第４電極と電気的に接続されており、
    前記ダイオード領域において、前記第５半導体層は前記第２主面において前記第２電極と電気的に接続されている、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１ゲート電極にオン電圧が印加されており、かつ、前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ１と前記第３電極を流れる電流Ｉ２との比Ｉ１／Ｉ２と、
    前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には負、第１導電型がｎ型の場合には正、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ３と前記第３電極を流れる電流Ｉ４との比Ｉ３／Ｉ４と、
    のうち、大きい方は小さい方の１．２倍以下である、
    半導体装置。
  3. トランジスタとダイオードとが共通の半導体基体に形成された半導体装置であって、
    第１電極と、
    第２電極と、
    電流センス用の第３電極と、
    電流センス用の第４電極と、
    第１ゲート電極と、
    を備え、
    前記半導体基体は、
    一方主面および他方主面としての第１主面および第２主面と、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、
    前記トランジスタ領域および前記ダイオード領域の間に設けられた分離領域と、
    を有し、
    前記トランジスタ領域は、
    第１導電型の第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられた第２導電型の第２半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の前記第１主面側に選択的に設けられた第１導電型の第４半導体層と、
    を備え、
    前記ダイオード領域は、
    前記第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられた前記第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第５半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第６半導体層と、
    を備え、
    前記第１電極は前記トランジスタ領域の前記第１主面上および前記ダイオード領域の前記第１主面上に設けられており、
    前記第２電極は前記トランジスタ領域の前記第２主面上および前記ダイオード領域の前記第２主面上に設けられており、
    前記第３電極は前記半導体基体の前記トランジスタ領域の前記第１主面上に前記第１電極と離間して設けられており、
    前記第４電極は前記半導体基体の前記ダイオード領域の前記第２主面上に前記第２電極と離間して設けられており、
    前記トランジスタ領域において、前記第３半導体層と前記第４半導体層とは前記第１主面において前記第１電極と電気的に接続されており、
    前記トランジスタ領域において、前記第３半導体層と前記第４半導体層とは前記第１主面において前記第３電極と電気的に接続されており、
    前記トランジスタ領域において、前記第２半導体層は前記第２主面において前記第２電極と電気的に接続されており、
    前記トランジスタ領域において、前記第１ゲート電極は第１絶縁膜を介して前記第１半導体層および前記第３半導体層および前記第４半導体層と対向しており、
    前記ダイオード領域において、前記第６半導体層は前記第１主面において前記第１電極と電気的に接続されており、
    前記ダイオード領域において、前記第５半導体層は前記第２主面において前記第４電極と電気的に接続されており、
    前記ダイオード領域において、前記第５半導体層は前記第２主面において前記第２電極と電気的に接続されている、
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第１ゲート電極にオン電圧が印加されており、かつ、前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ５と前記第３電極を流れる電流Ｉ６との比Ｉ５／Ｉ６と、
    前記第１電極を基準として前記第２電極と前記第４電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第２電極を流れる電流Ｉ７と前記第４電極を流れる電流Ｉ８との比Ｉ７／Ｉ８と、
    のうち、大きい方は小さい方の１．２倍以下である、
    半導体装置。
  5. 請求項１から４のいずれか１項に記載の半導体装置であって、
    平面視において、前記分離領域内に、前記第２半導体層と前記第５半導体層との境界が少なくとも部分的に含まれる、
    半導体装置。
  6. 請求項１から５のいずれか１項に記載の半導体装置であって、
    前記第５半導体層と前記第８半導体層とは一体的である、
    半導体装置。
  7. トランジスタが半導体基体に形成された半導体装置であって、
    第１電極と、
    第２電極と、
    電流センス用の第３電極と、
    第１ゲート電極と、
    第２ゲート電極と、
    を備え、
    前記半導体基体は、一方主面および他方主面としての第１主面および第２主面を有し、
    前記半導体基体は、
    第１導電型の第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の前記第２主面側に選択的に設けられた第１導電型の第７半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の前記第１主面側に選択的に設けられた第１導電型の第４半導体層と、
    を備え、
    前記第１電極は前記半導体基体の前記第１主面上に設けられており、
    前記第２電極は前記半導体基体の前記第２主面上に設けられており、
    前記第３電極は前記半導体基体の前記第１主面上に前記第１電極と離間して設けられており、
    前記第３半導体層と前記第４半導体層とは前記第１主面において前記第１電極と電気的に接続されており、
    前記第３半導体層と前記第４半導体層とは前記第１主面において前記第３電極と電気的に接続されており、
    前記第２半導体層と前記第７半導体層とは前記第２主面において前記第２電極と電気的に接続されており、
    前記第１ゲート電極は第１絶縁膜を介して前記第１半導体層および前記第３半導体層および前記第４半導体層と対向しており、
    前記第２ゲート電極は第２絶縁膜を介して前記第１半導体層および前記第２半導体層および前記第７半導体層および第８半導体層と対向している、
    半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記第１ゲート電極にオン電圧が印加されており、かつ、前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ９と前記第３電極を流れる電流Ｉ１０との比Ｉ９／Ｉ１０と、
    前記第２ゲート電極にオン電圧が印加されており、かつ、前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には負、第１導電型がｎ型の場合には正、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ１１と前記第３電極を流れる電流Ｉ１２との比Ｉ１１／Ｉ１２と、
    のうち、大きい方は小さい方の１．２倍以下である、
    半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記第１ゲート電極は前記半導体基体の前記第１主面に面内の第１方向に延在して設けられた第１トレンチ内に前記第１絶縁膜を介して設けられており、
    前記第２ゲート電極は前記半導体基体の前記第２主面に面内の第２方向に延在して設けられた第２トレンチ内に前記第２絶縁膜を介して設けられており、
    前記第４半導体層は前記第１主面において前記第１トレンチと接するように設けられており、
    前記第７半導体層は前記第２主面において前記第２トレンチと接するように設けられており、
    前記第１電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第４半導体層が前記第１主面において前記第１トレンチと接している前記第１方向の幅の総和Ｗ１と、前記第３電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第４半導体層が前記第１主面において前記第１トレンチと接している前記第１方向の幅の総和Ｗ２と、の比Ｗ１／Ｗ２と、
    前記第１電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第７半導体層が前記第２主面において前記第２トレンチと接している前記第２方向の幅の総和Ｗ３と、前記第３電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第７半導体層が前記第２主面において前記第２トレンチと接している前記第２方向の幅の総和Ｗ４と、の比Ｗ３／Ｗ４と、
    は異なる、
    半導体装置。
  10. トランジスタが半導体基体に形成された半導体装置であって、
    第１電極と、
    第２電極と、
    電流センス用の第３電極と、
    電流センス用の第４電極と、
    第１ゲート電極と、
    第２ゲート電極と、
    を備え、
    前記半導体基体は、一方主面および他方主面としての第１主面および第２主面を有し、
    前記半導体基体は、
    第１導電型の第１半導体層と、
    前記第１半導体層の前記第２主面側に設けられ前記第１半導体層よりも第１導電型の不純物濃度の高い第１導電型の第８半導体層と、
    前記第８半導体層の前記第２主面側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の前記第２主面側に選択的に設けられた第１導電型の第７半導体層と、
    前記第１半導体層の前記第１主面側に設けられた第２導電型の第３半導体層と、
    前記第３半導体層の前記第１主面側に選択的に設けられた第１導電型の第４半導体層と、
    を備え、
    前記第１電極は前記半導体基体の前記第１主面上に設けられており、
    前記第２電極は前記半導体基体の前記第２主面上に設けられており、
    前記第３電極は前記半導体基体の前記第１主面上に前記第１電極と離間して設けられており、
    前記第４電極は前記半導体基体の前記第２主面上に前記第２電極と離間して設けられており、
    前記第３半導体層と前記第４半導体層とは前記第１主面において前記第１電極と電気的に接続されており、
    前記第３半導体層と前記第４半導体層とは前記第１主面において前記第３電極と電気的に接続されており、
    前記第２半導体層と前記第７半導体層とは前記第２主面において前記第２電極と電気的に接続されており、
    前記第２半導体層と前記第７半導体層とは前記第２主面において前記第４電極と電気的に接続されており、
    前記第１ゲート電極は第１絶縁膜を介して前記第１半導体層および前記第３半導体層および前記第４半導体層と対向しており、
    前記第２ゲート電極は第２絶縁膜を介して前記第１半導体層および前記第２半導体層および前記第７半導体層および第８半導体層と対向している、
    半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    前記第１ゲート電極にオン電圧が印加されており、かつ、前記第２電極を基準として前記第１電極と前記第３電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第１電極を流れる電流Ｉ１３と前記第３電極を流れる電流Ｉ１４との比Ｉ１３／Ｉ１４と、
    前記第２ゲート電極にオン電圧が印加されており、かつ、前記第１電極を基準として前記第２電極と前記第４電極とに同じ大きさの、第１導電型がｐ型の場合には正、第１導電型がｎ型の場合には負、の電圧が印加されている場合の、前記第２電極を流れる電流Ｉ１５と前記第４電極を流れる電流Ｉ１６との比Ｉ１５／Ｉ１６と、
    のうち、大きい方は小さい方の１．２倍以下である、
    半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記第１ゲート電極は前記半導体基体の前記第１主面に面内方向の一方向である第１方向に延在して設けられた第１トレンチ内に前記第１絶縁膜を介して設けられており、
    前記第２ゲート電極は前記半導体基体の前記第２主面に面内方向の一方向である第２方向に延在して設けられた第２トレンチ内に前記第２絶縁膜を介して設けられており、
    前記第４半導体層は前記第１主面において前記第１トレンチと接するように設けられており、
    前記第７半導体層は前記第２主面において前記第２トレンチと接するように設けられており、
    前記第１電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第４半導体層が前記第１主面において前記第１トレンチと接している前記第１方向の幅の総和Ｗ５と、前記第３電極が前記第１主面に設けられている領域と平面視で重なる領域において前記第４半導体層が前記第１主面において前記第１トレンチと接している前記第１方向の幅の総和Ｗ６と、の比Ｗ５／Ｗ６と、
    前記第２電極が前記第２主面に設けられている領域と平面視で重なる領域において前記第７半導体層が前記第２主面において前記第２トレンチと接している前記第２方向の幅の総和Ｗ７と、前記第４電極が前記第２主面に設けられている領域と平面視で重なる領域において前記第７半導体層が前記第２主面において前記第２トレンチと接している前記第２方向の幅の総和Ｗ８と、の比Ｗ７／Ｗ８と、
    は異なる、
    半導体装置。
  13. 請求項１１に記載の半導体装置であって、
    平面視における前記第３電極の面積と平面視における前記第４電極の面積とは異なる、
    半導体装置。
  14. 請求項１から１３のいずれか１項に記載の半導体装置を有する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備え、
    前記主変換回路は入力される電力を変換して出力する、
    電力変換装置。
  15. 請求項１４に記載の電力変換装置であって、
    前記半導体装置は請求項１、３、または９に記載の半導体装置であり、
    前記駆動回路または前記制御回路またはその両方は、前記第３電極を流れる電流と前記第４電極を流れる電流との少なくともいずれかに基づいて、前記半導体装置を過電流から保護する、
    電力変換装置。
  16. 請求項１４または１５に記載の電力変換装置であって、
    前記半導体装置は請求項１、３、または９に記載の半導体装置であり、
    抵抗を備え、
    前記抵抗は前記第３電極を流れる電流が前記抵抗を流れるよう配置されており、
    前記抵抗は前記第４電極を流れる電流が前記抵抗を流れるよう配置されており、
    前記駆動回路または前記制御回路またはその両方は、前記抵抗の両端の電位差に基づいて、前記半導体装置を過電流から保護する、
    電力変換装置。
  17. 請求項１４に記載の電力変換装置であって、
    前記半導体装置は請求項６に記載の半導体装置であり、
    前記駆動回路または前記制御回路またはその両方は、前記第３電極を流れる電流に基づいて、前記半導体装置を過電流から保護する、
    電力変換装置。
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