JP2016134600A - 半導体装置 - Google Patents

Abstract

【課題】配線層を増加せずに、トランジスタの高調波信号を低減することができる半導体装置を提供することを課題とする。
【解決手段】半導体装置は、ゲート、ソース及びドレインを含むトランジスタ（１０４）と、前記トランジスタのゲートに接続されるゲート電極（Ｇ２）と、前記トランジスタのソースに接続されるソース電極（Ｓ２）と、前記トランジスタのドレインに接続されるドレイン電極（Ｄ１）と、前記ソース電極に接続され、前記ゲート電極の上方を覆う位置に配置されるソースウォール（Ｗ２）と、前記ゲート電極又は前記ドレイン電極に接続されるスタブ（１０１）とを有し、前記スタブは、前記ソースウォールと同じ層に形成される。
【選択図】図１

Description

本発明は、半導体装置に関する。

素子形成領域内に、能動素子領域及びスタブ領域が設定された基板を備える半導体装置が知られている（特許文献１参照）。半導体素子は、能動素子領域の基板上に形成された半導体成長部と、半導体成長部上に形成された第１主電極及び第２主電極とで構成される。第１絶縁膜は、スタブ領域の基板の上面から半導体成長部の側面に亘って形成される。接地電極は、第１絶縁膜上に形成され、第２主電極と電気的に接続されている。第２絶縁膜は、接地電極上に形成される。スタブ電極は、第２絶縁膜上に形成され、第１主電極と電気的に接続されている。

半導体基板の表面部に形成された活性領域上に交互に１つずつ配置された複数のドレインフィンガ電極及びソースフィンガ電極を備える高出力電界効果トランジスタが知られている（特許文献２参照）。複数のゲートフィンガ電極は、隣接するドレインフィンガ電極及びソースフィンガ電極の各間にそれぞれ１つずつ配置される。ドレイン電極パッドは、活性領域の外側に配置され、複数のドレインフィンガ電極を連結する。ゲート電極パッドは、活性領域を間に挟んでドレイン電極パッドと対向して配置され、複数のゲートフィンガ電極を連結するゲートバスバーに接続される。ソース電極パッドは、活性領域から離れて配置され、ソースフィンガ電極を連結する。第１の導体層は、半導体基板の裏面に設けられる。バイアホールは、ソース電極パッドと半導体基板の裏面に設けられた第１の導体層との間に設けられる。第２の導体層は、バイアホール内に形成され、ソース電極パッドと第１の導体層とを接続する。複数のオープンスタブは、ドレイン電極パッドに接続される。

特開２０１１−１７１６２２号公報 特開平１１−１５０１２６号公報

トランジスタの入力端子及び出力端子に高調波信号が伝搬すると、トランジスタの動作効率が低下してしまう。また、スタブを設けると、半導体装置の面積が大きくなってしまう。また、スタブのための新たな配線層を追加すると、プロセス数が増加し、コストが増加してしまう。

本発明の目的は、配線層を増加せずに、トランジスタの高調波信号を低減することができる半導体装置を提供することである。

半導体装置は、ゲート、ソース及びドレインを含むトランジスタと、前記トランジスタのゲートに接続されるゲート電極と、前記トランジスタのソースに接続されるソース電極と、前記トランジスタのドレインに接続されるドレイン電極と、前記ソース電極に接続され、前記ゲート電極の上方を覆う位置に配置されるソースウォールと、前記ゲート電極又は前記ドレイン電極に接続されるスタブとを有し、前記スタブは、前記ソースウォールと同じ層に形成される。

ソースウォールと同じ層にスタブを形成することにより、配線層を増加せずに、トランジスタの高調波信号を低減することができる。

図１（Ａ）は第１の実施形態による半導体装置の構成例を示す平面図であり、図１（Ｂ）は図１（Ａ）の半導体装置のＩＢ−ＩＢ線に沿った断面図である。 図２は、図１（Ａ）及び（Ｂ）の半導体装置の等価回路図である。 図３は、第１の参考技術による半導体装置の構成例を示す平面図である。 図４は、第２の参考技術による半導体装置の構成例を示す断面図である。 図５は、第２の実施形態による半導体装置の構成例を示す平面図である。 図６は、第３の実施形態による半導体装置の構成例を示す平面図である。 図７は、第４の実施形態による半導体装置の構成例を示す平面図である。

（第１の実施形態）
図１（Ａ）は第１の実施形態による半導体装置の構成例を示す平面図であり、図１（Ｂ）は図１（Ａ）の半導体装置のＩＢ−ＩＢ線に沿った断面図である。図２は、図１（Ａ）及び（Ｂ）の半導体装置の等価回路図である。

入力ノードＩＮは、ゲートバス電極１１１に接続される。ゲートバス電極１１１は、ゲート分岐点１１３で複数のゲートフィンガ電極Ｇ１〜Ｇ５に分岐する。ゲートフィンガ電極Ｇ１〜Ｇ５は、それぞれ、ＧａＮの高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）１０４のゲートに接続される。

なお、トランジスタ１０４は、高電子移動度トランジスタの例を以下に説明するが、ＭＯＳ電界効果トランジスタ等のその他の電界効果トランジスタでもよい。

出力ノードＯＵＴは、ドレインバス電極１１２に接続される。ドレインバス電極１１２は、ドレイン分岐点１１４で複数のドレインフィンガ電極Ｄ１〜Ｄ３に分岐する。ドレインフィンガ電極Ｄ１〜Ｄ３は、それぞれ、高電子移動度トランジスタ１０４のドレインに接続される。なお、出力ノードＯＵＴには、例えば正のドレインバイアス電位が印加される。

基準電位ノード（グランド電位ノード）ＧＮＤは、ソースバス電極１１５に接続される。ソースバス電極１１５は、複数のソースフィンガ電極Ｓ１〜Ｓ３に分岐する。ソースフィンガ電極Ｓ１〜Ｓ３は、それぞれ、高電子移動度トランジスタ１０４のソースに接続される。

トランジスタ２０１は、ドレインがドレインフィンガ電極Ｄ１に接続され、ゲートがゲートフィンガ電極Ｇ１に接続され、ソースがソースフィンガ電極Ｓ１に接続される。トランジスタ２０２は、ドレインがドレインフィンガ電極Ｄ１に接続され、ゲートがゲートフィンガ電極Ｇ２に接続され、ソースがソースフィンガ電極Ｓ２に接続される。トランジスタ２０３は、ドレインがドレインフィンガ電極Ｄ２に接続され、ゲートがゲートフィンガ電極Ｇ３に接続され、ソースがソースフィンガ電極Ｓ２に接続される。トランジスタ２０４は、ドレインがドレインフィンガ電極Ｄ２に接続され、ゲートがゲートフィンガ電極Ｇ４に接続され、ソースがソースフィンガ電極Ｓ３に接続される。トランジスタ２０５は、ドレインがドレインフィンガ電極Ｄ３に接続され、ゲートがゲートフィンガ電極Ｇ５に接続され、ソースがソースフィンガ電極Ｓ３に接続される。高電子移動度トランジスタ１０４は、トランジスタ２０１〜２０５が並列に接続されている。これにより、高電子移動度トランジスタ１０４のサイズを大きくすることができる。

図１（Ｂ）に示すように、ゲートフィンガ電極Ｇ２は、ドレインフィンガ電極Ｄ１及びソースフィンガ電極Ｓ２の間に形成される。ゲートフィンガ電極Ｇ１は、ソースフィンガ電極Ｓ１及びドレインフィンガ電極Ｄ１の間に形成される。ゲートフィンガ電極Ｇ３は、ソースフィンガ電極Ｓ２及びドレインフィンガ電極Ｄ２の間に形成される。ゲートフィンガ電極Ｇ４は、ドレインフィンガ電極Ｄ２及びソースフィンガ電極Ｓ３の間に形成される。ゲートフィンガ電極Ｇ５は、ソースフィンガ電極Ｓ３及びドレインフィンガ電極Ｄ３の間に形成される。

次に、ソースウォールＷ１〜Ｗ５について説明する。図１（Ｂ）に示すように、ソースウォールＷ２は、ソースフィンガ電極Ｓ２に接続され、ゲートフィンガ電極Ｇ２の上方を覆う位置に配置される。ソースウォールＷ１は、ソースフィンガ電極Ｓ１に接続され、ゲートフィンガ電極Ｇ１の上方を覆う位置に配置される。ソースウォールＷ３は、ソースフィンガ電極Ｓ２に接続され、ゲートフィンガ電極Ｇ３の上方を覆う位置に配置される。ソースウォールＷ４は、ソースフィンガ電極Ｓ３に接続され、ゲートフィンガ電極Ｇ４の上方を覆う位置に配置される。ソースウォールＷ５は、ソースフィンガ電極Ｓ３に接続され、ゲートフィンガ電極Ｇ５の上方を覆う位置に配置される。

図１（Ｂ）において、ドレインフィンガ電極Ｄ１に正電位が印加され、ゲートフィンガ電極Ｇ２に負電位が印加されると、ソースウォールＷ２がない場合、ドレインフィンガ電極Ｄ１からゲートフィンガ電極Ｇ２への電界が集中し、ゲートフィンガ電極Ｇ２とドレインフィンガ電極Ｄ１との間の絶縁が劣化し、寿命が短くなってしまう。ソースウォールＷ２を設けることにより、ドレインフィンガ電極Ｄ１からゲートフィンガ電極Ｇ２への電界と、ドレインフィンガ電極Ｄ１からソースウォールＷ２への電界とに分散される。これにより、ゲートフィンガ電極Ｇ２とドレインフィンガ電極Ｄ１との間の絶縁劣化を防止し、寿命を長くすることができる。以上の理由により、ソースウォールＷ１〜Ｗ５が設けられる。

高電子移動度トランジスタ１０４を高効率動作させるため、非線形領域で動作させると、入力信号波形及び出力信号波形が歪む。そのため、高電子移動度トランジスタ１０４では、入力ノードＩＮが接続されるゲートバス電極１１１及び出力ノードＯＵＴが接続されるドレインバス電極１１２に対して、基本波信号の他、基本波信号の整数倍の周波数を持つ高調波信号が伝搬する。本実施形態では、出力ノードＯＵＴが接続されるドレインバス電極１１２に伝搬する高調波信号を低減するため、オープンスタブ１０１を設ける。なお、入力ノードＩＮが接続されるゲートバス電極１１１に伝搬する高調波信号を低減するためのオープンスタブについては、第２の実施形態で後述する。

オープンスタブ１０１は、一端がドレインバス電極１１２のドレイン分岐点１１４付近に接続され、他端が開放端である。また、図１（Ｂ）に示すように、オープンスタブ１０１は、ソースウォールＷ１〜Ｗ５と同じ層に形成される。また、オープンスタブ１０１の一部は、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。また、オープンスタブ１０１の他の一部は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。

まず、ソースバス電極１１５、ソースフィンガ電極Ｓ１〜Ｓ３、ドレインバス電極１１２及びドレインフィンガ電極Ｄ１〜Ｄ３をオーミック接触により、それぞれ、高電子移動度トランジスタ１０４のソース及びドレインに接続するように、形成する。ソースバス電極１１５、ソースフィンガ電極Ｓ１〜Ｓ３、ドレインバス電極１１２及びドレインフィンガ電極Ｄ１〜Ｄ３の材料は、例えば金である。

次に、ゲートバス電極１１１及びゲートフィンガ電極Ｇ１〜Ｇ５を高電子移動度トランジスタ１０４のゲートに接続するように、形成する。ゲートバス電極１１１及びゲートフィンガ電極Ｇ１〜Ｇ５の材料は、例えば金である。

次に、それらを覆うように、ＳｉＮ層（絶縁層）１０３を形成する。次に、ソースウォールＷ１〜Ｗ５及びオープンスタブ１０１を、同じ配線層に形成する。ソースウォールＷ１〜Ｗ５及びオープンスタブ１０１の材料は、例えば金である。その後、それらを覆うように、ＳｉＮ層１０３を形成する。

以上のように、ソースウォールＷ１〜Ｗ５と同じ層に、ソースウォールＷ１〜Ｗ５とは分離され、かつゲートフィンガ電極Ｇ２等とドレインフィンガ電極Ｄ１等との間の領域の上方に例えば幅３μｍのオープンスタブ（配線）１０１を形成する。オープンスタブ１０１の配線長は、高調波処理が最も効果的に効く長さとする。例えば、ドレイン電極１１２，Ｄ１〜Ｄ３の実効比誘電率ε_rは、ドレイン電極１１２，Ｄ１〜Ｄ３に影響を与える周囲の誘電体の平均の比誘電率である。入力ノードＩＮの入力信号及び出力ノードＯＵＴの出力信号の周波数は、例えば３ＧＨｚである。３ＧＨｚの基本波に対して、２倍波におけるインピーダンスをオープンとしたい場合、オープンスタブ１０１の総配線長を１／（８０×ε_r ^0.5）ｍとする。これにより、オープンスタブ１０１に入力した２倍波信号は、オープンスタブ１０１の開放端で反射し、オープンスタブ１０１の入力端で２倍波信号が打ち消される。オープンスタブ１０１を設けることにより、ドレインバス電極１１２における２倍波信号を低減することができ、高電子移動度トランジスタ１０４の動作効率を向上させることができる。

オープンスタブ１０１は、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方において、ゲートフィンガ電極Ｇ２に対して平行に形成される。オープンスタブ１０１の総配線長がゲートフィンガ電極Ｇ２の幅より長い場合、図１（Ａ）のように、オープンスタブ１０１を延長し、ゲートフィンガ電極Ｇ２に隣接するゲートフィンガ電極Ｇ１に対して平行にオープンスタブ１０１を形成する。すなわち、オープンスタブ１０１は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方において、ゲートフィンガ電極Ｇ１に対して平行に形成される。

図３は、第１の参考技術による半導体装置の構成例を示す平面図である。図３の半導体装置は、図１（Ａ）及び（Ｂ）の半導体装置に対して、オープンスタブ１０１の代わりに、オープンスタブ３０１を設けたものである。オープンスタブ３０１は、トランジスタ領域の外の領域において、直線状に形成される。上記のように、基本波の周波数が３ＧＨｚの場合、オープンスタブ３０１の総配線長はｍｍオーダと長くなるので、半導体装置の面積が大きくなってしまう。

これに対し、図１（Ａ）及び（Ｂ）の半導体装置では、オープンスタブ１０１がトランジスタ領域の上方に形成される。すなわち、オープンスタブ１０１は、ゲートフィンガ電極Ｇ２等及びドレインフィンガ電極Ｄ１等の間の領域の上方において、ゲートフィンガ電極Ｇ２等に対して平行に形成される。これにより、半導体装置１０１の面積を小さくすることができる。

図４は、第２の参考技術による半導体装置の構成例を示す断面図である。図４の半導体装置は、図１（Ａ）及び（Ｂ）の半導体装置に対して、オープンスタブ１０１の代わりに、オープンスタブ４０１を設けたものである。オープンスタブ４０１は、ソースウォールＷ２等の上方の配線層に形成される。この場合、ソースウォールＷ２等の配線層とは別に、新たにオープンスタブ４０１のための配線層を追加する必要があり、プロセス数が増加し、コストが増加してしまう。すなわち、多層配線技術を必要とする。

これに対し、図１（Ａ）及び（Ｂ）の半導体装置では、オープンスタブ１０１は、ソースウォールＷ２等と同じ層に形成される。これにより、オープンスタブ１０１のための新たな配線層を増加せず、すなわちプロセス数を増加せず、コスト増加を防止することができる。すなわち、多層配線技術を必要としない。

（第２の実施形態）
図５は、第２の実施形態による半導体装置の構成例を示す平面図である。図５の半導体装置は、図１（Ａ）及び（Ｂ）の半導体装置に対して、オープンスタブ１０１の代わりに、オープンスタブ５０１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

オープンスタブ５０１は、一端がゲートバス電極１１１のゲート分岐点１１３付近に接続され、他端が開放端である。また、オープンスタブ５０１は、図１（Ｂ）と同様に、ソースウォールＷ１〜Ｗ５と同じ層に形成される。また、オープンスタブ１０１の一部は、ゲートフィンガ電極Ｇ３及びドレインフィンガ電極Ｄ２の間の領域の上方に形成される。また、オープンスタブ１０１の他の一部は、図１（Ｂ）と同様に、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。また、オープンスタブ１０１のさらに他の一部は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。

以上のように、ソースウォールＷ１〜Ｗ５と同じ層に、ソースウォールＷ１〜Ｗ５とは分離され、かつゲートフィンガ電極Ｇ３等とドレインフィンガ電極Ｄ２等との間の領域の上方に例えば幅３μｍのオープンスタブ（配線）５０１を形成する。オープンスタブ５０１の配線長は、高調波処理が最も効果的に効く長さとする。例えば、ゲート電極１１１，Ｇ１〜Ｇ５の実効比誘電率ε_rは、ゲート電極１１１，Ｇ１〜Ｇ５に影響を与える周囲の誘電体の平均の比誘電率である。入力ノードＩＮの入力信号及び出力ノードＯＵＴの出力信号の周波数は、例えば３ＧＨｚである。３ＧＨｚの基本波に対して、２倍波におけるインピーダンスをオープンとしたい場合、オープンスタブ５０１の総配線長を１／（８０×ε_r ^0.5）ｍとする。これにより、オープンスタブ５０１に入力した２倍波信号は、オープンスタブ５０１の開放端で反射し、オープンスタブ５０１の入力端で２倍波信号が打ち消される。オープンスタブ５０１を設けることにより、ゲートバス電極１１１における２倍波信号を低減することができ、高電子移動度トランジスタ１０４の動作効率を向上させることができる。

オープンスタブ５０１は、ゲートフィンガ電極Ｇ３及びドレインフィンガ電極Ｄ２の間の領域の上方において、ゲートフィンガ電極Ｇ３に対して平行に形成される。オープンスタブ５０１の総配線長がゲートフィンガ電極Ｇ３の幅より長い場合、図５のように、オープンスタブ５０１を延長し、ゲートフィンガ電極Ｇ３に隣接するゲートフィンガ電極Ｇ２に対して平行にオープンスタブ５０１を形成する。すなわち、オープンスタブ５０１は、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方において、ゲートフィンガ電極Ｇ２に対して平行に形成される。また、オープンスタブ５０１の総配線長がゲートフィンガ電極Ｇ３及びＧ２の幅より長い場合、図５のように、オープンスタブ５０１を延長し、ゲートフィンガ電極Ｇ２に隣接するゲートフィンガ電極Ｇ１に対して平行にオープンスタブ５０１を形成する。すなわち、オープンスタブ５０１は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方において、ゲートフィンガ電極Ｇ１に対して平行に形成される。

（第３の実施形態）
図６は、第３の実施形態による半導体装置の構成例を示す平面図である。図６の半導体装置は、図５の半導体装置に対して、オープンスタブ５０１の代わりに、ショートスタブ６０１を設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。

ショートスタブ６０１は、一端が容量６０２を介してゲートバス電極１１１のゲート分岐点１１３付近に接続され、他端がビアホール６０３を介して基準電位ノード（グランド電位ノード）ＧＮＤに接続される。基準電位ノードＧＮＤは、固定電位ノードである。ショートスタブ６０１は、ドレイン電極６０４の上方の領域を介して、ビアホール６０３に接続される。また、ショートスタブ６０１は、図１（Ｂ）と同様に、ソースウォールＷ１〜Ｗ５と同じ層に形成される。また、ショートスタブ６０１の一部は、ゲートフィンガ電極Ｇ３及びドレインフィンガ電極Ｄ２の間の領域の上方に形成される。また、ショートスタブ６０１の他の一部は、図１（Ｂ）と同様に、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。また、ショートスタブ６０１のさらに他の一部は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。

以上のように、ソースウォールＷ１〜Ｗ５と同じ層に、ソースウォールＷ１〜Ｗ５とは分離され、かつゲートフィンガ電極Ｇ３等とドレインフィンガ電極Ｄ２等との間の領域の上方に例えば幅３μｍのショートスタブ（配線）６０１を形成する。ショートスタブ６０１の配線長は、高調波処理が最も効果的に効く長さとする。例えば、ゲート電極１１１，Ｇ１〜Ｇ５の実効比誘電率ε_rは、ゲート電極１１１，Ｇ１〜Ｇ５に影響を与える周囲の誘電体の平均の比誘電率である。入力ノードＩＮの入力信号及び出力ノードＯＵＴの出力信号の周波数は、例えば３ＧＨｚである。３ＧＨｚの基本波に対して、２倍波におけるインピーダンスをオープンとしたい場合、ショートスタブ６０１の総配線長を１／（８０×ε_r ^0.5）ｍとする。これにより、ショートスタブ６０１に入力した２倍波信号は、ショートスタブ６０１の固定端で反射し、ショートスタブ６０１の入力端で２倍波信号が打ち消される。ショートスタブ６０１を設けることにより、ゲートバス電極１１１における２倍波信号を低減することができ、高電子移動度トランジスタ１０４の動作効率を向上させることができる。

ショートスタブ６０１の固定端では、ショートスタブ６０１をトランジスタ領域の外部まで引き出し、ショートスタブ６０１をビアホール６０３に接続する。ビアホール６０３は、基準電位ノードＧＮＤに接続される。そのため、ショートスタブ６０１の入力端付近で、１０ｐＦの容量６０２をショートスタブ６０１に直列に接続することにより、ゲートバス電極１１１は基準電位ノードＧＮＤに対して直流（ＤＣ）的に切断される。

（第４の実施形態）
図７は、第４の実施形態による半導体装置の構成例を示す平面図である。図７の半導体装置は、図６の半導体装置に対して、ショートスタブ６０１の代わりに、ショートスタブ７０１を設けたものである。以下、本実施形態が第３の実施形態と異なる点を説明する。

ショートスタブ７０１は、一端が容量７０２を介してドレインバス電極１１２のドレイン分岐点１１４付近に接続され、他端がビアホール７０３を介して基準電位ノード（グランド電位ノード）ＧＮＤに接続される。ショートスタブ７０１は、ドレイン電極６０４の上方の領域を介して、ビアホール７０３に接続される。また、ショートスタブ７０１は、図１（Ｂ）と同様に、ソースウォールＷ１〜Ｗ５と同じ層に形成される。また、ショートスタブ７０１の一部は、図１（Ｂ）と同様に、ゲートフィンガ電極Ｇ２及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。また、ショートスタブ７０１の他の一部は、ゲートフィンガ電極Ｇ１及びドレインフィンガ電極Ｄ１の間の領域の上方に形成される。

以上のように、ソースウォールＷ１〜Ｗ５と同じ層に、ソースウォールＷ１〜Ｗ５とは分離され、かつゲートフィンガ電極Ｇ２等とドレインフィンガ電極Ｄ１等との間の領域の上方に例えば幅３μｍのショートスタブ（配線）７０１を形成する。ショートスタブ７０１の配線長は、高調波処理が最も効果的に効く長さとする。例えば、ドレイン電極１１２，Ｄ１〜Ｄ３の実効比誘電率ε_rは、ドレイン電極１１２，Ｄ１〜Ｄ３に影響を与える周囲の誘電体の平均の比誘電率である。入力ノードＩＮの入力信号及び出力ノードＯＵＴの出力信号の周波数は、例えば３ＧＨｚである。３ＧＨｚの基本波に対して、２倍波におけるインピーダンスをオープンとしたい場合、ショートスタブ７０１の総配線長を１／（８０×ε_r ^0.5）ｍとする。これにより、ショートスタブ７０１に入力した２倍波信号は、ショートスタブ７０１の固定端で反射し、ショートスタブ７０１の入力端で２倍波信号が打ち消される。ショートスタブ７０１を設けることにより、ドレインバス電極１１２における２倍波信号を低減することができ、高電子移動度トランジスタ１０４の動作効率を向上させることができる。

ショートスタブ７０１の固定端では、ショートスタブ７０１をトランジスタ領域の外部まで引き出し、ショートスタブ７０１をビアホール７０３に接続する。ビアホール７０３は、基準電位ノードＧＮＤに接続される。そのため、ショートスタブ７０１の入力端付近で、１０ｐＦの容量７０２をショートスタブ７０１に直列に接続することにより、ドレインバス電極１１２は基準電位ノードＧＮＤに対して直流（ＤＣ）的に切断される。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ オープンスタブ
１０３ ＳｉＮ層
１０４ 高電子移動度トランジスタ
１１１ ゲートバス電極
１１２ ドレインバス電極
１１３ ゲート分岐点
１１４ ドレイン分岐点
１１５ ソースバス電極
Ｇ１〜Ｇ５ ゲートフィンガ電極
Ｓ１〜Ｓ３ ソースフィンガ電極
Ｄ１〜Ｄ３ ドレインフィンガ電極
Ｗ１〜Ｗ５ ソースウォール

Claims (10)

1. ゲート、ソース及びドレインを含むトランジスタと、
   前記トランジスタのゲートに接続されるゲート電極と、
   前記トランジスタのソースに接続されるソース電極と、
   前記トランジスタのドレインに接続されるドレイン電極と、
   前記ソース電極に接続され、前記ゲート電極の上方を覆う位置に配置されるソースウォールと、
   前記ゲート電極又は前記ドレイン電極に接続されるスタブとを有し、
   前記スタブは、前記ソースウォールと同じ層に形成されることを特徴とする半導体装置。
2. 前記スタブの少なくとも一部は、前記ゲート電極及び前記ドレイン電極の間の領域の上方に形成されることを特徴とする請求項１記載の半導体装置。
3. 前記ゲート電極は、入力ノードに接続され、
   前記ドレイン電極は、出力ノードに接続され、
   前記ソース電極は、基準電位ノードに接続されることを特徴とする請求項１又は２記載の半導体装置。
4. 前記ゲート電極は、複数のゲートフィンガ電極に分岐し、
   前記ソース電極は、複数のソースフィンガ電極に分岐し、
   前記ドレイン電極は、複数のドレインフィンガ電極に分岐し、
   前記ソースウォールは、複数のソースウォールであり、
   前記複数のソースウォールは、それぞれ、前記複数のソースフィンガ電極に接続され、前記複数のゲートフィンガ電極の上方を覆う位置に配置されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記スタブの少なくとも一部は、前記ゲートフィンガ電極に対して平行であることを特徴とする請求項４記載の半導体装置。
6. 前記トランジスタは、高電子移動度トランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記スタブは、一端が前記ドレイン電極に接続され、他端が開放端であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記スタブは、一端が前記ゲート電極に接続され、他端が開放端であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
9. 前記スタブは、一端が容量を介して前記ゲート電極に接続され、他端が固定電位ノードに接続されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
10. 前記スタブは、一端が容量を介して前記ドレイン電極に接続され、他端が固定電位ノードに接続されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。

Images