JP7242777B2 - バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス - Google Patents

バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス Download PDF

Info

Publication number
JP7242777B2
JP7242777B2 JP2021131203A JP2021131203A JP7242777B2 JP 7242777 B2 JP7242777 B2 JP 7242777B2 JP 2021131203 A JP2021131203 A JP 2021131203A JP 2021131203 A JP2021131203 A JP 2021131203A JP 7242777 B2 JP7242777 B2 JP 7242777B2
Authority
JP
Japan
Prior art keywords
gate
transistor
finger
jumper
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021131203A
Other languages
English (en)
Other versions
JP2022002308A (ja
Inventor
エム． ウッド、サイモン
ミリガン、ジェイムズ
フラワーズ、ミッチェル
ファレル、ドナルド
フェイド、カーレッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Wolfspeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/587,830 external-priority patent/US10128365B2/en
Priority claimed from US15/608,048 external-priority patent/US9947616B2/en
Application filed by Wolfspeed Inc filed Critical Wolfspeed Inc
Publication of JP2022002308A publication Critical patent/JP2022002308A/ja
Priority to JP2023035192A priority Critical patent/JP7538275B2/ja
Application granted granted Critical
Publication of JP7242777B2 publication Critical patent/JP7242777B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Amplifiers (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Microwave Amplifiers (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本明細書で説明する本発明の概念は、マイクロ電子デバイスに関し、より詳細には、単位セル・ベースの構造を有する高電力高周波トランジスタに関する。
近年、無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）、及びＸバンド（１０ＧＨｚ）などの高周波数で動作しながら、高電力の処理能力を必要とする電気回路が、より普及している。高電力、高周波回路の増加により、それに対応して、無線周波数及びマイクロ波周波数で確実に動作可能で、それでもなお、より高い電力負荷を処理できるトランジスタの需要が増加してきた。
増大した出力電力を提供するために、より大きいゲート周辺部を備えるトランジスタが開発されてきた。トランジスタの実効ゲート周辺部を増加させる１つの技法は、並列に接続された複数のトランジスタ・セルを設けることである。たとえば、高電力トランジスタは、図１に示すように、それぞれの細長いソース接点とドレイン接点との間で並列に延在する複数のゲート・フィンガを備えることができる。
特に、図１は、半導体構造体２０上にゲート・パッド１２と、ソース・パッド２２と、ドレイン・パッド３２とを備える、従来のトランジスタ構造１０の金属レイアウトを示す。図１は、デバイスの平面図である（すなわち、デバイスを上から見下ろしている）。図１に示すように、従来のトランジスタ１０では、ゲート・パッド１２は、ゲート・バス１４を通って第１の方向（たとえば、図１に示すｙ方向）に並列に延在する、複数のゲート・フィンガ１６に接続される。ソース・パッド２２は、ソース・バス２４を介して複数の並列のソース接点２６に接続され、ドレイン・パッド３２は、ドレイン・バス３４を介して複数のドレイン接点３６に接続される。各ゲート・フィンガ１６は、一対の隣接するソース接点２６とドレイン接点３６との間を、ｙ方向に沿って走る。トランジスタ１０の単位セルを枠４０で示しており、隣接するソース接点２６とドレイン接点３６との間に延在するゲート・フィンガ１６を備える。「ゲート長」は、ｘ方向のゲート金属化部の距離を指し、一方「ゲート幅」は、ソース接点２６及びドレイン接点２６がｙ方向に並行する距離である。すなわち、ゲート・フィンガ１６の「幅」は、隣接するソース接点２６／ドレイン接点３６に並列に延在するゲート・フィンガ１６の寸法（ｙ方向に沿った距離）を指す。デバイスのゲート周辺部は、デバイス１０の各ゲート・フィンガ１６のゲート幅の合計を指す。
単位セルを追加することに加えて、多セル・トランジスタ・デバイスのゲート周辺部を、ゲート・フィンガをより広くする（つまり、ｙ方向に長くする）ことにより増加させることができる。ただし、デバイスのゲート・フィンガがより広くなると、デバイスの高周波性能が悪影響を受ける可能性がある。さらに、ゲート・フィンガをより広くすることは、通常、ゲート・フィンガが増加した電流密度を処理する必要があることを意味し、ゲート・フィンガ金属化部のエレクトロマイグレーションを引き起こす可能性がある。
米国特許出願公開第２００２／００６６９０８（Ａ１）号 米国特許出願公開第２００２／０１６７０２３（Ａ１）号 米国特許出願公開第２００４／００６１１２９号 米国特許第７，９０６，７９９号 米国特許第６，３１６，７９３号 米国特許出願公開第２００３／０１０２４８２（Ａ１）号
ある実施例によるトランジスタ・デバイスは、第１の方向に延在するソース接点と、第１の方向に延在しソース接点に隣接するゲート・フィンガと、ゲート・フィンガに隣接するドレイン接点とを備える。ゲート・フィンガは、ドレイン接点とソース接点との間にある。ゲート・パッドは、ゲート・フィンガに沿った複数の箇所で、ゲート・フィンガに電気的に接続される。
このデバイスは、第１の方向に延在し、ゲート・パッドに導電的に接続されたゲート・ジャンパをさらに備える。ゲート・パッドは、ゲート・ジャンパを介して、ゲート・フィンガに沿った複数の箇所のうちの少なくとも１箇所に導電的に接続される。
このデバイスは、ゲート・ジャンパ及びゲート・フィンガに接続されたゲート・バスと、ゲート・バスから第１の方向に間隔を空けて配置され、ゲート・ジャンパをゲート・フィンガに接続するゲート信号分配バーとをさらに備えることができる。
さらなる実施例によるトランジスタ・デバイスは、ゲート・パッドと、ゲート・フィンガ上の第１の位置でゲート・パッドと導電的に接触し、第１の方向に延在するゲート・フィンガと、ゲート・パッドと導電的に接触し、第１の方向に延在するゲート・ジャンパとを備える。ゲート・ジャンパは、ゲート・パッドで受信したゲート信号がゲート・フィンガに第１の位置及び第２の位置で印加されるように、第１の位置から間隔を空けて配置されたゲート・フィンガ上の第２の位置でゲート・フィンガと導電的に接続される。
さらなる実施例によるトランジスタ・デバイスは、ゲート・バスと、ゲート・バスと接触し、第１の方向に延在するゲート・フィンガと、ゲート・バスと接触し、第１の方向に延在するゲート・ジャンパとを備え、ここでゲート・ジャンパは、第１の方向にゲート・バスから間隔を空けて配置されたゲート・フィンガに沿った位置で、ゲート・フィンガと導電的に接触する。
さらなる実施例によるトランジスタ・デバイスは、基板と、基板上のゲート・バスと、基板上で第１の方向に延在する第１及び第２のソース接点セグメントとを備える。第１及び第２のソース接点セグメントは、間隙によって第１の方向に互いに分離される。デバイスは、基板上でゲート・バスに接続されたゲート・フィンガをさらに備える。ゲート・フィンガは、第１の方向に延在し、ソース接点セグメントに隣接する。デバイスは、基板上でゲート・フィンガに隣接するドレイン接点をさらに備え、ここでゲート・フィンガは、ドレイン接点とソース接点セグメントとの間にあり、ゲート・ジャンパはゲート・バスに接続され、ここでゲート・ジャンパは、ソース接点セグメントを覆って設けられ、第１の方向に延在し、
ゲート信号分配バーは基板上で第１のソース接点セグメントと第２のソース接点セグメントとの間隙からゲート・フィンガへ延出する。ゲート信号分配バーは、第１の方向にゲート・バスから間隔を空けて配置されたゲート信号分配箇所でゲート・フィンガに接触し、ゲート信号分配バーは、ゲート・ジャンパに導電的に接続される。
さらなる実施例によるトランジスタは、第１の軸に沿って延在するドレイン接点と、第１の軸に平行な第２の軸に沿って延在するソース接点と、ソース接点とドレイン接点との間に延在するゲート・フィンガと、ゲート・フィンガに電気的に接続され、空間を空けて配置される複数のゲート抵抗器とを備える。少なくとも第１のゲート抵抗器は、トランジスタを上から見たときに、ゲート・フィンガの第１の端部と第２の端部との間にある、第１の軸と第２の軸との間の領域の一部に配置される。
ある実施例では、ゲート・フィンガは、互いに電気的に接続された複数の不連続な同一直線上のゲート・フィンガ・セグメントを備えることができる。トランジスタは、ゲート・バスと第１のゲート・フィンガ・セグメントとの間に電気的に接続されたゲート・ジャンパをさらに備えることができる。第１のゲート抵抗器は、ゲート・ジャンパと第１のゲート・フィンガ・セグメントとの間の電気経路に沿って、挿置することができる。トランジスタは、ゲート・ジャンパと第１のゲート・フィンガ・セグメントとの間の電気経路に沿って挿置される、第１のゲート信号分配バーも備えることができる。第１のゲート抵抗器は、第１のゲート信号分配バーと第１のゲート・フィンガ・セグメントとの間の電気経路に沿って、挿置することができる。各ゲート・フィンガ・セグメントは、それぞれのゲート分割の一部であってもよく、トランジスタは、２つの隣接するゲート分割間に配置される奇モード抵抗器（ｏｄｄ ｍｏｄｅ ｒｅｓｉｓｔｏｒ）をさらに備えることができる。
ある実施例では、ソース接点は、複数の同一直線上の不連続なソース接点セグメントを備え、ゲート・ジャンパはソース接点を覆って延在する。第１のゲート信号分配バーは、２つの隣接するソース接点セグメントの間隙内に延在することができる。奇モード抵抗器は、第１のゲート信号分配バーと、第１のゲート信号分配バーと同一直線上にある第２のゲート信号分配バーとの間に挿置され得る。さらに、トランジスタは、ゲート・ジャンパがそれを覆って延在しない、同一直線上の不連続な複数のソース接点セグメントを具備する第２のソース接点を備えることができ、奇モード抵抗器は、この第２のソース接点のソース接点セグメントのうちの２つの隣接するものの間にあり得る。
さらに別の実施例によるトランジスタは、第１の方向に延在するソース接点と、第１の方向に延在するゲート・ジャンパと、互いに同一直線上にあり得る複数の不連続なゲート・フィンガ・セグメントとを具備するゲート・フィンガを備える。トランジスタは、ゲート・ジャンパに電気的に接続され、間隔を空けて配置された複数のゲート抵抗器をさらに備える。第１のゲート・フィンガ・セグメントは、第１のゲート抵抗器を介してゲート・ジャンパに接続される。
ある実施例では、ソース接点は、複数の不連続なソース接点セグメントを備え、第１のゲート抵抗器は、２つの隣接するソース接点セグメントの間隙内にある。ゲート・ジャンパは、ソース接点セグメントの少なくとも一部を覆って延在し得る。トランジスタは、ゲート・フィンガがソース接点及びドレイン接点の間に延在するように、ゲート・フィンガに隣接して第１の方向に延在するドレイン接点と、ドレイン接点がゲート・フィンガ及び第２のゲート・フィンガの間に延在するように、第１の方向に延在し、不連続で同一直線上にある複数のゲート・フィンガ・セグメントを具備する第２のゲート・フィンガと、第２のゲート・フィンガに隣接して第１方向に延在する不連続な複数のソース接点セグメントを具備する第２のソース接点とをさらに備える。奇モード抵抗器は、第２のソース接点の２つの隣接するソース接点セグメントの間隙内に設けられ得る。
ゲート信号分配バーは、ゲート・ジャンパと第１のゲート・フィンガの第１のゲート・フィンガ・セグメントとの間、並びにゲート・ジャンパと第２のゲート・フィンガの第１のゲート・フィンガ・セグメントとの間に延在することができる。ゲート信号分配バーは、ソース接点の２つの隣接するソース接点セグメントの間隙内に配置され得る。奇モード抵抗器は、ゲート信号分配バーと、さらなる複数のゲート・フィンガのゲート・フィンガ・セグメントを第２のゲート・ジャンパに接続する、第２のゲート信号分配バーとの間に接続され得る。
さらなる実施例によるトランジスタは、第１の方向に延在し、第１の方向と直角をなす第２の方向に互いに間隔を空けて配置される複数のゲート・フィンガを備える。ゲート・フィンガはそれぞれ、少なくとも間隔を空けてほぼ同一直線上に配置された第１及び第２のゲート・フィンガ・セグメントを備え、ここで第１のゲート・フィンガ・セグメントは、第２の方向に延在する間隙領域によって、第２のゲート・フィンガ・セグメントから第１の方向へ分離される。抵抗器が間隙領域内に配置される。
ある実施例では、トランジスタは、第１の方向に延在する複数のソース接点であって、各ソース接点は、複数の不連続なソース接点セグメントを具備し、各ソース接点は、ゲート・フィンガのそれぞれのペアのゲート・フィンガ間に延在するソース接点と、第１の方向に延在する複数のドレイン接点であって、各ドレイン接点は、ゲート・フィンガのそれぞれのペア間に延在するドレイン接点とをさらに備える。ゲート・バスを、ゲート・フィンガに電気的に接続することができ、ゲート・ジャンパを、ゲート・バスに電気的に接続することができ、ここでゲート・ジャンパは、ゲート・フィンガ・セグメントの少なくとも一部とゲート・バスとの間の電気経路に沿って挿置される。
ある実施例では、抵抗器は、ソース接点の１つの、ソース接点セグメントのうちの２つの隣接するものの間に配置される奇モード抵抗器であり得る。他の実施例では、抵抗器は、ゲート・ジャンパと、第１のゲート・フィンガの第１のゲート・フィンガ・セグメントとの間の電気経路に沿って挿置されるゲート抵抗器であり得る。これらの実施例では、ゲート抵抗器は、ゲート・ジャンパと、第１のゲート・フィンガの第１のゲート・フィンガ・セグメントとの間に延在する第１のゲート信号分配バーに沿って挿置され得る。
本発明のさらなる実施例によれば、その上に形成されたトランジスタ及び少なくとも１つの追加回路を具備する基板を備える、モノリシック・マイクロ波集積回路が提供される。トランジスタは、第１の方向に延在するドレイン接点と、ドレイン接点と並列に第１の方向に延在するソース接点と、ソース接点とドレイン接点との間で第１の方向に延在するゲート・フィンガと、第１の方向に延在するゲート・ジャンパとを備える。ソース接点は、第１の方向と直角をなす第２の方向に、ドレイン接点から間隔を空けて配置される。ゲート・ジャンパは、第１の方向に沿って互いに間隔を空けて配置される２箇所以上の位置で、ゲート・フィンガに導電的に接続する。第２の方向に広がり、第１の方向と直角をなす平面内のゲート・ジャンパの断面積は、この平面内のゲート・フィンガの断面積より少なくとも５倍大きい。ある実施例では、ゲート・ジャンパのこの断面積は、ゲート・フィンガの対応する断面積よりも１０倍、２０倍、又は３０倍大きい場合さえある。
ある実施例では、少なくとも１つの追加の回路はインピーダンス整合回路であり得る。またトランジスタは、高電子移動度トランジスタであり得る。
ある実施例では、ゲート・フィンガは、ゲート・ジャンパを介して互いに電気的に接続される、物理的に不連続な複数のゲート・フィンガ・セグメントを備える。不連続なゲート・フィンガ・セグメントは、同一直線上にあり得る。
ある実施例では、ゲート・ジャンパは、基板より上でゲート・フィンガとは相異なるレベルにあり得る。
ある実施例では、ソース接点は、互いに電気的に接続される、不連続な複数のソース接点セグメントを備えることができる。かかる実施例では、ゲート・ジャンパは、ソース接点セグメントの少なくとも１つを覆って延在することができ、ソース接点から電気的に絶縁され得る。ゲート・ジャンパは、すべてのソース接点セグメントを覆って延在する必要はない。
ある実施例では、モノリシック・マイクロ波集積回路は増幅器であり得る。この増幅器は、少なくとも１つの駆動段及び出力段を備えることができ、出力段は、少なくとも１つのトランジスタを備えることができる。
ある実施例では、ゲート・ジャンパは、ドレイン接点、ソース接点、及び／又はゲート・フィンガのうちの少なくとも１つと、垂直に並行することができる。
本発明のさらなる実施例によれば、その上に形成されたトランジスタ及び少なくとも１つの追加回路を具備する基板を備える、モノリシック・マイクロ波集積回路が提供される。少なくとも１つのトランジスタは、第１の方向に延在し、第１の方向と直角をなす第２の方向に互いに間隔を空けて配置された複数のゲート・フィンガを備え、ゲート・フィンガはそれぞれ、間隔を空けてほぼ同一直線上に配置され、互いに電気的に接続されている第１及び第２のゲート・フィンガ・セグメントを備え、ここで第１のゲート・フィンガ・セグメントは、第２のゲート・フィンガ・セグメントから、第２の方向に延在する間隙領域によって第１の方向に分離されている。ゲート・ジャンパは、ドレイン接点、ソース接点、及び／又はゲート・フィンガのうちの少なくとも１つと、垂直に並行することができる。
ある実施例では、トランジスタは、第１の方向に延在する複数のソース接点であって、各ソース接点はゲート・フィンガのそれぞれのペア間に延在するソース接点と、第１の方向に延在する複数のドレイン接点であって、各ドレイン接点はゲート・フィンガのそれぞれのペアのゲート・フィンガ間に延在するドレイン接点とをさらに備える。モノリシック・マイクロ波集積回路は、ゲート・フィンガに電気的に接続されたゲート・バスと、ゲート・バスに電気的に接続されたゲート・ジャンパとをさらに備えることができ、ここでゲート・ジャンパは、第２のゲート・フィンガ・セグメントの少なくとも１つとゲート・バスとの間の電気経路に沿って挿置される。第２の方向に広がり、第１の方向と直角をなす平面内のゲート・ジャンパの断面積は、この平面内のゲート・フィンガの断面積より少なくとも５倍大きい。他の実施例では、ゲート・ジャンパのこの断面積は、ゲート・フィンガの対応する断面積よりも１０倍、２０倍、又は３０倍大きい場合さえある。ゲート・ジャンパは、基板より上でゲート・フィンガとは相異なるレベルにあり得る。ゲート・ジャンパは、第１のソース接点の少なくとも一部を覆って延在することができる。ある実施例では、第１のソース接点は、複数の不連続なソース接点セグメントを備えることができる。かかる実施例では、ゲート・ジャンパは、ゲート・バスから最も遠いソース接点セグメントの１つを覆って延在しない場合がある。
ある実施例では、少なくとも１つの追加回路は、インピーダンス整合回路であり得る。このモノリシック・マイクロ波集積回路は、増幅器を備える。この増幅器は、少なくとも１つの駆動段及び出力段を備えることができ、ここで出力段は、トランジスタを備える。
ある実施例では、このトランジスタは、高電子移動度トランジスタであり得る。
添付図面は、本発明のさらなる理解を提供するために含まれ、この出願に組み込まれ、この出願の一部を構成し、本発明の特定の実施例を示す。
従来の多セル・トランジスタの金属レイアウトの平面図である。 ある実施例による、トランジスタの金属レイアウトの平面図である。 図２のトランジスタの部分等角図である。 図２の線Ａ－Ａ’に沿って切り取った、図２のトランジスタの部分断面図である。 図２のトランジスタのより大きいバージョンの平面図である。 図５のトランジスタの小さい部分の詳細平面図である。 図２の線Ｂ－Ｂ’に沿って切り取った、トランジスタ・デバイスの単位セルの断面図である。 図２の線Ｃ－Ｃ’に沿って切り取った、トランジスタ・デバイスの単位セルの断面図である。 さらなる実施例による、トランジスタの金属レイアウトの平面図である。 図８の線Ａ－Ａ’に沿って切り取った部分断面図である。 図８の線Ｂ－Ｂ’に沿って切り取った部分断面図である。 図８のトランジスタのより大きいバージョンの平面図である。 図１０のトランジスタの小さい部分の詳細平面図である。 さらなる実施例による、トランジスタの金属レイアウトの平面図である。 まだその上にさらなる実施例による、トランジスタの金属レイアウトの平面図である。 やはり別の実施例による、トランジスタの金属レイアウトの平面図である。 さらなる実施例による、トランジスタの金属レイアウトの平面図である。 その上に形成された複数のＭＭＩＣデバイスを備える、従来のウェハの概略図である。 従来の２段ＭＭＩＣ増幅器の平面図である。 従来の２段ＭＭＩＣ増幅器の概略平面図である。 それぞれがセグメント化されたゲート・フィンガを具備する単位セルＦＥＴトランジスタを具備する、ＦＥＴ駆動段及びＦＥＴ出力段を備えるＭＭＩＣ増幅器の概略平面図である。 図１８Ａの従来の２段ＭＭＩＣ増幅器の概略図である。 図１８Ａの従来の２段ＭＭＩＣ増幅器と、本発明の実施例による２段ＭＭＩＣ増幅器との、相対的なサイズを比較する概略図である。 本発明のさらなる実施例による、いくつかの例示的なＭＭＩＣ増幅器の概略図である。 本発明のさらなる実施例による、いくつかの例示的なＭＭＩＣ増幅器の概略図である。 本発明のさらなる実施例による、いくつかの例示的なＭＭＩＣ増幅器の概略図である。 本発明のさらなる実施例による、ＭＭＩＣスイッチの概略図である。
本発明の概念の実施例を、本発明の実施例を示す添付図面を参照しながら、以下でより十分に説明する。しかし、本発明の概念は、多くの相異なる形態で具現化されてもよく、本明細書に示す実施例に限定されると解釈されるべきではない。むしろ、こうした実施例は、この開示が充分且つ完全で、本発明の概念の範囲を当業者に完全に伝えることになるよう提供される。同じ番号は、全体を通して同じ要素を指す。
本発明の概念の実施例は、大きい実効ゲート幅を有する多セル・トランジスタ・デバイスを提供する。ゲート・フィンガの幅に沿った複数の位置でゲート・フィンガにゲート信号を供給することにより、トランジスタの高周波利得性能が向上し、通常広いゲート・フィンガに伴うエレクトロマイグレーションの懸念を、軽減することができる。ある実施例によれば、多セル・トランジスタ・デバイスのより大きいゲート幅は、単位セルのソース領域を覆って第２の金属層を追加し、ゲート・ジャンパとして機能させることにより適応することができる。ゲート・ジャンパは、ゲート・フィンガに沿った様々な位置でゲート・フィンガに接続され、ゲート・フィンガを複数のセグメントに効果的に分割する。ゲート・ジャンパを、ソース接点を覆って、その上に延在する金属の第２層を使って提供することができる。ゲート・ジャンパは、ゲート・パッドとゲート・フィンガ・セグメントの少なくとも一部との間に挿置されてもよく、ゲート・パッドをゲート・フィンガ・セグメントに電気的に接続することができる。ある実施例では、ゲート・ジャンパは、ソース接点を覆って、その上に延在するのではなく、ドレイン接点又はゲート・フィンガを覆って、その上に延在することができる。
ゲート・フィンガをセグメントに効果的に分割し、ゲート・ジャンパを用いて各ゲート・フィンガ・セグメントにゲート信号を分配することによって、トランジスタの利得性能を向上させることができ、またエレクトロマイグレーションの懸念を軽減することができる。
従って、本発明の概念の実施例は、ゲート・フィンガごとに複数の単位セルを直列に画定するトランジスタのレイアウトを提供する。個々に、各単位セルの実効ゲート幅は、より短い。ただし、単位セルは、直列に接続すると、単一のゲート・フィンガの有効幅を増やすことができる。直列に接続された単位セルのゲート・フィンガは、単位セルのソース接点の上を走る第２の金属ブリッジを用いて、ゲート・バスに接続される。金属ブリッジは、ソース接点間で、ソース接点間を基板の表面に沿って走り、ゲート・フィンガに接続する接続バーに接続される。
本明細書で説明するレイアウトを有するトランジスタは、より高い周波数性能及びより大きい出力電力を有しながらも、同時に電流密度が低減され、デバイスの信頼性を向上することができる。
本発明のさらなる実施例によれば、複数の直列ゲート抵抗器（本明細書では「ゲート抵抗器」とも呼ばれる）がデバイス全体に分散される、大きい実効ゲート幅を有する多セル・トランジスタが提供される。たとえば、トランジスタはセグメント化されたゲート・フィンガを備えることができ、各ゲート・フィンガ・セグメント又はゲート・フィンガ・セグメントのペアに対して直列ゲート抵抗器が提供され得る。この手法は、帰還ループを、高レベルの不安定性を回避させるのに十分な損失の大きさにすることにより、トランジスタ構造のゲート・フィンガ及びドレイン内の長い帰還ループを分断する。分散される直列ゲート抵抗器は、たとえば、ゲート・フィンガのゲート・フィンガ・セグメント間に設けられる間隙領域内に配置され得る。
従って、ある実施例では、第１の軸に沿って延在するドレイン接点、第１の軸に平行な第２の軸に沿って延在するソース接点、及びソース接点とドレイン接点との間に延在するゲート・フィンガを備えるトランジスタが提供される。ゲート・フィンガは、１つ又は複数の他の構造体（たとえば、ゲート・ジャンパ）を使って互いに電気的に接続される、物理的に不連続で同一直線上にある複数のゲート・フィンガ・セグメントを備えることができる。トランジスタは、ゲート・フィンガに電気的に接続され、間隔を空けて配置された複数のゲート抵抗器をさらに備える。少なくとも１つのゲート抵抗器は、トランジスタを上から見たときに、ゲート・フィンガの第１の端部と第２の端部との間にある、第１の軸と第２の軸との間の領域の一部に配置される。ある実施例では、ゲート・ジャンパを、ゲート・フィンガに電気的に接続することができ、ゲート・ジャンパを、ゲート・バスに電気的に接続することができる。ゲート・ジャンパを、第１のゲート・フィンガ・セグメントとゲート・バスとの間の電気経路に沿って挿置することができ、第１のゲート抵抗器を、ゲート・ジャンパと第１のゲート・フィンガ・セグメントとの間の電気経路に沿って挿置することができる。
他の実施例では、第１の方向に延在するソース接点と、第１の方向に延在するゲート・ジャンパと、第１の方向に延在する複数の不連続なゲート・フィンガ・セグメントを具備するゲート・フィンガとを備えるトランジスタが提供される。トランジスタは、そのそれぞれがゲート・ジャンパに電気的に接続され、間隔を空けて配置された複数のゲート抵抗器をさらに備える。第１のゲート・フィンガ・セグメントは、第１のゲート抵抗器を介してゲート・ジャンパに接続される。
本発明のさらに別の実施例によれば、複数の奇モード抵抗器がデバイス全体に分散される、大きい実効ゲート幅を有する多セル・トランジスタが提供される。例示的な実施例では、奇モード抵抗器は、「ゲート分割」間に形成される間隙領域内に設けられてもよく、ここでゲート分割は、複数のゲート・フィンガ・セグメントが互いに並列に延在する領域を指す。トランジスタの安定性をさらに向上させるために、こうした間隔領域全体に奇モード抵抗器を分散することができる。上記のゲート抵抗器は、こうした間隙領域内に配置されてもよい。
従って、さらなる実施例では、第１の方向に延在し、第１の方向と直角をなす第２の方向に互いに間隔を空けて配置された複数のゲート・フィンガを備え、ゲート・フィンガはそれぞれ、少なくとも間隔を空けてほぼ同一直線上に配置され、互いに電気的に接続されている第１及び第２のゲート・フィンガ・セグメントを備え、ここで第１のゲート・フィンガ・セグメントは、第２のゲート・フィンガ・セグメントから、第２の方向に延在する間隙領域によって第１の方向に分離されているトランジスタが提供される。少なくとも１つの抵抗器が、間隙領域内に配置される。少なくとも１つの抵抗器は、奇モード抵抗器及び／又は直列ゲート抵抗器であり得る。
本発明の概念の実施例によるトランジスタは、従来のトランジスタと比較して、大きい実効ゲート幅を有し、増大した電力密度レベルに対応し、改善された周波数応答を示すことができる。さらに、ゲート直列抵抗器及び奇モード抵抗器が設けられている場合、これらの抵抗器は、トランジスタの動作周波数範囲に近い、又は動作周波数範囲内にある十分低い周波数で、好ましからざる信号を生成する可能性がある帰還ループの防止に役立つことができる。従って、このトランジスタは、安定性が増すことも示すことができ、従って、生産歩留まりを改善し、且つ／又は信頼性を向上させることができる。
上記の実施例は、何らかのやり方で組み合わせられ得ることが理解されよう。たとえば、分散されたゲート抵抗器と分散された奇モード抵抗器との両方を備えるトランジスタを提供することができる。同様に、セグメント化されていないゲート・フィンガを備えるトランジスタは、分散されたゲート抵抗器及び分散された奇モード抵抗器のいずれか又は両方を備えることができる。
本発明のさらに別の実施例によれば、１つ又は複数のバイパス・ゲート式トランジスタを使用するＦＥＴベースのＭＭＩＣデバイスが実現される。たとえば、増幅器の１つ又は複数の段にバイパス・ゲート式トランジスタを使用するＭＭＩＣ増幅器が実現される。例示的な実施例では、ＭＭＩＣ増幅器は入力インピーダンス整合ネットワークと、ＦＥＴ駆動段と、段間インピーダンス整合ネットワークと、ＦＥＴ出力段と、出力インピーダンス整合ネットワークとを備えることができる。少なくともＦＥＴ出力段は、バイパス・ゲート式トランジスタを備えることができる。ゲート・バイパス・トランジスタは従来のＦＥＴトランジスタと比較してゲート幅を増加させ得るので、ＭＭＩＣ増幅器は、物理的により大きい、従って電力処理能力が向上したＦＥＴ出力段を備えることができる。
ここで、本発明の実施例による、バイパス・ゲート式トランジスタの例示的な実施例を、図２～図１５を参照してより詳細に説明することにする。
図２は、ある実施例による、トランジスタ１００の金属レイアウトの平面図である。トランジスタは、以下でより詳細に説明する１つ又は複数のデバイス・エピタキシャル層を備える半導体構造１２０上に形成される。図２のレイアウトは、理解を容易にするために簡略化されており、ゲート・バス１１４に接続されたゲート・パッド１１２、及びドレイン・バス１３４に接続されたドレイン・パッド１３２を備える。図を見やすくするために、ソース・パッド及びソース・バスは図２から省略しているが、ソース・パッド及びソース・バスを図５及び６に示す。
複数のゲート・フィンガ１１６がゲート・バス１１４に接続され、ｙ方向に延在する。同様に、複数のドレイン接点１３６がドレイン・バス１３４に接続され、ゲート・フィンガ１１６のそれぞれと並列に、隣接して延出する。図２には４つのゲート・フィンガ１１６と３つのドレイン接点１３６だけを示しているが、トランジスタ１００がもっとより多くのゲート・フィンガ１１６及びドレイン接点１３６を備え、従ってトランジスタが、多数の単位セルを備え得ることが理解されよう。
ソース接点１６２も設けられ、ゲート・フィンガ１１６の隣接するものと並列に、ｙ方向に延出する。ソース接点１６２は、ｙ方向に、それぞれのソース接点セグメント１６２ａ、１６２ｂ、及び１６２ｃに分割される。ソース接点セグメントは、デバイス構造全体に横方向に（ｘ方向に）延在するソース接点バーによって接続され得る。ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃは、他の手段によって接続されてもよい。たとえば、各ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃを、たとえばデバイスのより低いレベルに配置される共通の導電層に電気的に接続する、ソース接点プラグを設けることができる。
ソース接点セグメント１６２ａ～１６２ｃの隣接するものは、間隙１６２ｇによって分離されている。図２は、ソース接点１６２ごとに３つのソース接点セグメント１６２ａ～１６２ｃを示しているが、本発明の概念はかかる構成に限定されず、ソース接点１６２は２つ以上のソース接点セグメント１６２ａ～１６２ｃを備え得ることが理解されよう。
ゲート・フィンガ１１６は、ソース接点１６２の全長にわたってソース接点１６２と並列に延出することができる。ただしソース接点１６２は、ソース接点セグメント１６２ａ～１６２ｃに分割されるので、ソース接点セグメント１６２ａ、１６２ｂ、及び１６２ｃは、ゲート・フィンガ１１６のそれぞれに対する複数の直列の単位セル４０ａ、４０ｂ、４０ｃを画定する。すなわち、各ゲート・フィンガ１１６は、ゲート・フィンガ１１６がそれに沿って延在する方向（ｙ方向）にレイアウトされ、ゲート・フィンガ１１６の幅を画定する複数の単位セル４０ａ、４０ｂ、４０ｃのゲート接点として機能する。従って、各ゲート・フィンガ１１６がデバイス全体のゲート周辺部に寄与する全幅は、ゲート・フィンガ１１６がｙ方向に隣接するソース接点セグメント１６２ａ、１６２ｂ、及び１６２ｃと並行する距離に等しい。
トランジスタ１００は、ゲート・フィンガ１１６と並列にｙ方向に沿って延在する複数のゲート・ジャンパ１７２をさらに備える。ゲート・ジャンパ１７２を、ソース接点１６２を覆って形成することができ、たとえば、誘電体層及び／又は空隙によってソース接点１６２から絶縁することができる。従って、各ゲート・ジャンパ１７２は、ソース接点１６２のそれぞれに「垂直に並行する」ことができ、これは、基板の主面と直角をなす軸が、各ゲート・ジャンパ１７２、及びソース接点１６２の少なくとも１つを通って延出することを意味する。他の実施例では、各ゲート・ジャンパ１７２は、以下でさらに詳細に説明するように、追加的且つ／又は代替的に、それぞれのドレイン接点１２６及び／又はそれぞれのゲート・フィンガ１１６に垂直に並行することができる。ゲート・ジャンパ１７２は、ゲート・バス１１４に電気的に接続され、ゲート・フィンガ１１６に沿った複数の位置で、各ゲート・フィンガ１１６をゲート・バス１１４に接続する。
具体的には、ゲート・ジャンパ１７２は、デバイスの幅に沿った複数の位置に設けられ、ソース接点セグメント１６２ａ、１６２ｂ、及び１６２ｃの隣接するものの間隙１６２ｇ内で横方向（ｘ方向）に延出する、ゲート信号分配バー１７４を介してゲート・フィンガ１１６に接続する。ゲート信号分配バー１７４は、それぞれのゲート信号分配点１７６でゲート・フィンガ１１６に接触する。従って、ゲート・パッド１１２に印加される電気信号（「ゲート信号」）は、ゲート・バス１１４に、次いでゲート・ジャンパ１７２に伝搬され、ゲート・ジャンパは、ゲート信号を、ゲート・フィンガ１１６の幅に沿った複数の位置（ゲート信号分配点１７６）でゲート・フィンガ１１６に分配する。各ゲート・フィンガ１１６の一端は、図２に示すように、ゲート・バス１１４に直接接続することもできる。従って図２の実施例では、ゲート・フィンガ１１６に、デバイスの全幅に対してゲート信号を伝搬させるのではなく、ゲート信号は、ゲート・バス１１４から各ゲート・フィンガ１１６上に進んでもよく、またゲート・ジャンパ１７２を通って、デバイスの幅の大部分にわたって伝搬され、次いで、デバイスの幅に沿った様々な位置でゲート・フィンガ１１６に分配されてもよい。
ゲート・ジャンパ１７２は、ゲート・フィンガ１１６よりも大きい断面積を有することができ、従って、エレクトロマイグレーション及び高周波利得性能の低下などの、通常ゲート幅の増加に伴う問題なしに、ゲート・フィンガ１１６より大きい電流密度をよりよく処理することができる可能性がある。たとえば、ある実施例では、ｘ軸方向及びｚ軸方向に広がる第１の平面（すなわち、ｘ軸方向に広がり、ｙ軸方向と直角をなす平面）におけるゲート・ジャンパ１７２の断面積は、第１の平面におけるゲート・フィンガ１１６の断面積より少なくとも５倍大きい。他の実施例では、第１の平面におけるゲート・ジャンパ１７２のこの断面積は、第１の平面におけるゲート・フィンガ１１６の対応する断面積よりも１０倍、２０倍、又は３０倍大きい場合さえある。ゲート・ジャンパ１７２を、ｘ軸方向及び／又はｚ軸方向のいずれかにゲート・フィンガ１１６よりもさらに広げることにより、ゲート・ジャンパ１７２が、ゲート・フィンガ１１６の断面積と比較して、このように増加した断面積を有するように設計できることが理解されよう。ある実施例では、ゲート・ジャンパ１７２を、ｘ軸方向及び／又はｚ軸方向の両方に、ゲート・フィンガ１１６よりもさらに広がるように設計することは、最も好都合であり得る。たとえば、ある実施例では、ｘ軸方向のゲート・ジャンパ１７２の長さは、ｘ軸方向の対応するゲート・フィンガ１１６の長さの少なくとも２倍であり得る。他の実施例では、ｘ軸方向のゲート・ジャンパ１７２の長さは、ｘ軸方向の対応するゲート・フィンガ１１６の長さの少なくとも３倍であり得る。さらに他の実施例では、ｘ軸方向のゲート・ジャンパ１７２の長さは、ｘ軸方向の対応するゲート・フィンガ１１６の長さの少なくとも５倍であり得る。以下で論じる図７Ａは、第１の平面におけるゲート・ジャンパ１７２の断面積が、第１の平面におけるゲート・フィンガ１１６の断面積よりも、どのように大きくなり得るかを示している。図７Ａでは、ゲート・ジャンパ１７２の断面積は、おそらくゲート・フィンガ１１６の断面積よりも５倍大きい。上記のように、他の実施例では、断面積のこの差は、はるかにより大きくなり得る（たとえば、１０倍、２０倍、３０倍、又は５０倍の差となることさえある）。本明細書で開示するすべての実施例においてゲート・ジャンパは、対応するゲート・フィンガに対して、こうした拡大された断面積を有することができる。
図３は、トランジスタ１００の金属レイアウトの部分等角図であり、図４は、図２の線Ａ－Ａ’に沿って切り取った部分断面図である。図３及び図４を見て分かるように、ゲート・ジャンパ１７２は、ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃ、ゲート・フィンガ１１６、ゲート・バス１１４、及びゲート信号分配バー１７４の金属レベルよりも高い金属レベルに形成される。ゲート・ジャンパ１７２は、垂直接点プラグ１７８によってゲート・バス１１４及びゲート信号分配バー１７４に接続される。
ゲート・ジャンパ１７２、ゲート・バス１１４、垂直接点プラグ１７８、及びゲート信号分配バー１７４は、非常に低い抵抗値を有する銅又はアルミニウムなどの導電性材料で形成され得る。
図５は、トランジスタ１００のより大きいバージョンの平面図であり、図６は、図５の金属レイアウトの小さい部分１５０（すなわち、図５の点線枠内の部分）の詳細平面図である。トランジスタ１００は、縦（ｙ方向）に延在する複数の単位セル４０を備える。各単位セル４０は、デバイスの全幅にわたって延在する１つのゲート・フィンガ１１６を備え、上記のように縦方向（ｙ方向）に配置された直列の単位セル４０ａ、４０ｂ、４０ｃに細分される。図５及び図６に示す実施例では、各単位セル４０は１１２０ミクロンの全幅を有し、直列の単位セル４０ａ、４０ｂ、及び４０ｃはそれぞれ３７０ミクロン、３８０ミクロン、及び３７０ミクロンの幅を有するが、本発明の概念はこうした特定の寸法に限定されない。このようにして、デバイスの実効ゲート幅を増加させることができる。
図６を参照すると、ゲート・パッド１１２及びゲート・バス１１４が構造体の一端に設けられ、一方ドレイン・パッド１３２とドレイン・バス１３４が構造体の他端に設けられている。ソース・パッド１２２は、構造体の側部に設けられ、ソース・バス１２４に接続されている。ソース・バス１２４は、ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃに接触するように、横方向（ｘ方向）に延在する複数のソース接点バーに接続されている。上記のように、ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃを、各ソース接点セグメント１６２ａ、１６２ｂ、１６２ｃを共通の導電層に電気的に接続するソース接点プラグの使用によるなど、他のやり方で電気的に接続することができる。
図６における、トランジスタ１００のデバイス・レイアウトの一部１５０の詳細図も、ゲート・フィンガ１１６、ゲート・ジャンパ１７２、ゲート信号分配バー１７４、及びゲート信号分配バー１７４がゲート・フィンガ１１６に接触するゲート信号分配点１７６を示している。
図７Ａは、図２の線Ｂ－Ｂ’に沿って切り取ったトランジスタ・デバイス１００の単位セル４０の断面図である。図７Ｂは、図２の線Ｃ－Ｃ’に沿って切り取った単位セル４０の断面図である。図７Ａ～図７Ｂに示すように、トランジスタ構造体１００は、たとえば、４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣを含むことができる基板２００を具備する半導体構造体１２０を備える。基板２００上にチャネル層２１０が形成され、チャネル層２１０上にバリア層２２０が形成される。チャネル層２１０及びバリア層２２０は、ＩＩＩ族窒化物ベースの材料を含むことができ、バリア層２２０の材料は、チャネル層２１０の材料よりも高いバンドギャップを有する。たとえば、チャネル層２１０はＧａＮを含むことができ、一方バリア層２２０はＡｌＧａＮを含むことができる。
バリア層２２０とチャネル層２１０との間のバンドギャップの違い、及びバリア層２２０とチャネル層２１０との間の界面での圧電効果により、チャネル層２１０とバリア層２２０との間の接合部で、２次元電子ガス（２ＤＥＧ：ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）がチャネル層２１０内に誘導される。２ＤＥＧは、それぞれソース接点セグメント１６２ｂ及びドレイン接点１３６の下にある、デバイスのソース領域とドレイン領域との間の伝導を可能にする高導電層として機能する。ソース接点セグメント１６２ｂ及びドレイン接点１３６は、バリア層２２０上に形成される。ゲート・フィンガ１１６は、バリア層２２０上で、ドレイン接点１３６とソース接点セグメント１６２ｂとの間に形成される。ゲート・ジャンパ１７２は、ソース接点セグメント１６２ｂを覆って設けられ、垂直接点プラグ１７８及びゲート信号分配バー１７４を介してゲート・フィンガ１１６に接続される。垂直接点プラグ１７８及びゲート信号分配バー１７４は、ソース接点セグメント１６２ａ～１６２ｃの隣接するものの間隙１６２ｇ内に設けられ、ソース接点セグメント１６２ａ～１６２ｃと物理的に接触しない。
第１の層間絶縁層２３２は、ドレイン接点１３６、ゲート・フィンガ１１６、ソース接点セグメント１６２ｂ、及びゲート信号分配バー１７４を覆って形成される。層間絶縁層２３２は、ＳｉＮ、ＳｉＯ２などの誘電材料を含むことができる。垂直接点プラグ１７８は、第１の層間絶縁層２３２を貫通する。ゲート・ジャンパ１７２は、ゲート・ジャンパ１７２をソース接点セグメント１６２ｂから絶縁する第１の層間絶縁層２３２上に形成される。第１の層間絶縁層２３２及びゲート・ジャンパ１７２の上に、第２の層間絶縁層２３４が形成され得る。第２の層間絶縁層２３４は、ＳｉＮ、ＳｉＯ２などの誘電材料を含むことができる。
ゲート・フィンガ１１６の材料は、バリア層２２０の組成に基づいて選択され得る。しかし特定の実施例では、窒化物ベースの半導体材料にショットキー接触することができる、Ｎｉ、Ｐｔ、ＮｉＳｉＸ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、及び／又はＷＳｉＮなど、従来の材料を使用することができる。ドレイン接点１３６及びソース接点セグメント１６２は、ＧａＮへのオーミック接触を形成することが可能なＴｉＡｌＮなどの金属を含むことができる。
直列ゲート抵抗器及び奇モード抵抗器を、デバイスのゲート・フィンガ及びドレイン内の帰還ループを安定させるために、本発明の実施例による高電力トランジスタ内に備えることができる。高電力デバイスでは、デバイスのゲート周辺部を大きくするために、ゲートの、ゲート幅が長くなる場合があり、それによって、長い帰還ループが生じる。こうした高電力トランジスタは、大きい相互コンダクタンス値を有するため、帰還ループは不安定になりがちであり得る。具体的には、帰還ループは、トランジスタの動作の周波数帯域内又は帯域外にあり得る、望ましからざる信号を生成する可能性がある。いずれの場合でも、かかる信号の生成は問題となる可能性があり、トランジスタが使用できなくなる場合がある。帰還ループの不安定性は、帰還ループの長さに従って増加する傾向がある。
本発明のさらなる実施例によれば、デバイス全体にわたって、特に長いゲート・フィンガに沿って分散される複数の直列ゲート抵抗器及び／又は奇モード抵抗器を備える高電力トランジスタが提供される。分散される直列ゲート抵抗器及び／又は奇モード抵抗器は、かかるデバイスが、ゲート・フィンガの幅に沿って直列ゲート抵抗器及び／又は奇モード抵抗器を配置するのに自然な位置である、「ゲート分割」の間隙領域を有することができるので、セグメント化されたゲート・フィンガを備えるトランジスタでは特に有利であり得る。本明細書では、「ゲート分割」という用語は、図２～図７を参照して上記で論じたように、長いゲート・フィンガが複数のゲート・フィンガ・セグメントにセグメント化されるときに生成される、ゲート・フィンガ・セグメントのより短いアレイを指す。以下により詳細に論じるように、隣接するゲート分割間に存在する間隙領域は、分散される直列ゲート抵抗器及び奇モード抵抗器を実装するのに好都合な位置であり得る。
ゲート・フィンガの延出された幅に沿って直列ゲート抵抗器及び／又は奇モード抵抗器を分散することにより、帰還ループの損失が十分に大きくなる可能性があり、その結果潜在的な不安定性が克服されることが判明した。従って、ゲート・フィンガの延出された幅に沿って直列ゲート抵抗器及び／又は奇モード抵抗器を分散することにより、デバイスの歩留まりを向上させ、且つ／又は現場でのデバイスの故障率を低減することが可能であり得る。さらに、直列ゲート抵抗器及び／又は奇モード抵抗器が、セグメント化されたゲート・フィンガのゲート・フィンガ・セグメントに沿って、且つゲート・フィンガ・セグメント間に分散される場合、比較的小さな抵抗レベル（ｒｅｓｉｓｔａｎｃｅ ｌｅｖｅｌ）が使用され得る。たとえば、トランジスタが３つのゲート分割を備える場合、抵抗レベルは、ゲート・フィンガがセグメント化されていない場合に使用される抵抗レベルの約３分の１のサイズになり得る。さらに、実際には、抵抗値の低減はさらに大きいことが判明した。たとえば、３つのゲート分割が使用されるとき、各ゲート・セグメントに沿って備えられる直列抵抗器の抵抗値は、ゲート・パッドに実装される直列ゲート抵抗器の抵抗値の４分の１から５分の１であり得る。より低い抵抗値を有する抵抗器を使用すると、損失が減少し、それによってトランジスタの利得がより大きくなり、一方で向上した安定性も示すという結果になる。
図８は、直列ゲート抵抗器と奇モード抵抗との両方を、上記で論じたように分散するやり方で実装する、さらなる実施例によるトランジスタ３００の金属レイアウトの平面（上面）図である。トランジスタ３００は、１つ又は複数のデバイス・エピタキシャル層を備える半導体構造体３２０上に形成される。半導体構造体３２０は、図７Ａ及び図７Ｂを参照して上記で論じた、半導体構造体１２０と同じであり得る。前の図と同様に、図８のレイアウトは、理解を容易にするために簡略化されており、ゲート・バス３１４のそれぞれのペアに接続された一対のゲート・パッド３１２ばかりでなく、ドレイン・バス３３４に接続されたドレイン・パッド３３２も備える。トランジスタ３００はソース・パッド３２２及びソース・バスも備えるが、図を見やすくするために図８から省略している。ソース・パッド３２２は、図１０に示す。
複数のゲート・フィンガ３１６が各ゲート・バス３１４に接続され、ｙ方向に延在する。各ゲート・フィンガ３１６は、ｙ方向に、３つのゲート・フィンガ・セグメント３１６ａ、３１６ｂ、及び３１６ｃに分割される。第１のゲート・フィンガ・セグメントは、ゲート・ジャンパ３７２が間に挿置されることなく、ゲート・バス３１４に直接接続することができる（しかし、直接接続する必要はない）。ゲート・ジャンパは、ゲート・フィンガ・セグメント３１６ｂ、３１６ｃとゲート・バス３１４との間に挿置され得る。後述するように、各ゲート・フィンガ３１６のゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃは、ゲート・ジャンパ３７２、ゲート信号分配バー３７４、及び垂直接点プラグ３７８（図９Ａ）を介して互いに電気的に接続され得る。複数のドレイン接点３３６がドレイン・バス３３４に接続され、ゲート・フィンガ３１６のそれぞれと並列に、隣接して延出する。ゲート信号分配バー３７４は、以下で説明するように、トランジスタ１００のゲート分配バー１７４とは異なるデバイス内の垂直レベルに形成され、ゲート信号分配バー３７４がドレイン接点３３６の上を通過することを可能にし得る。ソース接点３６２も設けられ、ゲート・フィンガ３１６の隣接するものと並列に、ｙ方向に延出する。ソース接点３６２も、ｙ方向に、それぞれのソース接点セグメント３６２ａ、３６２ｂ、及び３６２ｃに分割される。ソース接点セグメント３６２ａ、３６２ｂ、３６２ｃは、ソース接点プラグ３６４を介して互いに電気的に接続され得る。各ソース接点プラグ３６４は、それぞれのソース接点セグメント３６２ａ、３６２ｂ、３６２ｃを、ソース・バスとして機能する共通の導電層に電気的に接続することができる。このソース・バスは、たとえばデバイスのより低いレベル内に配置され得る。ある実施例では、ソース接点セグメント３６２ａ、３６２ｂ、３６２ｃごとに、複数のソース接点プラグ３６４を設けることができる。図８において、１つのソース接点セグメント３６２ｃ上に、２つの典型的なソース接点プラグ３６４を示す。他のソース接点セグメント３６２ａ、３６２ｂ、３６２ｃのソース接点プラグ３６４は、図面を簡略化するために図８から（並びに図９Ａ～図９Ｂ、及び図１２～図１３から）省略している。図１０及び図１１は、たとえば、各ソース接点セグメント３６２ａ、３６２ｂ、３６２ｃに対して１対のソース接点プラグ３６４をどのように設けることができるかを示している。ソース接点セグメント３６２ａ、３６２ｂ、３６２ｃは、たとえばソース接点バーなどの他の手段によって電気的に接続することもできる。図８において、合計１６個のセグメント化されたゲート・フィンガ３１６、８個のセグメント化されたソース接点３６２、及び８個のドレイン接点３３６を示す。しかし、トランジスタ３００は、さらに多くのゲート・フィンガ３１６、ソース接点３６２、及びドレイン接点３３６を具備することができ、それによりトランジスタ３００が多数の単位セルを備えることが理解されよう。他の実施例では、より少ないゲート・フィンガ３１６、ソース接点３６２、及びドレイン接点３３６が設けられる場合がある。
ゲート・フィンガ・セグメント３１６ａ～３１６ｃのうちの隣接するものは、間隙３１６ｇにより分離され、ソース接点セグメント３６２ａ～３６２ｃのうちの隣接するものは、間隙３６２ｇにより分離されている。図８は、各ゲート・フィンガ３１６及びソース接点３６２ごとに、３つのゲート・フィンガ・セグメント３１６ａ～３１６ｃ及び３つのソース接点セグメント３６２ａ～３６２ｃを示すが、本発明の概念はかかる構成に限定されない。このように、ゲート・フィンガ３１６は２つ以上のゲート・フィンガ・セグメントを備えることができ、ソース接点３６２は２つ以上のソース接点セグメントを備えることができることが理解されよう。
ゲート・フィンガ３１６は、ソース接点３６２の全長にわたってソース接点３６２と並列に延出することができる。ゲート・フィンガ３１６及びソース接点３６２はセグメント化されているため、複数の単位セル３４０ａ、３４０ｂ、３４０ｃが各ゲート・フィンガ３１６に沿って画定される。すなわち、各ゲート・フィンガ・セグメント３１６ａ～３１６ｃは、それに沿ってゲート・フィンガ３１６が延在する方向（ｙ方向）にレイアウトされたそれぞれの単位セル３４０ａ、３４０ｂ、３４０ｃのゲート接点として機能する。ゲート・フィンガ・セグメント３１６ａ～３１６ｃの幅の合計は、各ゲート・フィンガ３１６の全幅を画定する。すなわち、各ゲート・フィンガ３１６がデバイス全体のゲート周辺部に寄与する全幅は、ゲート・フィンガ・セグメント３１６ａ～３１６ｃのｙ方向の幅の合計に等しい。
トランジスタ３００は、ゲート・フィンガ３１６と並列にｙ方向に沿って延在する複数のゲート・ジャンパ３７２をさらに備える。ゲート・ジャンパ３７２は、ソース接点セグメント３６２、ゲート・フィンガ３１６、及びゲート・バス３１４の金属レベルよりも高い金属レベルに形成され得る。ゲート・ジャンパ３７２を、ソース接点３６２の上に形成することができ、たとえば、誘電体層及び／又は空隙によってソース接点３６２から絶縁することができる。ゲート・ジャンパ３７２は、ゲート・バス３１４から最も遠いソース接点セグメント３６２ｃの上に延出する必要はない。ゲート・ジャンパ３７２は、ゲート・バス３１４に電気的に接続されている。ゲート・ジャンパ３７２は、各ゲート・フィンガ３１６のゲート・フィンガ・セグメント３１６ａ～３１６ｃの一部又はすべてを、ゲート・バス３１４の１つに電気的に接続することができる。図８に示す実施例では、各ゲート・ジャンパ３７２は、ゲート・フィンガ・セグメント３１６ｂ及び３１６ｃをゲート・バス３１４に電気的に接続し、一方ゲート・フィンガ・セグメント３１６ａは、より直接的な接続部を介してゲート・バス３１４に接続される。他の実施例では、ゲート・フィンガ・セグメント３１６ａは、ゲート・ジャンパ３７２を介してゲート・バス３１４に接続されてもよい。ある実施例では、ゲート・ジャンパ３７２は、ソース接点３６２を覆うのではなく、ドレイン接点３３６又はゲート・フィンガ３１６を覆って配置されてもよい。
図９Ａは、図８の線Ａ－Ａ’に沿って切り取った部分断面図である。図９Ｂは、図８の線Ｂ－Ｂ’に沿って切り取った部分断面図である。図８及び図９Ａを見て分かるように、複数のゲート・ジャンパ３７２、ゲート信号分配バー３７４、及び垂直接点プラグ３７８が設けられている。ゲート・ジャンパ３７２は、垂直接点プラグ３７８によってゲート・バス３１４及びゲート信号分配バー３７４に接続される。ゲート・ジャンパ３７２、ゲート信号分配バー３７４、及び垂直接点プラグ３７８を使用して、各ゲート・フィンガ・セグメント３１６ｂ～３１６ｃをゲート・バス３１４の１つに接続する。ゲート信号分配バー３７４は、デバイス内のゲート・フィンガ３１６よりも高い金属層に形成され得る。たとえば、ゲート信号分配バー３７４は、図９Ａに示すように、ゲート・ジャンパ３７２と同じ、デバイスの金属層に形成され得る。垂直接点プラグ３７８は、ゲート・ジャンパ３７２をゲート・バス３１４に接続することができる。さらなる垂直接点プラグ３７８（図９Ａの断面では見えないが、図８の平面図では、各ゲート信号分配バーがゲート抵抗器３８０の上を通過する箇所に配置される）は、ゲート信号分配バー３７４を、ゲート抵抗器及びゲート抵抗器に接続されるゲート・フィンガ・セグメント３１６ａ～３１６ｃに、物理的且つ電気的に接続することができる。上記のように、ゲート・ジャンパ３７２は、ソース接点３６２を覆って、その上に延在することができる。図８を見て分かるように、ゲート・ジャンパ３７２は、あらゆるソース接点１６２を覆って延在するゲート・ジャンパ１７２を備えた図２～図７のトランジスタ１００とは対照的に、他のあらゆるソース接点３６２を覆って設けられる。従って、図８～図９Ｂのトランジスタ３００内の各ゲート・ジャンパ３７２は、トランジスタ１００の場合の２つのゲート・フィンガ１１６の代わりに、４つのゲート・フィンガ３１６に給電する。ゲート信号分配バー３７４は、トランジスタ１００のゲート分配バー１７４より高い、デバイス内の金属層に形成され、各ゲート信号分配バー３７４が、４つのゲート・フィンガ・セグメント３１６ａ～３１６ｃの外側のものに接続するために２つのドレイン接点３３６の上を通過できるようにする。
ゲート・ジャンパ３７２、ゲート・バス３１４、垂直接点プラグ３７８、及びゲート信号分配バー３７４は、非常に低い抵抗値を有する銅又はアルミニウムなどの導電性材料で形成され得る。
さらに図８及び図９Ａを参照すると、ゲート信号分配バー３７４は、ソース接点セグメント３６２ａ、３６２ｂ、及び３６２ｃのうちの隣接するものの間隙３６２ｇ内を、横方向（ｘ方向）に延在する。第１のゲート・フィンガ・セグメント３１６ａに結合されたゲート信号分配バー３７４は、ゲート・フィンガ・セグメント３１６ａのうちの２つに結合され得る。第２又は第３のゲート・フィンガ・セグメント３１６ｂ、３１６ｃに結合されたゲート信号分配バー３７４のそれぞれは、ゲート・フィンガ・セグメント３１６ｂ又は３１６ｃのうちの４つに結合され得る。図８を見て分かるように、第１のゲート・フィンガ・セグメント３１６ａに結合された各ゲート信号分配バー３７４は、ゲート抵抗器３８０を介してゲート・バス３１４の１つに接続することができる。ゲート・フィンガ・セグメント３１６ａに接続するゲート信号分配バー３７４は、ゲート・フィンガ３１６と同じ金属層の一部、又はゲート・ジャンパ３７２と同じ金属層の一部であってもよい。というのは、これらのゲート信号分配バー３７４は、ドレイン接点３３６と交差する必要がないからである。第２のゲート・フィンガ・セグメント３１６ｂ又は第３のゲート・フィンガ・セグメント３１６ｃのいずれかに結合される各ゲート信号分配バー３７４は、図８及び図９Ａを見て分かるように、ゲート・ジャンパ３７２の１つを介してゲート・バス３１４の１つに接続することができ、それぞれの垂直接点プラグ３７８を介して、ゲート・フィンガ・セグメント３１６ｂ、３１６ｃに接続することができる。直列ゲート抵抗器３８０は、各ゲート・フィンガ・セグメント３１６ｂ、３１６ｃとそれに結合されるゲート信号分配バー３７４との間の電気経路上に設けられる。
さらに図８及び図９Ａを参照して、ここで、図８の左側のゲート・パッド３１２に印加される電気信号の、図８の最も左側のゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃへの配電について論じることにする。ゲート信号がゲート・パッド３１２に印加されると、ゲート信号は左側のゲート・バス３１４に伝搬される。ゲート信号は、左側ゲート・バス３１４から第１のゲート信号分配バー３７４及び第１の直列ゲート抵抗器３８０を通って第１のゲート・フィンガ・セグメント３１６ａに進む。ゲート信号はまた、左側ゲート・バス３１４から、ゲート・バス３１４に接続する第１の垂直接点プラグ３７８を通ってゲート・ジャンパ３７２へ、ゲート・ジャンパ３７２を通って第２のゲート信号分配バー３７４へ、そして第２のゲート信号分配バー３７４を通って、第２の直列ゲート抵抗器３８０を介して最も左側の第２のゲート・フィンガ・セグメント３１６ｂに接続する第２の垂直接点プラグ３７８へ進む。ゲート信号は同様に、左側ゲート・バス３１４から、第１の垂直接点プラグ３７８を通ってゲート・ジャンパ３７２へ、ゲート・ジャンパ３７２を通って第３のゲート信号分配バー３７４へ、そして第３のゲート信号分配バー３７４を通って、第３の直列ゲート抵抗器３８０を介して最も左側の第３のゲート・フィンガ・セグメント３１６ｃに接続する第３の垂直接点プラグ３７８へ進む。
従って、図８及び図９Ａに示すように、ゲート信号は、あらゆるゲート・フィンガ３１６の全幅を進むのではなく、代わりに、ゲート・フィンガ・セグメントの幅に沿って（たとえば、ゲート・フィンガ・セグメント３１６ａ）、又はゲート・フィンガ・セグメントの幅及びゲート・ジャンパ３７２の一部に沿って（たとえば、ゲート・フィンガ・セグメント３１６ｂ）、又はゲート・フィンガ・セグメントの幅及びゲート・ジャンパ３７２の全幅に沿って（たとえば、ゲート・フィンガ・セグメント３１６ｃ）進むだけである。上記のように、ゲート・ジャンパ３７２は、ゲート・フィンガ３１６よりも大きい断面積を有することができ、従って、エレクトロマイグレーション及び高周波利得性能の低下などの、通常ゲート幅の増加に伴う問題なしに、ゲート・フィンガ３１６より大きい電流密度をよりよく処理することができる可能性がある。ゲート信号はまた、ゲート信号分配バー３７４の一部及び垂直接点プラグ３７８に沿って進む。しかし、図８は原寸に比例して描かれておらず、ゲート信号が任意のゲート信号分配バー３７４に沿って進む距離は、図１０～図１１を見て分かるように、ｙ方向のゲート・フィンガ・セグメントの幅と比較して非常に短くなり得る（たとえば５％未満）ことに留意されたい。垂直接点プラグ３７８に沿って進む距離も非常に短い。従って、ゲート信号が狭い導電性のトレースに沿って進む距離を短くすることができる。
上記で論じたように、トランジスタ３００は、デバイス全体に分散される複数の直列ゲート抵抗器３８０を備える。具体的には、直列ゲート抵抗器３８０は、各ゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃの一端に、又はその近くに設けられる。図８に示すように、ゲート・フィンガ３１６は、３つの「ゲート分割」、すなわち、ゲート・フィンガ・セグメント３１６ａを備える第１のゲート分割３８２ａ、ゲート・フィンガ・セグメント３１６ｂを備える第２ゲート分割３８２ｂ、及びゲート・フィンガ・セグメント３１６ｃを備える第３のゲート分割３８２ｃに分けられる。ゲート・バス３１４と第１のゲート分割３８２ａとの間に第１の間隙領域３８４ａが設けられ、ゲート分割３８２ａと３８２ｂとの間に第２の間隙領域３８４ｂが設けられ、且つゲート分割３８２ｂと３８２ｃとの間に第３の間隙領域３８４ｃが設けられる。
図８に示すように、直列ゲート抵抗器３８０は、上記の間隙領域３８４ａ～３８４ｃ内に形成され得る。直列ゲート抵抗器３８０は、たとえば、ゲート・フィンガ３１６、ドレイン接点３３６、ソース接点３６２などを形成するために使用される導電性材料と比較して、より高い抵抗率の導電性材料を堆積することにより形成され得る。直列ゲート抵抗器３８０は、トランジスタ３００の任意の適切な垂直レベルに設けられ得る。例示的な実施例では、直列ゲート抵抗器３８０は、図８及び図９Ａから見て分かる、又は推測できるように、ソース接点３６２、ドレイン接点３３６、及びゲート・フィンガ３１６と同じ金属化レベルに形成され得る。ゲート抵抗器３８０（又は以下で論じる奇モード抵抗器３９０）は、たとえばインダクタとコンデンサとの直列回路など、抵抗器と機能的に同等なものとして機能することができる他の損失性要素で置き換えられ得ることも理解されよう。
図１２を参照して以下で論じるように、本発明の特定の実施例に従ってトランジスタ内に備えられる分散された直列ゲート抵抗器３８０の代わりに、各ゲート・パッド３１２と、それに結合されるゲート・バス３１４との間に、単一の直列ゲート抵抗器８０を備えることができる。直列ゲート抵抗器が、各ゲート・パッド３１２とその対応するゲート・バス３１４との間に単一の直列ゲート抵抗器８０として実装される場合、各直列ゲート抵抗器８０は、デバイスの不安定性を低減又は防止するために、比較的高い抵抗値を必要とする可能性がある。トランジスタ３００では、複数の直列ゲート抵抗器３８０がデバイスのゲート分割３８２間に配置されている。各ゲート抵抗器３８０は、ゲート抵抗器８０がゲート・パッド３１２とゲート・バス３１４との間にのみ配置される場合に必要とされるゲート抵抗器８０と比較して、はるかに小さな抵抗値であり得る。
ある実施例では、各ゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃごとに直列ゲート抵抗器３８０を設けることができ、一方他の実施例では、いくつかのゲート・フィンガ・セグメントが直列ゲート抵抗器３８０を共有することができる。図８に示す特定の実施例では、ゲート・フィンガ・セグメント３１６ｂ、３１６ｃのすべては、それら自体が結合される直列ゲート抵抗器３８０を備え、一方、ゲート・フィンガ・セグメント３１６ａのペアは、単一の直列ゲート抵抗器３８０を共有する。他の実施例では、ゲート・フィンガ・セグメント３１６ａ～３１６のいくつかは、結合されるゲート抵抗器３８０を備えていない場合があることも理解されよう。
ゲート・フィンガ３１６に沿った２箇所以上の位置に直列ゲート抵抗を分散することにより、トランジスタのゲート・フィンガ及びドレイン内の帰還ループを、不安定性を低減又は排除し得るのに十分な損失の大きさにすることができる。これにより、デバイスの歩留まりを改善し、且つ／又は現場でのデバイス故障の発生率を低減することができる。さらに、上記のように、且つ図８を見て分かるように、どの特定のゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃに沿った電流経路も、単一の直列ゲート抵抗器３８０を横切るだけでよい。直列ゲート抵抗器３８０は比較的小さな抵抗値を有することができるので、電力損失が低減され、従ってトランジスタ３００は、所与のサイズのデバイスについてより高い利得レベルに対応することができる。
図８を見て分かるように、トランジスタ３００は、第１の軸に沿ってｙ方向に延在するドレイン接点３３６、第１の軸に平行な第２の軸に沿ってｙ方向に延在するソース接点３６２、並びにソース接点３６２とドレイン接点３３６との間に延在するゲート・フィンガ３１６を備える。ゲート・フィンガ３１６は、互いに電気的に接続された複数の不連続で同一直線上にあるゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃを備える。トランジスタ３００は、ゲート・フィンガ３１６に電気的に接続され、間隔を空けて配置された複数のゲート抵抗器３８０をさらに備える。各ゲート抵抗器３８０は、ゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃのそれぞれとゲート信号分配バー３７４のそれぞれとの間に結合され得る。ゲート抵抗器３８０の少なくとも１つは、第１の軸と第２の軸との間に配置される。ゲート・ジャンパ３７２が、ゲート・バス３１４とゲート・フィンガ３１６との間の電気経路に沿って挿置される。ゲート・ジャンパ３７２は、ゲート・フィンガ・セグメント３１６ｂ及び３１６ｃとゲート・バス３１４との間のそれぞれの電気経路に沿って挿置され、それぞれのゲート抵抗器３８０は、ゲート・ジャンパ３７２とゲート・フィンガ・セグメント３１６ｂ、３１６ｃとの間のそれぞれの電気経路に沿って挿置される。
やはり図８を見て分かるように、トランジスタ３００は、ｙ方向に延在するソース接点３６２と、ｙ方向に延在するゲート・ジャンパ３７２と、複数の不連続で電気的に接続されたゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃとを含むゲート・フィンガ３１６を備える。トランジスタ３００は、間隔を空けて配置された複数のゲート抵抗器３８０をさらに備える。ゲート・フィンガ・セグメント３１６ｂ及び３１６ｃは、それぞれ第１及び第２のゲート抵抗器３８０を介してゲート・ジャンパ３７２に接続される。ゲート・フィンガ・セグメント３１６ａのペアは、それぞれのゲート抵抗器３８０を介してゲート・バス３１４に接続される。
図８にさらに示すように、奇モード抵抗器３９０もトランジスタ３００内に備えられる。奇モード抵抗器３９０は、デバイス内の長い奇モードの不安定な帰還ループを分断するために設けられる。具体的には、ゲート・ジャンパ３７２を使って給電するゲート・フィンガ３１６の数が増加するにつれて、不安定性が生じる可能性がある。たとえば、ゲート・ジャンパ３７２が４つのゲート・フィンガ３１６に給電するとき、トランジスタは安定し得るが、ゲート・ジャンパ３７２を使って８つのゲート・フィンガ３１６に給電する場合、不安定性を示し始める可能性がある。不安定性が生じるとき、不安定性は、ゲート・フィンガの幅とデバイスの動作周波数との関数であり得る。奇モード抵抗器３９０は、隣接するゲート信号分配バー３７４間に挿置され得る。トランジスタ３００が正常に動作するとき、各奇モード抵抗器３９０の両側の電圧は同じでなければならず、従って、隣接するゲート信号分配バー３７４間に電流が流れてはならない。
奇モード抵抗器３９０は、隣接するゲート分割３８２間にある間隙領域３８４内に設けられ得る。図８及び図９Ｂに示すように、奇モード抵抗器３９０を、たとえば、ゲート信号分配バー３７４及びソース接点３６２と同じ金属化レベルに実装することができ、２つの隣接するゲート分配バー３７４間に直接接続することができる。奇モード抵抗器３９０は、隣接するゲート・バス３１４間に挿置されてもよい。
このように、トランジスタ３００は、ｙ方向に延在し、ｘ方向に互いに間隔を空けて配置された複数のゲート・フィンガ３１６を備えることができる。それぞれのゲート・フィンガ３１６は、互いに電気的に接続され、間隔を空けて配置された、ほぼ同一線上にある複数のゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃを備えることができ、ここでゲート・フィンガ・セグメント３１６ａ、３１６ｂ、３１６ｃは、間隙領域３８４ｂ、３８４ｃによって分離されたそれぞれのゲート分割３８２ａ、３８２ｂ、３８２ｃ内に配置される。奇モード抵抗器３９０は、間隙領域３８４ｂ、３８４ｃ内に配置される。例示的な実施例では、奇モード抵抗器３９０は、隣接するゲート信号分配バー３７４間に挿置され得る。
ある実施例では、ソース接点３６２をセグメント化する必要がないことも理解されよう。特に、ゲート抵抗器３８０及び奇モード抵抗器は両方とも、ゲート信号分配バー３７４及びゲート・ジャンパ３７２と同じ金属層内に実装され得る。かかる実装では、ソース接点３６２はセグメント化される必要はない。すなわち、他の実施例では、抵抗器３８０、３９０を、他の実施例でのソース接点３６２の真上、又は上及び側部に実装することができ、各ソース接点３６２は、単一の連続した（すなわち、セグメント化されていない）ソース接点３６２であり得ることが理解されよう。
図８は、セグメント化されたゲート・フィンガ３１６及びセグメント化されたソース接点３６２を備えるトランジスタ３００を示しているが、本発明の実施例はそれに限定されないことが理解されよう。たとえば他の実施例では、各ドレイン接点が、たとえば３つの分離したセグメントを備えるように、ドレイン接点３３６を同様のやり方でセグメント化することができる。ドレイン接点３３６がセグメント化される場合、セグメント化されたドレイン接点は、たとえば、ドレイン接点プラグ及びデバイス内の別の金属化層を介して互いに電気的に接続され得る。ドレイン接点がセグメント化される実施例では、ソース接点３６２はセグメント化されてもされなくてもよい。さらに、ゲート・フィンガ３１６は、図８に示すように、セグメント化されてもよく、図２（並びに図１４～図１５）に示すようにセグメント化されなくてもよい。ドレイン接点をセグメント化することにより、ゲート分割間の領域内に、ゲート抵抗器３８０及び／又は奇モード抵抗器３９０用のさらなる空間を設けることができる。セグメント化されたドレイン接点３３６を備えるかかる実施例の１つの単純な実例として、図８のトランジスタ３００を、参照番号３３２、３３４及び３３６がそれぞれソース・パッド、ソース・バス、及びソース接点となるように、且つ参照番号３６２、３６２ａ／３６２ｂ／３６２ｃ、及び３６４がそれぞれ、ドレイン接点、ドレイン接点セグメント、及びドレイン接点プラグとなるように、修正することができる。言い換えれば、図８を、単にソース及びドレインの特徴を逆にすることにより、セグメント化されたゲート・フィンガ３１６及びセグメント化されたドレイン接点３６２を備える実施例として見ることもできる。
図１０は、図８のトランジスタ３００のより大きいバージョンの平面図である。図１１は、図１０のトランジスタ３００の小さい部分３０２の詳細平面図である。
図１０及び図１１を参照すると、トランジスタ３００は、縦（ｙ方向）に延在する複数の単位セルを備える。各単位セルは、デバイスの全幅にわたって延在するゲート・フィンガ３１６を備え、上記のように縦方向（ｙ方向）に配置された直列の単位セル３４０ａ、３４０ｂ、３４０ｃに細分される。図１０～図１１に示す実施例では、単位セル３４０のそれぞれは１１２０ミクロンの全幅を有し、直列の単位セル３４０ａ、３４０ｂ、及び３４０ｃはそれぞれ３７０ミクロン、３８０ミクロン、及び３７０ミクロンの幅を有するが、本発明の概念はこうした特定の寸法に限定されない。
複数のゲート・バス３１４が構造体の一端に設けられ、一方ドレイン・バス３３４が構造体の他端に設けられている。ソース・パッド３２２は構造体の側部に設けられ、たとえばデバイスのより低い金属化層上に配置されたソース・バス（図示せず）に接続される。ソース接点セグメント３６２ａ、３６２ｂ、３６２ｃは、接点プラグ３６４を介してソース・バスに接続される。
図１１における、トランジスタ３００のデバイス・レイアウトの一部３０２の詳細図は、ゲート・フィンガ３１６、ゲート・ジャンパ３７２、ゲート信号分配バー３７４、直列ゲート抵抗器３８０、及び奇モード抵抗器３９０も示している。
本発明の概念の実施例によるトランジスタは、多層構造である半導体構造体を備えることができる。たとえば、図７Ａ及び図７Ｂを参照して上記で論じたように、トランジスタ１００の半導体構造体１２０は、少なくともチャネル層２１０及びバリア層２２０がその上に形成された基板２００（たとえば、４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣ）を備えることができる。本明細書に示す本発明の概念の実施例に従って、他のトランジスタに関しても同じことが当てはまる。このように、図７Ａ及び図７Ｂでの半導体構造体１２０の議論は、本明細書で説明する他のそれぞれの実施例の半導体構造体にも等しく適用されることが理解されるであろうが、デバイスの金属化部及び他の態様は、図に描かれた様々な実施例間の違いに基づいて変わることになる。従って、たとえば、本明細書に記載のすべてのトランジスタは、炭化ケイ素基板並びにＩＩＩ族窒化物ベースのチャネル層及びバリア層を備えることができ、こうしたトランジスタの半導体構造体は、図７Ａ及び図７Ｂを参照して説明したやり方で動作し得ることが理解されよう。
図１２は、本発明の概念のさらなる実施例による、トランジスタ４００の金属レイアウトの平面図である。トランジスタ４００が、トランジスタ３００に備えられる分散された直列ゲート抵抗器３８０の代わりに、各ゲート・パッド３１２とそれぞれのゲート・バス３１４との間に接続された直列ゲート抵抗器８０を使用することを除いて、トランジスタ４００は、図８～図１１を参照して上記で論じたトランジスタ３００と同様である。この変更は別にして、２つのトランジスタ３００、４００は、その他の点では基本的に同一であり得るので、トランジスタ４００のさらなる議論は省略することにする。
図１３は、本発明の概念のさらに別の実施例による、トランジスタ５００の金属レイアウトの平面図である。トランジスタ５００はやはり、トランジスタ５００が、隣接するゲート・バス３１４のそれぞれのペア間に単一の奇モード抵抗器９０を使用し、図８のトランジスタ３００の間隙領域３８４ｂ、３８４ｃ内に設けられている、分散された奇モード抵抗器３９０を備えないことを除いて、図８～図１１を参照して上記で論じたトランジスタ３００と同様である。この変更は別にして、２つのトランジスタ３００、５００は、その他の点では基本的に同一であり得るので、トランジスタ５００のさらなる議論は省略することにする。
上述の実施例の特徴を何らかのやり方で組み合わせて、さらなる複数の実施例を作り出すことができることが理解されよう。たとえば、図１４は、図８の直列ゲート抵抗器３８０と同一であり得る直列ゲート抵抗器１８０を備えるよう修正されたことを除いて、上記のトランジスタ１００と同一であるトランジスタ１００’の金属レイアウトの平面図である。別の実例として、図１５は、ゲート・フィンガ３１６がもはやセグメント化されておらず、それに応じて直列ゲート抵抗器３８０の位置が修正されたことを除いて、上記のトランジスタ３００と同様であるトランジスタ３００’の金属レイアウトの平面図である。図１４及び図１５は、さらなる実施例をもたらす様々な実施例の可能な組合せのいくつかを示すために提供されていることが理解されよう。
本発明の概念の実施例は、特に、ＩＩＩ族窒化物ベースの高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）デバイスに関連した使用に好適であり得る。本明細書で使用する「ＩＩＩ族窒化物」という用語は、窒素と周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間で形成される、それらの半導体化合物を指す。ＩＩＩ族窒化物という用語は、ＡｌＧａＮ及びＡｌＩｎＧａＮなどの３元系化合物及び４元系化合物も指す。こうした化合物はすべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合する実験式を有する。
本発明の実施例を利用することができるＧａＮベースのＨＥＭＴに好適な構造は、たとえば、同一出願人による、２００２年６月６日に公開された米国特許出願公開第２００２／００６６９０８（Ａ１）号、「Ａｌｕｍｉｎｕｍ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ／Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ Ｈａｖｉｎｇ Ａ Ｇａｔｅ Ｃｏｎｔａｃｔ Ｏｎ Ａ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｃａｐ Ｓｅｇｍｅｎｔ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓａｍｅ」、２００２年１１月１４日に公開された米国特許出願公開第２００２／０１６７０２３（Ａ１）号、「Ｇｒｏｕｐ－ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ （ＨＥＭＴ） Ｗｉｔｈ Ｂａｒｒｉｅｒ／Ｓｐａｃｅｒ Ｌａｙｅｒ」、２００４年４月１日に公開された米国特許出願公開第２００４／００６１１２９号、「Ｎｉｔｒｉｄｅ－Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅｏｆ Ｕｓｉｎｇ Ｎｏｎ－Ｅｔｃｈｅｄ Ｃｏｎｔａｃｔ Ｒｅｃｅｓｓｅｓ」、２０１１年３月１５日に発行された米国特許第７，９０６，７９９号、「Ｎｉｔｒｉｄｅ－Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ａ Ｐｒｏｔｅｃｔｉｖｅ Ｌａｙｅｒ Ａｎｄ Ａ Ｌｏｗ－Ｄａｍａｇｅ Ｒｅｃｅｓｓ」、及び２００１年１１月１３日に発行された米国特許第６，３１６，７９３号、名称「Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ｏｎ Ｓｅｍｉ－Ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｓｕｂｓｔｒａｔｅｓ」に説明され、これらの開示は、ここにその全体が参照により本明細書に組み込まれる。
本発明の特定の実施例では、基板２００は、たとえば炭化ケイ素の４Ｈ結晶多形であり得る、半絶縁炭化ケイ素（ＳｉＣ：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）基板であり得る。他の炭化ケイ素の候補となる結晶多形には、３Ｃ、６Ｈ、及び１５Ｒ結晶多形が含まれる。
任意選択で、緩衝層、核形成層、及び／又は遷移層（図示せず）が、チャネル層２１０の下で基板２００上に設けられ得る。たとえば、炭化ケイ素基板とデバイスの残りの部分との間に適切な結晶構造遷移（ｃｒｙｓｔａｌ ｓｔｒｕｃｔｕｒｅ ｔｒａｎｓｉｔｉｏｎ）をもたらすように、ＡｌＮ緩衝層が備えられ得る。さらにたとえば、同一出願人による、２００３年６月５日に公開された米国特許出願公開第２００３／０１０２４８２（Ａ１）号、名称「Ｓｔｒａｉｎ Ｂａｌａｎｃｅｄ Ｎｉｔｒｉｄｅ Ｈｅｔｒｏｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｔｒａｉｎ Ｂａｌａｎｃｅｄ Ｎｉｔｒｉｄｅ Ｈｅｔeｒｏｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ」に説明される、歪平衡遷移層（ｓｔｒａｉｎ ｂａｌａｎｃｉｎｇ ｔｒａｎｓｉｔｉｏｎ ｌａｙｅｒ）も設けられてもよく、その開示は、あたかも本明細書に完全に示されているかのように、参照により本明細書に組み込まれる。さらに、ＳｉＮキャッピング層など、１層又は複数のキャッピング層をバリア層２２０上に設けることができる。
炭化ケイ素は、ＩＩＩ族窒化物デバイス用の非常に一般的な基板材料であるサファイア（Ａｌ２Ｏ３）よりも、ＩＩＩ族窒化物に極めて近い結晶の格子整合を有する。ＳｉＣのより近い格子整合により、サファイア上で一般的に得られるものよりも高品質のＩＩＩ族窒化物膜を得ることができる。また、炭化ケイ素は非常に高い熱伝導率を持っており、それにより炭化ケイ素上のＩＩＩ族窒化物デバイスの総出力電力は、通常は、サファイア上に形成された同じデバイスの場合のように基板の放熱によって制限されることはない。また、半絶縁性の炭化ケイ素基板が利用できることにより、素子分離及び寄生容量の低減を実現することができる。適切なＳｉＣ基板は、たとえば、本発明の譲受人である、ノースカロライナ州ダーラムのＣｒｅｅ， Ｉｎｃ．が製造している。
炭化ケイ素を基板材料として使用してもよいが、本発明の実施例は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど、任意の好適な基板を利用してもよい。ある実施例では、適切な緩衝層も形成され得る。
本発明のある実施例では、チャネル層２１０は、ＡｌｘＧａ１-ｘＮ（ここで０≦ｘ＜１）などのＩＩＩ族窒化物である。ただし、チャネル層２１０の伝導帯域のエッジのエネルギーが、チャネル層とバリア層との間の界面におけるバリア層２２０の伝導帯域のエッジのエネルギーよりも小さいことを条件とする。本発明の特定の実施例では、ｘ＝０であり、チャネル層２１０がＧａＮであることを示す。チャネル層２１０は、ＩｎＧａＮ、ＡｌＩｎＧａＮなどの他のＩＩＩ族窒化物であってもよい。チャネル層２１０は、ドープされなくても、意図せずにドープされてもよく、約２０Åを超える厚さに成長させてもよい。チャネル層２１０はまた、超格子又はＧａＮ、ＡｌＧａＮなどの組合せなどの多層構造であってもよい。
チャネル層２１０は、バリア層２２０のバンドギャップより小さいバンドギャップを有することができ、チャネル層２１０はまた、バリア層２２０より大きい電子親和力を有することができる。本発明の概念の特定の実施例では、バリア層２２０は、約０．１ｎｍから約１０ｎｍの間の厚さを有するＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、又はＡｌＩｎＧａＮである。本発明の概念の特定の実施例では、バリア層２２は、チャネル層２１０とバリア層２２０との間の界面にかなりのキャリア濃度を誘導するのに十分厚く、十分高いＡｌ組成を有するようドーピングを行う。
バリア層２２０は、ＩＩＩ族窒化物であってもよく、チャネル層２１０のバンドギャップよりも大きいバンドギャップ、及びチャネル層２１０よりも小さな電子親和力を有する。従って、本発明の特定の実施例では、バリア層２２０は、ＡｌＧａＮ、ＡｌＩｎＧａＮ、及び／又はＡｌＮ、或いはそれらの層の組合せを含むことができる。バリア層２２０は、たとえば、約０．１ｎｍから約３０ｎｍの厚さであり得る。本発明の特定の実施例では、バリア層２２０は、ドープされないか、又はｎ型ドーパントで約１０１９ｃｍ－３未満の濃度にドープされる。本発明のある実施例では、バリア層２２０はＡｌｘＧａ１-ｘＮであり、ここで０＜ｘ＜１である。特定の実施例では、アルミニウム濃度は約２５％である。しかし、本発明の他の実施例では、バリア層２２０は、約５％から約１００％の間のアルミニウム濃度を有するＡｌＧａＮを含む。本発明の特定の実施例では、アルミニウム濃度は約１０％より大きい。
本発明の実施例によるバイパス・ゲート式トランジスタの例示的な実施例を、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）構造を参照しながら示しているが、本発明の概念はかかるデバイスに限定されない。従って、本発明の実施例は、複数の単位セルを備え、電極を制御する他のトランジスタ・デバイスを含むことができる。本発明の実施例は、電極をより広く制御することが望まれ、デバイスの複数の単位セルが存在する、どんな半導体デバイスでの使用にも好適であり得る。従って、たとえば、本発明の実施例は、ＳｉＣ、ＧａＮ、ＧａＡｓ、シリコンなどを使用して製造されたＭＥＳＦＥＴ、ＭＭＩＣ、ＳＩＴ、ＬＤＭＯＳ、ＢＪＴ、ｐＨＥＭＴなど、様々な種類のデバイスでの使用に好適であり得る。
本発明の概念のさらなる実施例に従って、大幅に高い出力電力レベルに対応できるモノリシック・マイクロ波集積回路（ＭＭＩＣ：ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）デバイスが提供される。こうしたＭＭＩＣデバイスは、所与の動作周波数に対して高い出力電力密度も示し得る。ある実施例では、このＭＭＩＣデバイスは、従来のＭＭＩＣデバイスに匹敵する同じ出力電力レベルに、大幅に小さいパッケージ内で対応することができる。本発明の実施例によるＭＭＩＣデバイスは、強化された性能を示し、大幅なコスト節約をもたらし、且つ／又は向上した信頼性を有することができる。
ＭＭＩＣデバイスは、レーダ、セルラ通信、衛星通信、電子戦争用途などを含む多種多様な用途で使用されている。ＭＭＩＣデバイスは高周波デバイス（つまり、約３００ＭＨｚから約３００ＧＨｚに及ぶマイクロ波周波数範囲で動作するデバイス）であり、ＭＭＩＣデバイスが使用される多くの用途で、高出力電力レベルに対応できなければならない。現在、ほとんどのＭＭＩＣデバイスは、炭化ケイ素、砒化ガリウム、及び／又は窒化ガリウム・ベースの半導体材料システムなど、バンドギャップの広い半導体材料系で形成されている。こうした半導体材料系で形成されたＭＭＩＣデバイスは、概して、より高い周波数で動作し、より高い電力密度レベルに対応し得る。
多種多様なＭＭＩＣデバイスには、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）及び高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）が含まれる。たとえば、高電力ＲＦ増幅器、低ノイズＲＦ増幅器、ＲＦスイッチ、ＲＦリミッタ、ＲＦミキサ、及び他の様々な回路は、１つ又は複数のＦＥＴを備え得る。典型的には、上記のＭＭＩＣデバイスはそれぞれ、複数の個々のＦＥＴトランジスタ・セルが並列に接続された単位セル構造を有するであろう。単位セル構造により、ＭＭＩＣデバイスは、より高い出力電力レベルに対応することができる。ＭＭＩＣデバイスが対応できる実際の出力電力レベルは、デバイスの出力段の製造に利用可能な「良好なゲート区域」の長さ、デバイスの動作周波数、及びＭＭＩＣデバイスが動作する熱的環境を含む、いくつかの要因によって制限され得る。
ＦＥＴベースのＭＭＩＣデバイスが対応する出力電力レベルは、ＭＭＩＣデバイスの出力段の通電性能に基づく。出力段の通電性能は、平面図で見たときの出力段の物理サイズ（面積）に正比例し得る。ＦＥＴベースのＭＭＩＣデバイスの「良好なゲート区域」とは、デバイスのＦＥＴ出力段が形成される部分を指す。
ＭＭＩＣデバイスの良好なゲート区域は、ウェハ・レベルの製造工程で使用される装置が、デバイス内の限られた区域にわたって微細パターンを形成することしかできないので、制約される場合がある。通常、良好なゲート区域のサイズに対する主な制約は、各単位セル内でＦＥＴトランジスタのゲート・フィンガが延在する方向と直角をなす方向にある。以下の図１６～図２０Ｄのｘ軸方向に対応するこの方向は、いくつの単位セル・トランジスタをＦＥＴ出力段に備えることができるかを決定する（本明細書では、この方向は良好なゲート区域の「長さ」と呼ばれ、ｙ軸方向は、良好なゲート区域の「幅」と呼ばれる。というのは、図１を参照して上述したように、ゲート・フィンガの幅が、ゲート・フィンガがｙ軸方向に延在する距離を指すからである。）通常、良好なゲート区域の長さは、ＭＭＩＣデバイスが形成されるウェハの直径よりもはるかに短いため、多数の個々のＭＭＩＣデバイスがウェハ上に形成され得る。多くの場合、従来の高電力ＭＭＩＣデバイスは、良好なゲート区域の全長を使用してＦＥＴ出力段を形成し、従って良好なゲート区域を拡大するには、より大きい区域にわたって微細パターンを形成できる処理装置を、かかる装置が入手可能でさえあれば、取得する必要がある。
出力段の物理サイズ、ひいては出力段が対応する出力電力レベルも、出力段のゲート・フィンガの幅を増大させることにより、上昇させることができるが、これは、出力段のｙ軸方向のサイズを大きくするよう作用する。ただし、各単位セルＦＥＴトランジスタの抵抗はＦＥＴトランジスタのゲート・フィンガの幅に正比例し、抵抗が増加すると電力損失も増加するので、ゲート・フィンガの幅は制限され得る。従って、出力段のゲート・フィンガの幅は、電力損失の懸念により事実上制限され得る。抵抗はマイクロ波信号の周波数の関数でもあり（周波数の増加は抵抗の増加に相当する）、従ってマイクロ波信号の周波数は（他の望ましい又は必要な性能パラメータと共に）ゲート・フィンガの最大の幅を事実上決め得る。
ＭＭＩＣデバイスの熱的動作環境も、デバイスが対応できる最大出力電力レベルに影響する。というのは、通常、熱的動作環境が、ＭＭＩＣデバイスの性能を劣化させる可能性がある過度の相互加熱を回避するのに十分な、必要となる最小のゲート・フィンガの間隔を決めるからである。熱的動作環境は、ＭＭＩＣデバイスの種類、デバイスの効率、動作モード（たとえば、ＭＭＩＣ増幅器のパルス動作又は連続波動作）など、１つ又は複数のパラメータによって変わり得る。やはり、こうしたパラメータは通常、ＭＭＩＣデバイスの所期の用途、及び特定の性能パラメータによって決まる。従って、様々なＭＭＩＣデバイスの対応可能な最大出力レベルは、良好なゲート区域の長さ、デバイスの動作周波数、及びデバイスの熱的動作環境など、様々な制約によって基本的に決まり得る。多くの場合に、より高い出力電力レベルに対応するＭＭＩＣデバイスを、かかるデバイスを製造できる場合は、要求される。以下で詳細に論じるように、本発明の特定の実施例によるＭＭＩＣデバイスは、従来の相当するＭＭＩＣデバイスよりも著しく高い出力電力レベルに対応することができ得る。かかるＭＭＩＣデバイスの例示的な実施例を、ここで図１６～図２０Ｄを参照してより詳細に論じることにする。
図１６は、その上に形成された複数のＭＭＩＣデバイスを備える、従来のウェハ６００の概略図である。ウェハは、たとえば、複数の窒化ガリウム・ベースの層（たとえば、ＧａＮ、ＡｌＧａＮなど）及びその上に形成された金属化層を備える、炭化ケイ素又はサファイア・ウェハを含み得る。図１６に示すように、ウェハ６００は通常、格子パターン６１０に分割され、ＭＭＩＣデバイス６３０は、格子パターン６１０の各「セル」６２０内に形成される（図１６では、図面を簡略化するために、３つのＭＭＩＣデバイス６３０のみ描いている）。各セル６２０のサイズは、利用可能な処理装置に基づき得る。たとえば、各セル６２０の寸法は、例示的な実施例では１０ｍｍ×１０ｍｍの正方形であり得る。別の例示的な実施例では、各セル６２０の寸法は、６ｍｍ×６ｍｍであり得る。セル６２０は他の寸法を有してもよく、長さと幅とは同じである必要はない。ＭＭＩＣデバイスの特定の部分のみが、セル６２０内に収容される必要があることも理解されよう。たとえば、ＭＭＩＣ増幅器では、ＦＥＴ増幅段はセル６２０内に収容されてもよいが、入力及び／又は出力インピーダンス整合回路は、微細なパターン形成なしにこうした回路は形成され得るので、セル６２０の外部に形成されてもよい。
上記のように、各セル６２０のサイズの制限、特にｘ軸方向の各セルの長さの制限は、各ＭＭＩＣデバイス６３０が対応できる最大出力電力を制限するように作用し得る。これは、従来の２段ＭＭＩＣ増幅器７００の平面図である図１７を参照することで分かる。図１７に示すＭＭＩＣ増幅器７００は、図１６のウェハ６００の１つ又は複数のセル６２０内のＭＭＩＣデバイス６３０であり得る。
図１７に示すように、ＭＭＩＣ増幅器７００は、２段ＭＭＩＣ増幅器７００の２つの増幅段を表す、ＦＥＴ駆動段７１０及びＦＥＴ出力段７２０を備える。ＭＭＩＣ増幅器７００は、入力インピーダンス整合回路７３０と、段間インピーダンス整合回路７４０と、出力インピーダンス整合回路７５０とをさらに備える。入力パッド７６０及び出力パッド７６２も、ＭＭＩＣデバイス７００に電源及び接地接続を与える他のパッド７６４と共に設けることができる。上記で論じたように、ＭＭＩＣ増幅器７００の対応可能な最大出力電力は、ＦＥＴ出力段７２０が対応する最大電流レベルに基づくものとなる。
マイクロ波信号の形態の入力信号（たとえば、７００ＭＨｚのＲＦ信号）が、入力パッド７６０でＭＭＩＣ増幅器７００に入力され得る。入力ＲＦ信号は、ＦＥＴ駆動段７１０の入力でのインピーダンスを、入力パッド７６０で見られるインピーダンスに整合させる、入力段インピーダンス整合回路７３０を通過する。ＦＥＴ駆動段７１０は、それに入力されるＲＦ信号を増幅して、より高電力のＲＦ信号を供給する。ＦＥＴ駆動段７１０によって出力されるより高電力のＲＦ信号が、ＦＥＴ出力段７２０への入力信号として、（段間インピーダンス整合回路７４０による適切なインピーダンス整合の後に）供給され得る。ＦＥＴ出力段７２０は、それに入力されるＲＦ信号を増幅して、その電力をさらに増大させる。ＦＥＴ出力段７２０によって出力される高電力ＲＦ信号は、出力段インピーダンス整合回路７５０を通過し、出力パッド７６２でＭＭＩＣデバイス７００から出力される。ＦＥＴ駆動段７１０は、たとえば、互いに電気的に並列に接続された複数の単位セルＦＥＴトランジスタ７１２（たとえば、ＨＥＭＴトランジスタ）として実装され得る。ＦＥＴ出力段７２０は同様に、たとえば、互いに電気的に並列に接続された複数の単位セルＦＥＴトランジスタ７１２（たとえば、ＨＥＭＴトランジスタ）として実装され得る。図１７に示すように、ＦＥＴ出力段７２０は、通常、ＭＭＩＣ増幅器７００の効率を改善するために、ＦＥＴ駆動段７１０よりも多くの単位セルＦＥＴトランジスタ７１２を備える。
入力インピーダンス整合回路７３０は、ＭＭＩＣ増幅器７００に入力されるＲＦ信号の入力パッド７６０でのインピーダンスを、ＦＥＴ駆動段７１０の入力で見られるインピーダンスに整合させるよう配置された、たとえば１つ又は複数のコンデンサ、インダクタ、抵抗器、及び／又は他の回路要素を備えることができる。同様に、段間インピーダンス整合回路７４０は、ＦＥＴ駆動段７１０から出力された信号のインピーダンスを、ＦＥＴ出力段７２０の入力で見られるインピーダンスに整合させるように配置された、たとえば１つ又は複数のコンデンサ、インダクタ、抵抗器、及び／又は他の回路要素を備えることができる。出力インピーダンス整合回路７５０は、ＦＥＴ出力段７２０から出力される信号のインピーダンスを、ＭＭＩＣ増幅器７００の出力パッド７６２で見られるインピーダンスに整合させるよう配置された、たとえば１つ又は複数のコンデンサ、インダクタ、抵抗器、及び／又は他の回路要素を備えることができる。
上記で論じたように、図１７の２段ＭＭＩＣ増幅器７００などのＭＭＩＣ増幅器で対応される最大出力電力レベルは、（１）ＦＥＴ出力段７２０の単位セルＦＥＴトランジスタ７１２の数と、（２）ＦＥＴ出力段７２０の各単位セルＦＥＴトランジスタ７１２で対応される電力との関数である。ＦＥＴ出力段７２０の単位セルＦＥＴトランジスタ７１２の数は、（１）良好なゲート区域の「長さ」（これは、図１７のｘ軸方向の、ＭＭＩＣデバイス７００の長さである）と、（２）隣接する単位セルＦＥＴトランジスタ７１２のゲート・フィンガ間の間隔とで決定され得る。上記で論じたように、良好なゲート区域の長さは、処理装置の機能であり得るセル６２０のサイズによって設定され（図１６を参照）、ゲート・フィンガの最小間隔は、増幅器設計基準の関数であり得る、熱的に考慮すべき点に基づいて設定され得る。その結果として、ＦＥＴ出力段７２０内の単位セルＦＥＴトランジスタ７１２の数を、セル６２０のサイズ及び増幅器設計基準に基づいて設定される限度を超えて容易に増やすことはできない。
ＦＥＴ出力段７２０の各単位セルＦＥＴトランジスタ７１２で対応される電力は、ゲート・フィンガ幅（すなわち、ゲート・フィンガがｙ軸方向に延在する距離）の関数であり、ゲート・フィンガの幅がより大きいほど、増大した出力電力レベルに対応する。各ゲート・フィンガの長さ（すなわち、ゲート・フィンガがｘ軸方向に延在する距離）は、通常、各単位セルＦＥＴトランジスタ７１２が高周波でスイッチングできるようにするため、非常に短くする。その結果、ゲート・フィンガの幅が増加するほどに、各ゲート・フィンガの抵抗も増加し、その結果電力損失が増加する。様々なマイクロ波周波数（たとえば３ＧＨｚ）で、電力損失の懸念により、ゲート・フィンガの幅が、たとえば約５００ミクロンに制限され得る。従って、特定のＭＭＩＣ増幅器の設計では、上記の物理的な制約及び考慮すべき点により、デバイスの対応される最大出力電力に実際的な制限が課され得る。
図２～図１５を参照して上述したように、本発明の実施例による、ゲート幅が増大した多セルＦＥＴトランジスタを提供することができる。上記のように、セグメント化されたゲート・フィンガ及び／又はゲート・ジャンパを使用して、より大きいゲート幅を実現することができる。こうした多セル・トランジスタを、その対応可能な最大出力電力を増大させるために、たとえば上記の２段ＭＭＩＣ増幅器などのＭＭＩＣデバイスにおける従来の多セル・トランジスタの代わりに使用することができる。
たとえば、図１８Ａ及び図１８Ｂは、それぞれ、図１７の従来の２段ＭＭＩＣ増幅器７００、並びにそれぞれがセグメント化されたゲート・フィンガ及び／又はゲート・ジャンパを具備する単位セルＦＥＴトランジスタを使用して実装されたＦＥＴ駆動段及びＦＥＴ出力段を備える、ＭＭＩＣ増幅器８００の概略平面図である。図１８Ａ及び図１８Ｂは、各ＭＭＩＣ増幅器の様々な領域のサイズ、及び各ＭＭＩＣ増幅器の全体サイズを視覚的に比較できるように、同じ相対スケールで描かれている。
上記の通り、図１８Ａで概略的に示すように、従来のＭＭＩＣ増幅器７００は、ＦＥＴ増幅段７１０及びＦＥＴ出力段７２０を備え、その各々は、５００ミクロンのゲート・フィンガ幅を有する単位セルＦＥＴトランジスタ７１２を具備する。ＦＥＴ駆動段７１０及びＦＥＴ出力段７２０は、おそらく２０％から３０％など、比較的小さいデバイスの面積を占有する。図１８Ｂに示すように、本発明の実施例によるＭＭＩＣ増幅器８００は、ＦＥＴ駆動段８１０と、ＦＥＴ出力段８２０と、入力インピーダンス整合回路８３０と、段間インピーダンス整合回路８４０と、出力インピーダンス整合回路８５０とを備えることができる。ＦＥＴ駆動段８１０及びＦＥＴ出力段８２０はそれぞれ、本発明の実施例によるセグメント化されたゲート・フィンガ及び／又はゲート・ジャンパを具備する単位セルＦＥＴトランジスタ８１２を備える。図示のＭＭＩＣ増幅器８００では、各単位セルＦＥＴトランジスタ８１２は、３つの２５０ミクロンのゲート・フィンガ・セグメントを具備するゲート・フィンガを備える。他の実施例では、より大きい幅（たとえば、それぞれが４００ミクロン）を有するゲート・フィンガ・セグメントを使用することができる。単位セルＦＥＴトランジスタ８１２は、従来のＭＭＩＣ増幅器７００が備える単位セルＦＥＴトランジスタ７１２よりも５０％大きいゲート幅を有するゲート・フィンガを備えるので、ＭＭＩＣ増幅器８００の対応可能な最大出力電力は、従来のＭＭＩＣ増幅器７００の対応可能な最大出力電力より約５０％大きくなり得る。従って、本発明の実施例によるＭＭＩＣ増幅器（及び他のＭＭＩＣデバイス）は、従来の技法を使用して達成し得なかった出力レベルに対応することができる。
さらに、図１８Ａ及び図１８Ｂからも分かるように、本発明の実施例によるＭＭＩＣ増幅器及び他のデバイスは、デバイスのサイズを比例的に増大させることなく、こうした強化された出力電力レベルを実現することができる。具体的には、インピーダンス整合回路のサイズは通常、出力電力レベルの増大と共に増加するが、この増加は、対応する最大出力電力レベルの増加に比例する必要がない。従って、図１８Ａ及び図１８Ｂの概略図を見て分かるように、５０％高い出力電力レベルに対応する本発明の実施例によるＭＭＩＣ増幅器８００は、たとえば、おそらく２０％だけ面積が大きくなり得る。
図１９Ａ及び図１９Ｂは、本発明の実施例によるＭＭＩＣデバイスが、どのようにして、より小さい物理的占有面積を有しながら、従来のＭＭＩＣデバイスと比較して向上した性能をもたらすことができるかを示す、別の比較を提供する。具体的には、図１９Ａは、図１８Ａの従来の２段ＭＭＩＣ増幅器７００の概略図である。図１９Ｂは、本発明の実施例による、より小さい面積を占有しながらＭＭＩＣデバイス７００よりも高い出力電力レベルに対応する、２段ＭＭＩＣ増幅器９００の概略図である。図１９Ａ及び図１９Ｂは、各ＭＭＩＣ増幅器の様々な領域のサイズ、及び各ＭＭＩＣ増幅器の全体サイズを視覚的に比較できるように、同じ相対スケールで描かれている。
図１９Ｂに示すように、ＭＭＩＣ増幅器９００は、本発明の実施例によるセグメント化されたゲート・フィンガ及び／又はゲート・ジャンパを具備する単位セルＦＥＴトランジスタ９１２をそれぞれが備える、ＦＥＴ駆動段９１０及びＦＥＴ出力段９２０を備える。ＭＭＩＣ増幅器９００は、入力インピーダンス整合回路９３０と、段間インピーダンス整合回路９４０と、出力インピーダンス整合回路９５０とをさらに備える。ＭＭＩＣ増幅器９００では、各単位セルＦＥＴトランジスタ９１２は、従来のＭＭＩＣ増幅器７００が備える単位セルＦＥＴトランジスタ７１２のゲート・フィンガの幅よりも５０％大きい、３つの２５０ミクロンのゲート・フィンガ・セグメントを具備するゲート・フィンガを備える。しかしＭＭＩＣ増幅器９００は、ＭＭＩＣ増幅器７００よりも約２５％少なくｘ方向に延在する。従って、ＭＭＩＣ増幅器９００の対応可能な最大出力電力を、従来のＭＭＩＣ増幅器７００の対応可能な最大出力電力よりも約２５％大きくすることができ、且つこの出力電力は、ＭＭＩＣ増幅器７００よりも約２５％小さいＭＭＩＣ増幅器で実現される。
図１９ＢのＭＭＩＣ増幅器９００が示す性能の向上は、セグメント化された（又は「バイパスされた」）ゲート・フィンガ及び／又はゲート・ジャンパを備える単位セルＦＥＴトランジスタ９１２を使用して、ＦＥＴ駆動段９１０及びＦＥＴ出力段９２０を形成することによって実現され得る。かかるバイパス・ゲート式ＦＥＴトランジスタの使用により、たとえば、単位セル当たりの出力電力を５０％増大させることができる各単位セル９１２のサイズが増大する。従って、図１９Ａ及び図１９Ｂに示すように、ＭＭＩＣ増幅器９００は、ＭＭＩＣ増幅器７００よりも小さく、それでもなおより高い出力電流及び出力電力レベルに対応することができる。ＭＭＩＣ増幅器９００は、ＭＭＩＣ増幅器９００のＦＥＴ出力段９２０が備えるＦＥＴトランジスタ９１２のより長いゲート幅のために、ＦＥＴ出力段９２０の物理的面積が、ＭＭＩＣ増幅器７００のＦＥＴ出力段７２０の物理的面積よりも大きくなり得るので、ＭＭＩＣ増幅器９００のサイズがより小さいにもかかわらず、より高い出力電力レベルに対応することができる。
ＭＭＩＣデバイスの処理の多くはウェハ・レベルで行われ、ウェハ上に含まれるＭＭＩＣデバイスが多いほど、各ＭＭＩＣデバイスのコストは一層下がるので、ＭＭＩＣデバイスのコストはデバイスのサイズに正比例し得る。その結果として、本発明の実施例によるＭＭＩＣデバイスは、従来のＭＭＩＣデバイスと比較して、同等の又はさらに改善された性能を提供しながらも、著しいコスト上の利点を有することができる。デバイスサイズがより小さいこと（所与の対応される出力電力レベルに対して）は、システムの占有面積が比較的小さいデバイス内で多数のＭＭＩＣデバイスが使用される、フェーズド・アレイ・レーダ・システム及び大規模なＭＩＭＯビーム形成アンテナ・アレイなど、様々な用途でのシステム統合の点からも有利であり得る。これは、それぞれ個々の放射要素が非常に小さくなる２８ＧＨｚ及び８０ＧＨｚ帯域など、より多くの応用分野がより高いマイクロ波周波数に移行するにつれて、ますます真実のこととなろう。
ゲート・フィンガの幅が増大した本発明の実施例によるＦＥＴトランジスタは、２段ＭＭＩＣ増幅器だけでなく、多種多様なＭＭＩＣデバイスで使用できることが理解されよう。たとえば、図２０Ａ～図２０Ｄは、本発明のさらなる実施例による、いくつかの例示的なＭＭＩＣデバイスを示す。図２０Ａに示すように、セグメント化されたゲート・フィンガ及び／又はゲート・ジャンパを備える本発明の実施例による、多セルＦＥＴトランジスタを使用する単一段ＭＭＩＣ増幅器１０００を提供することができる。図２０Ａに示す例示的な単一段ＭＭＩＣ増幅器１０００は、入力インピーダンス整合段１０３０と、本発明の実施例によるバイパス・ゲート式トランジスタを具備するＦＥＴ増幅／出力段１０２０と、出力インピーダンス整合段１０５０とを備える。
図２０Ｂに示すように、３段以上を備えるＭＭＩＣ増幅器も提供することができる。具体的には、図２０ＢのＭＭＩＣ増幅器１１００は、合計４つの増幅段、すなわち、第１から第３のＦＥＴ駆動段１１１０、１１１４、１１１６と、ＦＥＴ出力段１１２０とを備える。ＭＭＩＣ増幅器１１００は、入力インピーダンス整合回路１１３０と、出力インピーダンス整合回路１１５０と、第１～第３の段間インピーダンス整合回路１１４０、１１４２、１１４４とをさらに備える。他の実施例（図示せず）では、３段ＭＭＩＣ増幅器又は５段以上の増幅段を備えるＭＭＩＣ増幅器を提供できることが理解されよう。第１から第３のＦＥＴ駆動段１１１０、１１１４、１１１６、及びＦＥＴ出力段１１２０のうちの１つ又は複数は、本発明の実施例によるバイパス・ゲート式トランジスタを備えることができる。
本発明の実施例によるＭＭＩＣデバイスが備えるＦＥＴトランジスタのすべてが、本明細書で開示するバイパス・ゲート式トランジスタの設計を使用する必要はないことも理解されよう。たとえば、図２０Ｃは、本発明の実施例によるバイパス・ゲート式単位セルＦＥＴトランジスタ１２２２を使用して形成されたＦＥＴ出力段１２２０、及び従来のＦＥＴトランジスタ１２１２を使用して形成されたＦＥＴ駆動段１２１０を備える、本発明の実施例によるＭＭＩＣ増幅器１２００の概略平面図である。従来のＦＥＴトランジスタ１２１２は、良好なゲート長が適切な数の従来の単位セルＦＥＴトランジスタ１２１２を可能にするのに十分であるので、ＦＥＴ駆動段１２１０内で使用することができる。ＭＭＩＣ増幅器１２００は、入力インピーダンス整合回路１２３０と、段間インピーダンス整合回路１２４０と、出力インピーダンス整合回路１２５０とをさらに備える。
さらに他の実施例では、図２０Ｄに示すように、所与の動作周波数に対して向上した電力処理能力を示す、又は従来のＲＦスイッチと比較して物理的サイズが減少したＭＭＩＣスイッチ１３００を提供することができる。ＭＭＩＣスイッチ１３００は、たとえば、ＲＦ入力１３０２と、複数のＲＦ出力１３０４と、制御入力１３０６とを備えることができる。ＭＭＩＣスイッチ１３００は、複数の個々のＲＦスイッチ１３１０を備えることができる。ＲＦスイッチ１３１０の一部又はすべてを、本発明の実施例によるバイパス・ゲート式トランジスタを使用して実装することができる。ＭＭＩＣスイッチ１３００を、たとえば、フェーズド・アレイ・アンテナのＲＦスイッチング・ネットワーク内で使用することができる。
上記で論じたように、現況技術のＭＭＩＣ増幅器が対応する最大出力電力は、利用可能な良好なゲート区域の制限、並びにループ安定性及び電力損失への配慮に基づくゲート幅の制限のため制約される。本発明の実施例によるＭＭＩＣ増幅器は、たとえば、最大６ＧＨｚの周波数で動作する増幅器について、３倍の最大電力密度の増加、及び６～１５ＧＨｚの間の周波数で動作する増幅器について、２倍の最大電力密度の増加を実現することができる。本発明の実施例によるＦＥＴベースのＭＭＩＣデバイスは、本明細書で開示するバイパス・ゲート式トランジスタの設計のいずれかを使用して、こうしたＭＭＩＣデバイスが備えるＦＥＴトランジスタを実装することができる。たとえば、本明細書に開示する本発明の実施例によるＦＥＴベースのＭＭＩＣデバイスはそれぞれ、図２～図７、図８～図９Ｂ、図１０～図１１、図１２、図１３、図１４及び／又は図１５を、上記で論じた実施例に対する各修正形態と共に参照して、上記で論じたバイパス・ゲート式トランジスタのいずれかを使用することができる。
第１、第２などの用語は、本明細書では様々な要素を説明するために使用され得るが、こうした要素は、こうした用語によって限定されるべきではないことが理解されよう。こうした用語は、ある要素を、別の要素から区別するためにのみ使用される。たとえば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用されるとき、用語「及び／又は」は、関連する列挙された項目のうちの１つ又は複数の、ありとあらゆる組合せを含む。
本明細書で使用される用語法は、特定の実施例を説明することのみを目的としており、本発明を限定することを意図するものではない。本明細書で使用される単数形「ａ」、「ａｎ」、及び「ｔｈｅ（前記）」は、文脈上明らかにそうでないと示していない限り、複数の形態も同様に含むことを意図する。本明細書で使用されるときの用語「ｃｏｍｐｒｉｓｅｓ（備える）」、「ｃｏｍｐｒｉｓｉｎｇ（備え）」、「ｉｎｃｌｕｄｅｓ（含む）」、及び／又は「ｉｎｃｌｕｄｉｎｇ（含み）」は、述べられた特徴、完全体、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、他の１つ又は複数の特徴、完全体、ステップ、動作、要素、構成要素、及び／又はそれらの群の、存在又は追加を排除しないことがさらに理解されよう。
他に定義されない限り、本明細書で使用されるすべての用語（技術的用語及び科学的用語を含む）は、この発明が属する分野の当業者によって一般的に理解されるのと同じ意味を有する。さらに、本明細書で使用する用語は、この明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的にそのように定義されない限り、理想化された、又は過度に形式的な意味で解釈されないことが理解されよう。
層、領域、又は基板などの要素が別の要素の「上に」ある、又は「上へ」延出すると言われる場合、その要素は他の要素の上に直接あり得るか、又は他の要素の上へ直接延出できる、或いは介在要素も存在し得ることが理解されよう。対照的に、ある要素が別の要素の「直接上に」ある、又は「直接上へ」延出すると言われる場合、介在する要素は存在しない。ある要素が別の要素に「接続」又は「結合」されていると言われる場合、その要素は他の要素に直接接続又は結合され得るか、又は介在要素が存在し得ることも理解されよう。対照的に、ある要素が別の要素に「直接接続」されている、又は「直接結合」されていると言われる場合、介在する要素は存在しない。
「ｂｅｌｏｗ（「下」等）」、「ａｂｏｖｅ（「上」等）」、「ｕｐｐｅｒ（「高」等）」、「ｌｏｗｅｒ（「低」等）」、「ｈｏｒｉｚｏｎｔａｌ（「水平」、「横」等）」、「ｌａｔｅｒａｌ（「横」等）」、又は「ｖｅｒｔｉｃａｌ（「垂直」、「縦」等）」などの相対的な用語は、図に示す、ある要素、層、又は領域と別の要素、層、又は領域との関係を表すために、本明細書で使用され得る。これらの用語は、図に描かれている向きに加えて、デバイスの様々な向きを包含することを意図していることが理解されよう。
本明細書では、本発明の理想化された実施例（及び中間構造体）の概略図である断面図を参照しながら、本発明の実施例を説明する。図面内の層及び領域の厚さは、明確にするために誇張されている場合がある。さらに、たとえば製造技法及び／又は許容誤差の結果、図の形状からの変形が予想されるべきである。従って、本発明の実施例は、本明細書に示す領域の特定の形状に限定されると解釈されるべきではなく、たとえば、製造に起因する形状の差を含むべきである。
図面及び明細書において、本発明の典型的な実施例を開示してきており、特定の用語が使用されているが、それらは一般的且つ説明的な意味でのみ使用され、限定する目的ではなく、本発明の範囲は以下の特許請求の範囲に示す。

Claims (8)

  1. 第１の方向に延び、前記第１の方向に垂直な第２の方向に互いに間隔を置いて配置される複数のゲートフィンガーであって、前記ゲートフィンガーの各々は、互いに電気的に接続されて且つ少なくとも間隔を置いて配置され第１および第２のゲートフィンガーセグメントを含み、前記第１のゲートフィンガーセグメントは、前記第２の方向に延びる間隙領域によって前記第１の方向に前記第２のゲートフィンガーセグメントから分離されている、前記複数のゲートフィンガーと、
    前記間隙領域に配置された抵抗器であって、当該抵抗器が前記複数のゲートフィンガーの少なくともいくつかに電気的に接続されている、前記抵抗器と、
    前記複数のゲートフィンガーに電気的に接続されたゲートバスと、
    前記ゲートバスに電気的に接続されたゲートジャンパと、を備え、
    前記ゲートジャンパは、前記第１および第２のゲートフィンガーセグメントと前記ゲートバスとの間の電気的経路に沿って配置され、
    前記ゲートジャンパは、ソース接点上に延びる、トランジスタ。
  2. 請求項１に記載のトランジスタであって、
    前記第１の方向に延びる複数のソース接点であって、当該複数のソース接点の各々は複数の不連続なソース接点セグメントを含み、前記複数のソース接点の各々はゲートフィンガーの各対の間に延びる、前記複数のソース接点と、
    第１の方向に延びる複数のドレイン接点であって、前記複数のドレイン接点の各々はゲートフィンガーの各対のゲートフィンガーの間に延びる、前記複数のドレイン接点と、をさらに備える、トランジスタ。
  3. 請求項２に記載のトランジスタにおいて、前記抵抗器は、前記複数のソース接点の１つの前記ソース接点セグメントにおける２つの隣接するソース接点セグメントの間に配置される奇モード抵抗器を備える、トランジスタ。
  4. 請求項３に記載のトランジスタにおいて、前記抵抗器は、前記ゲートジャンパと前記第１のゲートフィンガーセグメントとの間の電気経路上に配置されたゲート抵抗器で構成される、トランジスタ。
  5. 請求項４に記載のトランジスタにおいて、前記ゲート抵抗器は、前記ゲートジャンパと前記第１のゲートフィンガーセグメントとの間に延びる第１のゲート信号分配バーに沿って配置される、トランジスタ。
  6. 請求項５に記載のトランジスタにおいて、前記第１のゲート信号分配バーと、当該第１のゲート信号分配バーと同一直線上の第２のゲート信号分配バーとの間に介在する奇モード抵抗器をさらに備える、トランジスタ。
  7. 請求項６に記載のトランジスタにおいて、前記ゲートジャンパは第１のゲートジャンパであり、前記奇モード抵抗器は、前記第１のゲートジャンパと第２のゲートジャンパとの間の電気経路上に介在している、トランジスタ。
  8. 前記抵抗器は、前記間隙領域に配置された複数のゲート抵抗器のうちの１つであり、各抵抗器は、前記第１の方向に延びるゲートジャンパと前記第２のゲートフィンガーセグメントの各々の１つとの間の電気経路上に介在している、請求項１に記載のトランジスタ。
JP2021131203A 2017-05-05 2021-08-11 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス Active JP7242777B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023035192A JP7538275B2 (ja) 2017-05-05 2023-03-08 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15/587,830 2017-05-05
US15/587,830 US10128365B2 (en) 2016-03-17 2017-05-05 Bypassed gate transistors having improved stability
US15/608,048 2017-05-30
US15/608,048 US9947616B2 (en) 2016-03-17 2017-05-30 High power MMIC devices having bypassed gate transistors
JP2019560218A JP6929968B2 (ja) 2017-05-05 2018-05-03 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019560218A Division JP6929968B2 (ja) 2017-05-05 2018-05-03 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023035192A Division JP7538275B2 (ja) 2017-05-05 2023-03-08 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Publications (2)

Publication Number Publication Date
JP2022002308A JP2022002308A (ja) 2022-01-06
JP7242777B2 true JP7242777B2 (ja) 2023-03-20

Family

ID=64016692

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2019560218A Active JP6929968B2 (ja) 2017-05-05 2018-05-03 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
JP2021131203A Active JP7242777B2 (ja) 2017-05-05 2021-08-11 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
JP2023035192A Active JP7538275B2 (ja) 2017-05-05 2023-03-08 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019560218A Active JP6929968B2 (ja) 2017-05-05 2018-05-03 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023035192A Active JP7538275B2 (ja) 2017-05-05 2023-03-08 バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス

Country Status (4)

Country Link
EP (1) EP3619738A4 (ja)
JP (3) JP6929968B2 (ja)
CN (2) CN110582846B (ja)
WO (1) WO2018204622A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370474B (zh) * 2020-04-23 2023-10-24 上海华虹宏力半导体制造有限公司 沟槽栅器件的栅极串联电阻
CN113851485B (zh) * 2020-06-28 2023-06-02 京东方科技集团股份有限公司 一种薄膜晶体管、栅极行驱动电路及阵列基板
EP4393009A1 (en) * 2021-10-01 2024-07-03 MACOM Technology Solutions Holdings, Inc. Bypassed gate transistors having improved stability
JPWO2023136121A1 (ja) * 2022-01-13 2023-07-20

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299351A (ja) 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2004336445A (ja) 2003-05-08 2004-11-25 Mitsubishi Electric Corp 高周波電力増幅器
JP2009111016A (ja) 2007-10-26 2009-05-21 Toshiba Corp 半導体装置
JP2012182438A (ja) 2011-02-08 2012-09-20 Toshiba Corp 半導体装置
US20130313653A1 (en) 2012-05-25 2013-11-28 Infineon Technologies Austria Ag MOS Transistor with Multi-finger Gate Electrode

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0687505B2 (ja) * 1987-12-22 1994-11-02 日本電気株式会社 大電力用電界効果トランジスタ
JP2884577B2 (ja) * 1988-10-19 1999-04-19 日本電気株式会社 電界効果トランジスタ
ATE166183T1 (de) * 1991-09-30 1998-05-15 Luminis Pty Ltd Gallium-arsenid-mesfet-bildaufnehmer
US5592006A (en) * 1994-05-13 1997-01-07 International Rectifier Corporation Gate resistor for IGBT
JPH1145891A (ja) * 1997-07-25 1999-02-16 Toshiba Corp 高周波用集積回路素子
US6023086A (en) * 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
JP3515886B2 (ja) * 1997-09-29 2004-04-05 三菱電機株式会社 半導体装置およびその製造方法
JP3269475B2 (ja) * 1998-02-16 2002-03-25 日本電気株式会社 半導体装置
JP3373435B2 (ja) * 1998-06-25 2003-02-04 日本電信電話株式会社 抵抗帰還トランジスタ
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP3542116B2 (ja) * 2000-09-29 2004-07-14 ユーディナデバイス株式会社 高周波回路
US7492235B2 (en) * 2006-10-25 2009-02-17 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Transmission line transistor attenuator
JP5238633B2 (ja) * 2009-07-27 2013-07-17 株式会社東芝 半導体装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
US9859411B2 (en) * 2014-05-21 2018-01-02 Sharp Kabushiki Kaisha Field effect transistor
US20170301766A1 (en) * 2014-09-17 2017-10-19 Sharp Kabushiki Kaisha Compound semiconductor field effect transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299351A (ja) 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2004336445A (ja) 2003-05-08 2004-11-25 Mitsubishi Electric Corp 高周波電力増幅器
JP2009111016A (ja) 2007-10-26 2009-05-21 Toshiba Corp 半導体装置
JP2012182438A (ja) 2011-02-08 2012-09-20 Toshiba Corp 半導体装置
US20130313653A1 (en) 2012-05-25 2013-11-28 Infineon Technologies Austria Ag MOS Transistor with Multi-finger Gate Electrode

Also Published As

Publication number Publication date
WO2018204622A1 (en) 2018-11-08
JP2020519025A (ja) 2020-06-25
EP3619738A4 (en) 2021-01-13
JP2023081974A (ja) 2023-06-13
JP7538275B2 (ja) 2024-08-21
CN110582846B (zh) 2023-05-12
EP3619738A1 (en) 2020-03-11
CN116403982A (zh) 2023-07-07
CN110582846A (zh) 2019-12-17
JP2022002308A (ja) 2022-01-06
JP6929968B2 (ja) 2021-09-01

Similar Documents

Publication Publication Date Title
US9947616B2 (en) High power MMIC devices having bypassed gate transistors
US10692998B2 (en) Bypassed gate transistors having improved stability
JP7242777B2 (ja) バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
JP7414876B2 (ja) バイパスされたゲート構造を有するトランジスタ
KR101359767B1 (ko) 고 효율 및/또는 고 전력 밀도의 넓은 밴드갭 트랜지스터들
US7566918B2 (en) Nitride based transistors for millimeter wave operation
US20220020874A1 (en) Bypassed gate transistors having improved stability
KR102055839B1 (ko) 질화계 반도체 소자
JP2010278280A (ja) 高周波半導体装置
CN112534570B (zh) 具有增强模式和耗尽模式晶体管二者的单片微波集成电路
KR102460974B1 (ko) 루프 안정성을 위한 노드 분할을 갖는 트랜지스터 증폭기들 및 관련 방법들
US20230253490A1 (en) Bypassed gate transistors having improved stability
JP2024537818A (ja) 安定性を改善されたバイパス・ゲート・トランジスタ
WO2024191770A2 (en) Bypassed gate transistors having improved stability

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210818

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230125

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230308

R150 Certificate of patent or registration of utility model

Ref document number: 7242777

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150