JP2002299351A - 電力増幅用半導体装置 - Google Patents
電力増幅用半導体装置Info
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
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Abstract
(57)【要約】
【課題】 マイクロ波集積回路チップ等の櫛歯状電極を
有する電力増幅用半導体装置では、増幅度向上のために
チャンネル幅を増大させると、その内部抵抗も増大し、
特性劣化を引き起こす。そこで、チャンネル幅を増大さ
せずにトランジスタの並列接続数を増加させることによ
って所望の増幅度を得ようとすると、各フィンガ電極同
士を接続する電極バーが長くなってしまい、トランジス
タの位置によるパッドとトランジスタ間の信号遅延差が
大きくなり、高速での並列動作が困難になるという新た
な問題が生じる。 【解決手段】 並列接続されたトランジスタの位置によ
るパッドからの信号遅延差が無視できるバーの長さに対
応して活性領域を分割配置し、各バーとパッド間を上層
配線によって最短距離で接続する。更に、隣接配置され
た活性領域間で少なくともゲートバーを共用し、少なく
ともソースバーとソースパッド間の上層配線はマイクロ
ストリップ線路を構成する。
有する電力増幅用半導体装置では、増幅度向上のために
チャンネル幅を増大させると、その内部抵抗も増大し、
特性劣化を引き起こす。そこで、チャンネル幅を増大さ
せずにトランジスタの並列接続数を増加させることによ
って所望の増幅度を得ようとすると、各フィンガ電極同
士を接続する電極バーが長くなってしまい、トランジス
タの位置によるパッドとトランジスタ間の信号遅延差が
大きくなり、高速での並列動作が困難になるという新た
な問題が生じる。 【解決手段】 並列接続されたトランジスタの位置によ
るパッドからの信号遅延差が無視できるバーの長さに対
応して活性領域を分割配置し、各バーとパッド間を上層
配線によって最短距離で接続する。更に、隣接配置され
た活性領域間で少なくともゲートバーを共用し、少なく
ともソースバーとソースパッド間の上層配線はマイクロ
ストリップ線路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力増幅用半導体
装置に関し、特に、電力増幅用半導体装置の電極及び活
性領域の構造に関するものである。
装置に関し、特に、電力増幅用半導体装置の電極及び活
性領域の構造に関するものである。
【０００２】
【従来の技術】化合物半導体などを使用した電力増幅用
半導体装置は、携帯電話の基地局などで利用されてお
り、高速動作、低消費電力特性が要求される。
半導体装置は、携帯電話の基地局などで利用されてお
り、高速動作、低消費電力特性が要求される。
【０００３】図９は従来の電力増幅用半導体装置を説明
する上面図、図１０は単位トランジスタ付近の断面図で
ある。尚、以下図面において、同一部位には同一番号が
付されている。
する上面図、図１０は単位トランジスタ付近の断面図で
ある。尚、以下図面において、同一部位には同一番号が
付されている。
【０００４】図９、１０に示すように、従来の電力増幅
用電界効果トランジスタ（FET）は、ガリウム砒素（GaA
s）などの化合物半導体基板１５上の活性領域１０にゲ
ートフィンガ１，ドレインフィンガ２，ソースフィンガ
３が設けられた単位トランジスタ１１が並列に配置され
た構造を有している。ゲートバー４は各ゲートフィンガ
１をゲートパッド５に並列に接続しており、ドレインバ
ー６は各ドレインフィンガ２をドレインパッド７に並列
に、又、ソースバー８は各ソースフィンガ３をソースパ
ッド９に並列に接続している。
用電界効果トランジスタ（FET）は、ガリウム砒素（GaA
s）などの化合物半導体基板１５上の活性領域１０にゲ
ートフィンガ１，ドレインフィンガ２，ソースフィンガ
３が設けられた単位トランジスタ１１が並列に配置され
た構造を有している。ゲートバー４は各ゲートフィンガ
１をゲートパッド５に並列に接続しており、ドレインバ
ー６は各ドレインフィンガ２をドレインパッド７に並列
に、又、ソースバー８は各ソースフィンガ３をソースパ
ッド９に並列に接続している。
【０００５】
【発明が解決しようとする課題】図９、１０で説明した
従来の電力増幅用FETでは、所望の増幅度を得るために
はチャネル幅方向の距離を確保する必要がある。ところ
が、チャネル幅を増大させれば、それに対応してゲート
フィンガ１、ドレインフィンガ２、ソースフィンガ３も
各々長さ方向に伸ばす必要があり、それらの内部抵抗も
増大し、特性劣化を引き起こすと言う問題点があった。
そこで、この問題を回避するためには、チャネル幅を増
大させず、従って内部抵抗の増大を招くことなく、トラ
ンジスタの並列接続数を増加させることによって所望の
増幅度を得ることが考えられる。しかし、単に活性領域
をチャネル長方法に長くして、単位トランジスタの数を
増やした構造では、各フィンガ同士を接続するバーが長
くなってしまう。各バーが長くなると、各単位トランジ
スタからパッドまでの距離の差が、トランジスタの配置
場所による違いによって大きくなり、高速での並列動作
が困難になるという新たな問題が生じる。
従来の電力増幅用FETでは、所望の増幅度を得るために
はチャネル幅方向の距離を確保する必要がある。ところ
が、チャネル幅を増大させれば、それに対応してゲート
フィンガ１、ドレインフィンガ２、ソースフィンガ３も
各々長さ方向に伸ばす必要があり、それらの内部抵抗も
増大し、特性劣化を引き起こすと言う問題点があった。
そこで、この問題を回避するためには、チャネル幅を増
大させず、従って内部抵抗の増大を招くことなく、トラ
ンジスタの並列接続数を増加させることによって所望の
増幅度を得ることが考えられる。しかし、単に活性領域
をチャネル長方法に長くして、単位トランジスタの数を
増やした構造では、各フィンガ同士を接続するバーが長
くなってしまう。各バーが長くなると、各単位トランジ
スタからパッドまでの距離の差が、トランジスタの配置
場所による違いによって大きくなり、高速での並列動作
が困難になるという新たな問題が生じる。
【０００６】本発明は、かかる幾つかの問題点に鑑み、
特性劣化を引き起こさずに所望の増幅度を可能とする電
力増幅用半導体装置を目的とする。
特性劣化を引き起こさずに所望の増幅度を可能とする電
力増幅用半導体装置を目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の構成は、
ゲート，ソース及びドレイン電極のフィンガの長手方向
と直行する方向に複数設けれた活性領域が、各電極のフ
ィンガの長手方向に複数配置され、層間絶縁膜を介して
活性領域上を通過し、複数の活性領域上のゲート，ソー
ス或いはドレイン電極の少なくとも１つを所定電位に接
続する上層配線を備える。
ゲート，ソース及びドレイン電極のフィンガの長手方向
と直行する方向に複数設けれた活性領域が、各電極のフ
ィンガの長手方向に複数配置され、層間絶縁膜を介して
活性領域上を通過し、複数の活性領域上のゲート，ソー
ス或いはドレイン電極の少なくとも１つを所定電位に接
続する上層配線を備える。
【０００８】本発明の第２の構成は、複数の活性領域
は、互いに電気的に分離されてなる。
は、互いに電気的に分離されてなる。
【０００９】本発明の第３の構成は、前記上層配線は、
ゲート，ソース或いはドレイン電極と、所定の電位に接
続されるパッドとの間を接続するものである。
ゲート，ソース或いはドレイン電極と、所定の電位に接
続されるパッドとの間を接続するものである。
【００１０】本発明の第４の構成は、前記複数の活性領
域の各々に設けられた複数のゲート，ソース或いはドレ
インは、活性領域とは電気的に分離された領域に設けら
れたゲートバー，ソースバー或いはドレインバーによっ
て各々同電位同士を共通に接続してなる。
域の各々に設けられた複数のゲート，ソース或いはドレ
インは、活性領域とは電気的に分離された領域に設けら
れたゲートバー，ソースバー或いはドレインバーによっ
て各々同電位同士を共通に接続してなる。
【００１１】本発明の第５の構成は、前記上層配線は、
前記ゲートバー，ソースバー或いはドレインバーの少な
くとも１つに接続することにより、該ゲートバー，ソー
スバー或いはドレインバーの少なくとも１つを所定電位
に接続するものである。
前記ゲートバー，ソースバー或いはドレインバーの少な
くとも１つに接続することにより、該ゲートバー，ソー
スバー或いはドレインバーの少なくとも１つを所定電位
に接続するものである。
【００１２】本発明の第６の構成は、前記ゲートバー
は、複数の活性領域の間に設けられ、各活性領域におけ
るゲートフィンガは、ゲートバーに共通に接続される。
は、複数の活性領域の間に設けられ、各活性領域におけ
るゲートフィンガは、ゲートバーに共通に接続される。
【００１３】本発明の第７の構成は、前記ゲートバーに
対して、ドレイン或いはソース電位の配線が重なり合う
場合は、ドレイン或いはソース電位の配線がゲートバー
に対してその上層をオーバーラップするように敷設す
る。
対して、ドレイン或いはソース電位の配線が重なり合う
場合は、ドレイン或いはソース電位の配線がゲートバー
に対してその上層をオーバーラップするように敷設す
る。
【００１４】本発明の第８の構成では、前記活性領域
は、フィンガの長手方向とは直角な方向に設けられてな
る。
は、フィンガの長手方向とは直角な方向に設けられてな
る。
【００１５】本発明の第９の構成は、前記フィンガの長
手方向に設けられた活性領域及びフィンガの長手方向と
は直角な方向に設けられた活性領域に囲まれた領域にビ
アホールが設けられてなる。
手方向に設けられた活性領域及びフィンガの長手方向と
は直角な方向に設けられた活性領域に囲まれた領域にビ
アホールが設けられてなる。
【００１６】本発明の第１０の構成は、前記ビアホール
には裏面側に電位を引き出す電極が埋め込まれてなる。
には裏面側に電位を引き出す電極が埋め込まれてなる。
【００１７】本発明の第１１の構成は、前記ビアホール
内の電極にはソースが接続される。
内の電極にはソースが接続される。
【００１８】
【発明の実施の形態】第１実施例 図１は、本発明の第１実施例による電力増幅用半導体装
置の上面図である。
置の上面図である。
【００１９】本実施例では紙面横方向に延びる長方形の
活性領域１０を２本平行に配置することにより、各活性
領域内に並列配置された各トランジスタ１１がフィンガ
の長手方向に、紙面上下二段に配置された構造になって
いる。それによって各フィンガに所定の同一電位を供給
する各バーが長くなるのを回避し、各単位トランジスタ
からゲートパッドまでの距離がトランジスタ配置場所に
よる差の増大を抑えるものである。各フィンガは、各フ
ィンガに対し直角方向に延在する各バーの各々と同一配
線層で形成され、それに対し、各バーと各パッドの間の
接続は、層間絶縁膜を介して各バーの配線層を跨ぐよう
に上層配線１２を配設し、上層配線１２はスルーホール
１３によって、各バーの配線層と電気的に接続された構
造を持っており、平行配置された２本の活性領域１０に
設けられた並列接続された各トランジスタ１１の各電極
に電気的に接続されている。これによって、活性領域１
０を迂回する必要がなくなり、パッドからフィンガまで
の距離を短縮することが可能になっている。
活性領域１０を２本平行に配置することにより、各活性
領域内に並列配置された各トランジスタ１１がフィンガ
の長手方向に、紙面上下二段に配置された構造になって
いる。それによって各フィンガに所定の同一電位を供給
する各バーが長くなるのを回避し、各単位トランジスタ
からゲートパッドまでの距離がトランジスタ配置場所に
よる差の増大を抑えるものである。各フィンガは、各フ
ィンガに対し直角方向に延在する各バーの各々と同一配
線層で形成され、それに対し、各バーと各パッドの間の
接続は、層間絶縁膜を介して各バーの配線層を跨ぐよう
に上層配線１２を配設し、上層配線１２はスルーホール
１３によって、各バーの配線層と電気的に接続された構
造を持っており、平行配置された２本の活性領域１０に
設けられた並列接続された各トランジスタ１１の各電極
に電気的に接続されている。これによって、活性領域１
０を迂回する必要がなくなり、パッドからフィンガまで
の距離を短縮することが可能になっている。
【００２０】第２実施例 図２は、本発明の第２実施例による電力増幅用半導体装
置の上面図である。
置の上面図である。
【００２１】ドレインバー及びソースバーをドレインフ
ィンガー及びソースフィンガー上に配置することによ
り、トランジスタの占有面積を低減できる。バーとフィ
ンガーとの電気的接続はビアホールによってとる。
ィンガー及びソースフィンガー上に配置することによ
り、トランジスタの占有面積を低減できる。バーとフィ
ンガーとの電気的接続はビアホールによってとる。
【００２２】また 図１及び２は ゲートフィンガーを
２段にした場合を示したが、３段以上の複数にすること
も 本発明の利用形態として可能である。
２段にした場合を示したが、３段以上の複数にすること
も 本発明の利用形態として可能である。
【００２３】第３実施例 図３は、本発明を採用した3次元モノリシック・マイク
ロ波集積回路（MMIC）チップの上面図である。図４は図
３のＡ−Ａ’断面図、図５は図３のＢ−Ｂ’断面図、図
６は図３のＣ−Ｃ’断面図、図７は図３のＤ−Ｄ’断面
図である。
ロ波集積回路（MMIC）チップの上面図である。図４は図
３のＡ−Ａ’断面図、図５は図３のＢ−Ｂ’断面図、図
６は図３のＣ−Ｃ’断面図、図７は図３のＤ−Ｄ’断面
図である。
【００２４】本実施例では、図３に示すように半絶縁性
GaAs基板１５に2つの長方形の活性領域１０が並列して
設けられており、両活性領域１０の両方のゲートフィン
ガ１が共通のゲートバー４に接続されている。図４に示
すように、ドレインフィンガ２、ソースフィンガ３は、
層間絶縁膜１４を介してゲートバー４上を跨いでいる。
そして図５に示すように、ゲートバー４とゲートパッド
５の間は、層間絶縁膜１４上に設けられた上層配線１２
によって接続されている。また、上層配線１２は層間絶
縁膜１４を介しソースフィンガ３にオーバーラップして
いる。なお、ソースフィンガ３とオーバーラップする部
分以外のゲートフィンガ４は、図６に示すように基板１
５上に直接に設けられているが、基板１５を窒化シリコ
ンなどの保護膜で覆う場合はその上に設ければ良い。各
活性層１０上のドレインフィンガ２については、図７に
示すようにゲートバー４を跨いで相互に接続されてお
り、図示しないがソースフィンガについても同様であ
る。
GaAs基板１５に2つの長方形の活性領域１０が並列して
設けられており、両活性領域１０の両方のゲートフィン
ガ１が共通のゲートバー４に接続されている。図４に示
すように、ドレインフィンガ２、ソースフィンガ３は、
層間絶縁膜１４を介してゲートバー４上を跨いでいる。
そして図５に示すように、ゲートバー４とゲートパッド
５の間は、層間絶縁膜１４上に設けられた上層配線１２
によって接続されている。また、上層配線１２は層間絶
縁膜１４を介しソースフィンガ３にオーバーラップして
いる。なお、ソースフィンガ３とオーバーラップする部
分以外のゲートフィンガ４は、図６に示すように基板１
５上に直接に設けられているが、基板１５を窒化シリコ
ンなどの保護膜で覆う場合はその上に設ければ良い。各
活性層１０上のドレインフィンガ２については、図７に
示すようにゲートバー４を跨いで相互に接続されてお
り、図示しないがソースフィンガについても同様であ
る。
【００２５】本実施例では、活性領域１０上に延長され
た上層配線１２によって、ゲート電位がゲートバー４に
供給されるため、各単位トランジスタ１１におけるゲー
ト信号の遅延時間の差が小さく抑えられる。また、ゲー
トバー４を最下層に設け、ドレインフィンガ２，ソース
フィンガ３はゲートバー４を跨ぐように形成されるた
め、配線長が特性にもっとも影響するゲートについて
は、フィンガとバーとを電気的に最短距離で接続するこ
とが出来る。
た上層配線１２によって、ゲート電位がゲートバー４に
供給されるため、各単位トランジスタ１１におけるゲー
ト信号の遅延時間の差が小さく抑えられる。また、ゲー
トバー４を最下層に設け、ドレインフィンガ２，ソース
フィンガ３はゲートバー４を跨ぐように形成されるた
め、配線長が特性にもっとも影響するゲートについて
は、フィンガとバーとを電気的に最短距離で接続するこ
とが出来る。
【００２６】本実施例では上層配線１２によって活性領
域１０を跨ぐのは、ゲート電位だけであるが、どの電位
を上層配線１２に接続するのかは任意であり、ソースや
ドレイン電位のみ、または全部の電位或いは選択された
２つの電位を上層配線に接続して活性領域を跨ぐように
しても良い。
域１０を跨ぐのは、ゲート電位だけであるが、どの電位
を上層配線１２に接続するのかは任意であり、ソースや
ドレイン電位のみ、または全部の電位或いは選択された
２つの電位を上層配線に接続して活性領域を跨ぐように
しても良い。
【００２７】尚、高周波信号を取り扱う場合、上層配線
は単なる導体を敷設するだけでは不十分であり、高周波
導波路を考慮して設計する要求もある。高周波導波路を
設計に考慮する場合、本実施例のように接地電位である
ソース電位が与えられる導体（本実施例ではソースフィ
ンガ３）にオーバーラップして上層配線を設ければ、層
間絶縁膜を介したストリップ線路が構成できる。この場
合、層間絶縁膜の材質や厚さ、上層配線の幅などを適宜
設計することで、所望の伝送特性が得られる。
は単なる導体を敷設するだけでは不十分であり、高周波
導波路を考慮して設計する要求もある。高周波導波路を
設計に考慮する場合、本実施例のように接地電位である
ソース電位が与えられる導体（本実施例ではソースフィ
ンガ３）にオーバーラップして上層配線を設ければ、層
間絶縁膜を介したストリップ線路が構成できる。この場
合、層間絶縁膜の材質や厚さ、上層配線の幅などを適宜
設計することで、所望の伝送特性が得られる。
【００２８】第４実施例 図８は、本発明の第４実施例による電力増幅用半導体装
置の上面図である。
置の上面図である。
【００２９】図においてゲート、ドレイン、ソースの各
フィンガは省略してある。
フィンガは省略してある。
【００３０】本実施例では、活性領域１０がフィンガの
長手方向だけでなく、それとは直角方向にも配列されて
いる。本実施例では、ゲート電位を供給するゲートパッ
ド１０１が各活性領域１０毎に設けられており、上層配
線１２によって活性領域１０を挟んで対向するゲートパ
ッド１０１同士が接続されている。ゲートバー４は、活
性領域１０に挟まれた領域に敷設され、上層配線１２と
接続されている。ドレインパッド２０１は、ゲートバー
４、2つの活性領域１０を挟むように両側に設けられて
おり、ドレイン電位を供給するドレインバー６と接続さ
れている。また、ソースパッド３０１は4つの活性領域
に挟まれた中間部分に設けられており、その直下に設け
られた図示しないビアホールによってチップ背面に引き
出されている。
長手方向だけでなく、それとは直角方向にも配列されて
いる。本実施例では、ゲート電位を供給するゲートパッ
ド１０１が各活性領域１０毎に設けられており、上層配
線１２によって活性領域１０を挟んで対向するゲートパ
ッド１０１同士が接続されている。ゲートバー４は、活
性領域１０に挟まれた領域に敷設され、上層配線１２と
接続されている。ドレインパッド２０１は、ゲートバー
４、2つの活性領域１０を挟むように両側に設けられて
おり、ドレイン電位を供給するドレインバー６と接続さ
れている。また、ソースパッド３０１は4つの活性領域
に挟まれた中間部分に設けられており、その直下に設け
られた図示しないビアホールによってチップ背面に引き
出されている。
【００３１】尚、本実施例の半導体装置を実装する場合
には、4つのゲートパッド、2つのドレインパッドはそれ
ぞれワイヤボンディングなどで外部に引き出され、そこ
で同電位同士を共通に接続されるが、それらパッド同士
をチップ上で共通に接続しておいても良い。
には、4つのゲートパッド、2つのドレインパッドはそれ
ぞれワイヤボンディングなどで外部に引き出され、そこ
で同電位同士を共通に接続されるが、それらパッド同士
をチップ上で共通に接続しておいても良い。
【００３２】本実施例によれば、活性領域数が増加する
ため、所望の増幅度を得るのが容易である。また、4つ
の活性領域に挟まれた領域は、各活性領域１０から発せ
られた熱の逃げ場が無いが、本実施例ではそこにビアホ
ールが設けられている。ビアホール内部にはメッキなど
によって金属が埋め込まれるため、放熱性が高く、各活
性領域からの発熱が集中してもそれを有効に排熱するこ
とが出来る。なお、このビアホールはソースではなくゲ
ート或いはドレインであっても良い。
ため、所望の増幅度を得るのが容易である。また、4つ
の活性領域に挟まれた領域は、各活性領域１０から発せ
られた熱の逃げ場が無いが、本実施例ではそこにビアホ
ールが設けられている。ビアホール内部にはメッキなど
によって金属が埋め込まれるため、放熱性が高く、各活
性領域からの発熱が集中してもそれを有効に排熱するこ
とが出来る。なお、このビアホールはソースではなくゲ
ート或いはドレインであっても良い。
【００３３】本実施例では、各活性領域がチップ平面上
で直角方向及び垂直方向に配置されたが、本発明におけ
る「フィンガの長手方向」或いは「フィンガの長手方向
とは直角な方向」とは、活性領域を上下左右に対称に配
置する場合だけでなく、例えば45度斜め方向に千鳥格子
状に配置する場合なども包含するものである。
で直角方向及び垂直方向に配置されたが、本発明におけ
る「フィンガの長手方向」或いは「フィンガの長手方向
とは直角な方向」とは、活性領域を上下左右に対称に配
置する場合だけでなく、例えば45度斜め方向に千鳥格子
状に配置する場合なども包含するものである。
【００３４】上記各実施例に共通する考えは、配線パタ
ーンの微細化に伴い、並列接続された各トランジスタの
パッドからの配線抵抗の差による信号遅延差が増大する
が、それが許容できる配線の長さ、特にゲートバーの長
さに対応して活性領域を分割配置し、多層配線技術を利
用し、各バーとパッド間を上層配線によって最短距離で
接続し、トランジスタ細部における微細化を妨げること
なく、且つ、集積回路全体として高速動作を可能にする
ものである。
ーンの微細化に伴い、並列接続された各トランジスタの
パッドからの配線抵抗の差による信号遅延差が増大する
が、それが許容できる配線の長さ、特にゲートバーの長
さに対応して活性領域を分割配置し、多層配線技術を利
用し、各バーとパッド間を上層配線によって最短距離で
接続し、トランジスタ細部における微細化を妨げること
なく、且つ、集積回路全体として高速動作を可能にする
ものである。
【００３５】以上本発明の実施例について述べたが、本
発明は上記の実施例に限定するものではなく、本発明の
趣旨に沿い、適宜に、変形や他の技術との組み合せによ
っても達成されることは言うまでもない。
発明は上記の実施例に限定するものではなく、本発明の
趣旨に沿い、適宜に、変形や他の技術との組み合せによ
っても達成されることは言うまでもない。
【００３６】
【発明の効果】以上説明したように、本発明によれば特
性の劣化を防止することができ、高い増幅度をもった電
力増幅半導体装置を得ることが出来る。
性の劣化を防止することができ、高い増幅度をもった電
力増幅半導体装置を得ることが出来る。
【図１】本発明の第１実施例による電力増幅用半導体装
置の上面図
置の上面図
【図２】本発明の第２実施例による電力増幅用半導体装
置の上面図
置の上面図
【図３】本発明の第３実施例による電力増幅用半導体装
置の上面図
置の上面図
【図４】図３の電力増幅用半導体装置のA-A'での断面図
【図５】図３の電力増幅用半導体装置のB-B'での断面図
【図６】図３の電力増幅用半導体装置のC-C'での断面図
【図７】図３の電力増幅用半導体装置のD-D'での断面図
【図８】本発明の第４実施例による電力増幅用半導体装
置の上面図
置の上面図
【図９】従来技術による電力増幅用半導体装置の上面図
【図１０】従来技術による電力増幅用半導体装置の単位
トランジスタ付近の断面図
トランジスタ付近の断面図
１、ゲートフィンガ ２、ドレインフィンガ ３、ソースフィンガ ４、ゲートバー ５、１０１、ゲートパッド ６、ドレインバー ７、２０１、ドレインパッド ８、ソースバー ９、３０１、ソースパッド １０、活性領域 １１、単位トランジスタ １２、上層配線 １３、スルーホール １４、層間絶縁膜 １５、基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬場 修 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 後藤 宗春 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 Ｆターム(参考） 5F102 GA18 GB01 GC01 GD01 GJ05 GS09 GV03
Claims (11)
- 【請求項１】 ゲート，ソース及びドレイン電極の各フ
ィンガの長手方向と直行する方向に複数設けた活性領域
が、該フィンガの長手方向に複数配置され、層間絶縁膜
を介して該活性領域上を通過し、該複数の活性領域上の
該ゲート，ソース或いはドレイン電極の少なくとも１つ
を所定電位に接続する上層配線を備えることを特徴とす
る電力増幅用半導体装置。 - 【請求項２】 前記複数の活性領域は、互いに電気的に
分離されてなることを特徴とする請求項１記載の電力増
幅用半導体装置。 - 【請求項３】 前記上層配線は、前記ゲート，ソース或
いはドレイン電極と、所定の電位に接続されるパッドと
の間を接続するものであることを特徴とする請求項１記
載の電力増幅用半導体装置。 - 【請求項４】 前記複数の活性領域の各々に設けられた
前記複数のゲート，ソース或いはドレインは、該活性領
域とは電気的に分離された領域に設けられたゲートバ
ー，ソースバー或いはドレインバーによって各々同電位
同士を共通に接続してなることを特徴とする請求項１記
載の電力増幅用半導体装置。 - 【請求項５】 前記上層配線は、前記ゲートバー，ソー
スバー或いはドレインバーの少なくとも１つに接続する
ことにより、該ゲートバー，ソースバー或いはドレイン
バーの少なくとも１つを所定電位に接続するものである
ことを特徴とする請求項４記載の電力増幅用半導体装
置。 - 【請求項６】 前記ゲートバーは、前記複数の活性領域
の間に設けられ、各活性領域におけるゲートフィンガ
は、該ゲートバーに共通に接続されることを特徴とする
請求項１記載の電力増幅用半導体装置。 - 【請求項７】 前記ゲートバーに対して、前記ドレイン
或いはソース電位の配線が重なり合う場合は、該ドレイ
ン或いはソース電位の配線がゲートバーに対してその上
層をオーバーラップするように敷設することを特徴とす
る請求項１記載の電力増幅用半導体装置。 - 【請求項８】 前記活性領域は、前記フィンガの長手方
向とは直角な方向に設けられてなることを特徴とする請
求項１記載の電力増幅用半導体装置。 - 【請求項９】 前記フィンガの長手方向に設けられた活
性領域及び前記フィンガの長手方向とは直角な方向に設
けられた活性領域に囲まれた領域にビアホールが設けら
れてなることを特徴とする請求項８記載の電力増幅用半
導体装置。 - 【請求項１０】 前記ビアホールには裏面側に電位を引
き出す電極が埋め込まれてなることを特徴とする請求項
８記載の電力増幅用半導体装置。 - 【請求項１１】 前記ビアホール内の電極にはソースが
接続されることを特徴とする請求項１０記載の電力増幅
用半導体装置。
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