WO2023136121A1 - 半導体装置 - Google Patents

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WO2023136121A1
WO2023136121A1 PCT/JP2022/047995 JP2022047995W WO2023136121A1 WO 2023136121 A1 WO2023136121 A1 WO 2023136121A1 JP 2022047995 W JP2022047995 W JP 2022047995W WO 2023136121 A1 WO2023136121 A1 WO 2023136121A1
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electrode
source electrode
drain electrode
drain
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巽泰三
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住友電気工業株式会社
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to semiconductor devices. This application claims priority based on Japanese Application No. 2022-003741 filed on January 13, 2022, and incorporates all the descriptions described in the Japanese Application.
  • An embodiment of the present disclosure comprises: a substrate; a source electrode extending in a first direction and provided on the substrate; a drain electrode extending in the first direction and provided on the substrate; a first gate electrode extending in the first direction and provided on the substrate between the source electrode and the drain electrode; and a first gate electrode extending in the first direction and the source electrode and the drain electrode.
  • a second gate electrode provided on the substrate in the first direction between the first gate electrode and the second gate electrode so as to sandwich the first gate electrode; a gate pad electrically connected to the gate electrode; and a gate pad provided above the source electrode on the side opposite to the substrate and extending in the first direction to electrically connect the gate pad and the second gate electrode.
  • a gate wiring which is electrically connected to the source electrode; a gate wiring provided between the gate wiring and the drain electrode; and a guard metal layer connected to the semiconductor device.
  • FIG. 1 is a block diagram of an amplifier using FETs in Example 1.
  • FIG. FIG. 2 is a plan view of the FET in Example 1.
  • FIG. 3 is a cross-sectional view along line AA in FIG. 4 is a cross-sectional view taken along the line BB in FIG. 2.
  • FIG. 5 is a cross-sectional view taken along line CC in FIG. 6 is a plan view of a semiconductor device according to Comparative Example 1.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to Comparative Example 1.
  • FIG. 8 is a cross-sectional view of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. FIG. 9 is a plan view of a semiconductor device according to Example 2.
  • FIG. FIG. FIG. 3 is a cross-sectional view along line AA in FIG. 4 is a cross-sectional view taken along the line BB in FIG. 2.
  • FIG. 10 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14b in FIG. 11 is a cross-sectional view taken along the line AA in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along the line BB in FIG. 10.
  • FIG. 13 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14b of the semiconductor device according to Modification 1 of Example 2.
  • FIG. 14 is a cross-sectional view taken along the line AA in FIG. 13.
  • FIG. 15 is a cross-sectional view taken along the line BB in FIG. 13.
  • FIG. 16 is a cross-sectional view taken along the line CC in FIG. 13.
  • FIG. FIG. 17 is a plan view of a semiconductor device according to Example 3.
  • FIG. 18 is a plan view of a semiconductor device according to Modification 1 of Embodiment 3.
  • FIG. 19 is a cross-sectional view taken along the line AA in FIG. 18.
  • FIG. 20 is a plan view of a semiconductor device according to Modification 2 of Embodiment 3.
  • FIG. 21 is a cross-sectional view of a semiconductor device according to Example 4.
  • FIG. FIG. 22 is a plan view of a semiconductor device according to Example 5.
  • FIG. FIG. 25 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14c in FIG.
  • FIG. 26 is an enlarged plan view of the vicinity between the gate electrodes 14c and 14b in FIG.
  • Patent Documents 1 and 2 by arranging a plurality of unit FETs in the extending direction of the electrodes, the width of the gate electrode in each unit FET can be shortened. Therefore, gate resistance can be suppressed.
  • the gate wiring electrically connecting the gate pad and the gate electrode separated from the gate pad is provided above the unit FET. As a result, the parasitic capacitance between the gate wiring and the drain electrode increases, and the characteristics such as gain deteriorate.
  • the present disclosure has been made in view of the above problems, and aims to suppress deterioration of characteristics. [Effect of the present disclosure]
  • An embodiment of the present disclosure includes a substrate, a source electrode extending in a first direction and provided on the substrate, and a drain extending in the first direction and provided on the substrate.
  • a first gate electrode extending in the first direction and provided on the substrate between the source electrode and the drain electrode; a second gate electrode provided on the substrate in the first direction of the first gate electrode between the drain electrode and the second gate electrode provided so as to sandwich the first gate electrode; a gate pad electrically connected to the first gate electrode; and a gate wiring provided between the gate wiring and the drain electrode, extending in the first direction, and at least partly provided above the source electrode, the source electrode and a guard metal layer electrically connected to the semiconductor device. Degradation of characteristics can be suppressed by providing the guard metal layer. (2) In the above (1), the end of the guard metal layer on the drain electrode side in the second direction perpendicular to the first direction corresponds to the source electrode of the first gate electrode in the second direction.
  • an insulating film may be provided between the source electrode and the gate wiring and the guard metal layer in the normal direction of the upper surface of the substrate.
  • the source electrode is provided above the side opposite to the substrate, extends in a second direction perpendicular to the first direction, and extends in a first direction. An end is connected to the gate wiring, and a second end opposite to the first end is electrically connected to an end of the second gate electrode on the first gate electrode side outside the source electrode.
  • a gate connection wiring may be provided.
  • the gate wiring and the second gate electrode are provided on the substrate and extend in a second direction perpendicular to the first direction.
  • a gate connection wiring for electrical connection is provided, the gate connection wiring intersects between the substrate and the source electrode without contacting the source electrode, and the source electrode extends in the normal direction of the upper surface of the substrate.
  • an opening is provided in a region intersecting the gate connection wiring, the gate connection wiring intersects the source electrode under the source electrode without contact, and is electrically connected to the gate wiring through the opening. may be connected.
  • the gate wiring and the second gate electrode are provided on the substrate and extend in a second direction orthogonal to the first direction.
  • a gate connection wiring for electrical connection is provided, and the source electrode comprises a first source electrode that sandwiches the first gate electrode with the drain electrode, and a second source electrode that sandwiches the second gate electrode with the drain electrode. and, on the substrate, the guard metal layer electrically connects the first source electrode and the second source electrode, and the gate connection wiring extends below the guard metal layer to the guard metal layer.
  • the layers may be crossed in a non-contact manner. (7) In (6) above, the end of the guard metal layer opposite to the gate pad coincides with the end of the gate wiring opposite to the gate pad, or the end of the gate wiring opposite to the gate pad is aligned. It may be located further away from the edge towards the opposite side of said gate pad.
  • the first gate electrode and the second gate electrode may be separated in the first direction on the upper surface of the substrate.
  • the film thickness of the source electrode and the drain electrode in the normal direction to the upper surface of the substrate, is equal to the film thickness of the first gate electrode and the second gate electrode. The film thickness may be thicker than the thickness.
  • the electrode in any one of (1) to (9) above, the electrode extends in the first direction between the source electrode and the drain electrode and extends between the first gate electrode and the second gate electrode.
  • a third gate electrode may be provided on the substrate in between, and the gate wiring may electrically connect the gate pad and the third gate electrode.
  • the source electrode, the drain electrode, the first gate electrode, the second gate electrode, the gate wiring, and the guard metal layer are connected to the source electrode.
  • a plurality of guard metal layers are provided in each direction in which the drain electrodes are arranged, and electrically connect the adjacent guard metal layers sandwiching the drain electrodes, and intersect above the drain electrodes without contact with the drain electrodes. You may provide the connection wiring which carries out.
  • a drain pad provided on the substrate is provided, and the source electrode and the drain electrode are first source electrodes that sandwich the first gate electrode.
  • a second source electrode sandwiching the second gate electrode with the drain electrode wherein the drain electrode includes a first drain electrode sandwiching the first gate electrode with the first source electrode; a second drain electrode sandwiching the second gate electrode with the source electrode, wherein the drain pad is provided so as to sandwich the second drain electrode with the first drain electrode;
  • the length of the first source electrode, which is electrically connected, in a second direction perpendicular to the first direction is greater than the length of the second source electrode in the second direction, and may be smaller than the length of the second drain electrode in the second direction.
  • the source electrode includes a first source electrode sandwiching the first gate electrode with the drain electrode, a second source electrode sandwiching the second gate electrode with the drain electrode, and the third source electrode with the drain electrode. and a third source electrode sandwiching the gate electrode, wherein the drain electrode is formed by the first drain electrode sandwiching the first gate electrode with the first source electrode, and the second gate electrode with the second source electrode.
  • the gate wiring includes a first gate wiring provided above the first source electrode and electrically connecting the gate pad and the third gate electrode, and the third source. a second gate wiring provided on the electrode and electrically connecting the gate pad and the second gate electrode, wherein the length of the first gate wiring in the second direction is equal to the length of the second gate wiring; It may be greater than the length of the second gate wiring in the direction.
  • FIG. 1 is a block diagram of an amplifier using FETs in Example 1.
  • amplifier 100 includes FET 55 , input matching circuit 52 and output matching circuit 54 .
  • the source S of FET 55 is connected to ground.
  • a high-frequency signal input from the input terminal Tin is input to the gate G of the FET 55 via the input matching circuit 52 .
  • the high frequency signal amplified by the FET 55 is output from the output terminal Tout through the output matching circuit 54 .
  • the input matching circuit 52 matches the input impedance of the input terminal Tin and the impedance of the input matching circuit 52 viewed from the gate G of the FET 55 so as to be a complex conjugate.
  • the output matching circuit 54 matches the output impedance of the output terminal Tout and the impedance of the output matching circuit 54 viewed from the drain D of the FET 55 so as to be a complex conjugate.
  • the amplifier 100 is, for example, a wireless communication power amplifier (power amplifier) for 0.5 GHz to 10 GHz (eg, 3.5 GHz).
  • the output power of amplifier 100 is, for example, 30 dBm to 56 dBm.
  • FIG. 2 is a plan view of the FET in Example 1.
  • FIG. 3 to 5 are sectional views taken along lines AA, BB, and CC in FIG. 2, respectively.
  • the normal direction of the upper surface of the substrate 10 is the Z direction
  • the extending direction of each finger-shaped electrode is the Y direction (first direction)
  • the arrangement direction of the electrodes is the X direction (second direction).
  • the substrate 10 includes a substrate 10a and a semiconductor layer 10b provided on the substrate 10a.
  • the region inactivated by ion implantation or the like of the semiconductor layer 10b is the inactive region 13, and the regions not inactivated are the active regions 11a and 11b.
  • Source electrode 12, gate electrodes 14a, 14b, drain electrode 16, gate wirings 18, 19a, 19b, guard metal layer 20a, source bus bar 32a, source pad 32b, gate wiring 34a, gate pad 34b and drain pad 36 are formed on substrate 10. is provided.
  • a plurality of source electrodes 12, drain electrodes 16, gate electrodes 14a and 14b, gate wirings 18, and guard metal layers 20a are provided in the Y direction.
  • the active regions 11a and 11b are arranged in the Y direction and extend in the X direction.
  • a plurality of unit FETs 35a arranged in the X direction are provided in the active region 11a, and a plurality of unit FETs 35b arranged in the X direction are provided in the active region 11b.
  • a plurality of source electrodes 12 extend in the Y direction across the active regions 11a and 11b.
  • the plurality of source electrodes 12 are commonly connected to the source bus bar 32a at the +Y side ends of the source electrodes 12 .
  • the source bus bar 32a is connected to the source pad 32b.
  • a plurality of drain electrodes 16 extend in the Y direction across the active regions 11a and 11b.
  • the plurality of drain electrodes 16 are commonly connected to the drain pad 36 at the -Y side ends of the drain electrodes 16 .
  • the plurality of source electrodes 12 and the plurality of drain electrodes 16 are provided alternately. Between one source electrode 12 and one drain electrode 16, gate electrodes 14a and 14b are provided on active regions 11a and 11b, respectively.
  • the gate electrode 14b is provided on the negative ( ⁇ ) side of the gate electrode 14a in the Y direction.
  • Source electrode 12, gate electrode 14a and drain electrode 16 form unit FET 35a
  • source electrode 12, gate electrode 14b and drain electrode 16 form unit FET 35b.
  • An insulating film 24a is provided on the substrate 10 so as to cover the source electrode 12, the drain electrode 16, and the gate electrodes 14a and 14b.
  • Gate interconnections 18, 19a and 19b and guard metal layer 20a are provided on insulating film 24a.
  • the gate wirings 18, 19a, 19b and the guard metal layer 20a are formed, for example, in the same manufacturing process, are metal layers made of the same material, and have approximately the same thickness.
  • An insulating film 24b is provided on insulating film 24a so as to cover gate interconnections 18, 19a and 19b and guard metal layer 20a.
  • the insulating films 24a and 24b form the insulating film 24. As shown in FIG. Via wirings 22a, 23a and 23b penetrate the insulating film 24a and extend in the Z direction.
  • Pads 15a are provided at the ends of the gate electrodes 14a and 14b on the plus (+) direction side in the Y direction outside the active regions 11a and 11b.
  • the pad 15a is a metal layer made of the same material as the gate electrode 14a.
  • Gate electrode 14a is electrically connected to gate wiring 19a through pad 15a and via wiring 23a.
  • the gate electrode 14b is electrically connected to the gate wiring 19b through the pad 15a and the via wiring 23b at the + direction end in the Y direction.
  • First ends of gate interconnections 19 a and 19 b are connected to gate interconnection 18 .
  • the gate wiring 18 is provided so as to overlap the source electrode 12 when viewed from the Z direction, and extends in the Y direction.
  • the plurality of gate wirings 18 are connected to the gate wiring 34a or the gate pad 34b at the ends of the gate wirings 18 on the + direction side in the Y direction.
  • the gate wiring 34a connects a plurality of gate pads 34b and crosses over the source pads 32b in a non-contact manner.
  • the guard metal layer 20a is provided between the gate wiring 18 and the drain electrode 16 in the active region 11a.
  • the guard metal layer 20a is provided so as to overlap the source electrode 12 when viewed from the Z direction. Both ends of the guard metal layer 20a are electrically connected to the source electrode 12 through the via wiring 22a and have substantially the same potential as the source electrode 12.
  • a source potential (for example, a reference potential such as ground potential) is supplied to the source electrode 12 from the source pad 32b and the source bus bar 32a.
  • a gate potential (for example, a high frequency signal and a gate bias voltage) is supplied from gate pad 34b and gate wiring 34a to gate electrode 14a through gate wirings 18 and 19a.
  • a gate potential is supplied from gate pad 34b and gate interconnection 34a to gate electrode 14b through gate interconnections 18 and 19b.
  • a drain bias voltage is supplied to each drain electrode 16 from a drain pad 36 .
  • a high-frequency signal amplified by each unit FET 35 a and 35 b is output from the drain electrode 16 to the drain pad 36 .
  • a high-frequency signal is input from the end of the gate electrode 14a on the + direction side in the Y direction.
  • a high-frequency signal is input from the end of the gate electrode 14b on the + direction side in the Y direction.
  • the high-frequency characteristics of the unit FET 35a are degraded due to the phase difference and the like.
  • the negative end of the gate electrode 14a in the Y direction is not connected to the positive end of the gate electrode 14b in the Y direction, deterioration of the high-frequency characteristics of the unit FET 35a can be suppressed.
  • the substrate 10a is, for example, a SiC substrate, a silicon substrate, a GaN substrate, or a sapphire substrate.
  • the semiconductor layer 10b includes a nitride semiconductor layer such as a GaN layer, an AlGaN layer and/or an InGaN layer.
  • the substrate 10a is, for example, a GaAs substrate.
  • the semiconductor layer 10b includes an arsenide semiconductor layer such as a GaAs layer, an AlGaAs layer and/or an InGaAs layer.
  • the source electrode 12 and the drain electrode 16 are metal films such as a titanium film and an aluminum film from the substrate 10 side.
  • a gold film may be provided on the aluminum film.
  • the gate electrodes 14a and 14b and the pad 15a are metal films such as a nickel film and a gold film.
  • the gate wirings 18, 19a, 19b and the guard metal layer 20a are, for example, gold layers, copper layers or aluminum layers.
  • Via wirings 22a, 23a and 23b are metal layers such as a gold layer, a copper layer, a tungsten layer or an aluminum layer.
  • the insulating film 24 is an organic insulating film such as polyimide resin or BCB (Benzocyclobutene).
  • the insulating film 24 may be an inorganic insulating film such as a silicon nitride film or a silicon oxide film.
  • the X-direction length L1 of the source electrode 12 is, for example, 5 ⁇ m to 50 ⁇ m.
  • the length L2 of the gate wiring 18 in the X direction is, for example, 3 ⁇ m to 45 ⁇ m.
  • a distance L3 in the X direction between the source electrode 12 and the drain electrode 16 is, for example, 3 ⁇ m to 20 ⁇ m.
  • a distance L4 in the X direction between the end of the gate wiring 18 and the end of the source electrode 12 is 1 ⁇ m to 10 ⁇ m.
  • the thickness T1 of the source electrode 12 and the thickness T2 of the drain electrode 16 are, for example, 1 ⁇ m to 6 ⁇ m.
  • the thickness T5 of the gate electrodes 14a and 14b is, for example, 1 ⁇ m or less and smaller than the thicknesses T1 and T2.
  • a thickness T3 of the insulating film 24a between the source electrode 12 and the gate wiring 18 is, for example, 0.5 ⁇ m to 10 ⁇ m.
  • the thickness T4 of the gate wirings 18, 19a, 19b and the guard metal layer 20a is, for example, 0.5 ⁇ m to 6 ⁇ m.
  • FIG. 6 is a plan view of a semiconductor device according to Comparative Example 1.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to Comparative Example 1.
  • FIG. 1 As shown in FIGS. 6 and 7, in Comparative Example 1, the guard metal layer 20a and the via wiring 22a are not provided, and the rest of the configuration is the same as that of Example 1, and the description thereof is omitted.
  • an electric line of force 38 extends between the gate wiring 18 and the drain electrode 16, and the gate wiring 18 and the drain electrode 16 are electrically coupled.
  • dgd be the distance between the gate wiring 18 and the drain electrode 16
  • Sgd be the area through which the lines of force 38 pass.
  • Cp_gd the parasitic capacitance Cp_gd between the gate wiring 18 and the drain electrode 16 caused by the electric line of force 38 is given by the following equation (1).
  • Cp_gd ⁇ 0 ⁇ r (Sgd)/(dgd) Equation 1
  • ⁇ 0 is the dielectric constant of the vacuum
  • ⁇ r is the relative dielectric constant of the insulating film 24.
  • ⁇ r is, for example, 2.4-10.
  • the maximum oscillation frequency fmax of the FET is expressed by the following formula 2 fmax ⁇ (ft/(8 ⁇ RgCgd)) Formula 2
  • ft is the cutoff frequency
  • Rg is the gate resistance
  • Cgd is the gate/drain capacitance.
  • Cgd (not considering Cp_gd) in a GaN HEMT (Gallium Nitride High Electron Mobility Transistor) used for amplifiers of 1 GHz to 10 GHz is, for example, 1 fF to 5 fF per 100 ⁇ m gate width.
  • Cp_gd increases Cgd by 14% to 70%. According to Equation 2, fmax is reduced by 6% to 23%.
  • a guard metal layer 20a short-circuited to the source electrode 12 is provided on the side of the gate wiring 18.
  • the X-direction length L5 of the guard metal layer 20a is, for example, 0.5 ⁇ m to 3 ⁇ m.
  • L5 2 ⁇ m
  • other dimensions are the same as in the calculation of Comparative Example 1
  • Cp_gd is calculated using electromagnetic field analysis.
  • Cp_gd is approximately 0.2 pF for a gate width of 100 ⁇ m.
  • Cp_gd can be reduced to 1/3 or less.
  • fmax can be made larger than in Comparative Example 1.
  • the gate electrode 14 a (first gate electrode) is provided on the substrate 10 between the source electrode 12 and the drain electrode 16 .
  • the gate electrode 14b (second gate electrode) is provided on the substrate 10 on the - direction side of the gate electrode 14a between the source electrode 12 and the drain electrode 16 in the Y direction.
  • the gate pad 34b is provided so as to sandwich the gate electrode 14a between the gate pad 34b and the gate electrode 14b, and is electrically connected to the gate electrode 14a.
  • the gate wiring 18 is provided above the source electrode 12 and electrically connects the gate pad 34b and the gate electrode 14b.
  • the guard metal layer 20 a is provided between the gate wiring 18 and the drain electrode 16 , provided above the source electrode 12 , and electrically connected to the source electrode 12 .
  • Cp_Cgd can be reduced, and the characteristics of the FET can be improved.
  • the length L1 does not need to be increased, it is possible to suppress an increase in the size of the semiconductor device.
  • [Modification 1 of Embodiment 1] 8 is a cross-sectional view of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. FIG. 8 shows a modification of the cross section corresponding to the position of FIG. 3 of the first embodiment.
  • the end X1 of the guard metal layer 20a on the drain electrode 16 side may be located closer to the drain electrode 16 than the end X2 of the source electrode 12 on the drain electrode 16 side.
  • the end X3 of the guard metal layer 20a on the side of the gate line 18 may be positioned closer to the drain electrode 16 than the end X6 of the gate line 18 on the side of the drain electrode 16 .
  • the distance L7 between the end X3 of the guard metal layer 20a on the side of the gate line 18 and the end X6 of the gate line 18 on the side of the drain electrode 16 is preferably 1/3 or more of the distance L4, and more preferably 1/2 or more. preferable. If the distance L7 is too large, the overlap between the end X3 of the guard metal layer 20a and the end X2 of the source electrode 12 becomes small, making it difficult to electrically connect the guard metal layer 20a and the source electrode 12 through the via wiring 22a. Become. From this point of view, the distance L7 is preferably smaller than the distance L4, more preferably 2/3 or less of L4.
  • a distance L6 in the X direction between the ends X1 and X2 is, for example, 0 ⁇ m to 5 ⁇ m.
  • the gate width is about 0.1 fF to 0.5 fF per 100 ⁇ m.
  • Cgs without considering Cp_gs in the GaN HEMT is, for example, about 20 fF to 200 fF per 100 ⁇ m of gate width, and Cp_gs is sufficiently smaller than Cgs.
  • the end X1 of the guard metal layer 20a on the drain electrode 16 side may be positioned closer to the source electrode 12 than the end X4 of the drain electrode 16 on the source electrode 12 side. However, if the end X1 is too close to the drain electrode 16, the parasitic capacitances Cp_gs and Cp_ds will increase. From this point of view, the end X1 of the guard metal layer 20a on the drain electrode 16 side preferably coincides with the end X5 of the gate electrode 14a on the source electrode 12 side or is located closer to the gate line 18 than the end X5. It is more preferably located on the source electrode 12 side from the middle point of the ends X2 and X5. is more preferred.
  • the insulating film 24a is provided between the source electrode 12, the gate wiring 18 and the guard metal layer 20a. As a result, the moisture resistance and dust resistance of the unit FET 35a can be improved. Since the dielectric constant of the insulating film 24a is higher than that of air, Cp_gd between the gate wiring 18 and the drain electrode 16 is increased. Therefore, it is preferable to provide the guard metal layer 20a.
  • the via wiring 22a penetrates the insulating film 24a and electrically connects the source electrode 12 and the guard metal layer 20a.
  • the guard metal layer 20a can be brought to the same potential as the source electrode 12.
  • the guard metal layer 20a can be electrically connected to the source electrode 12 without increasing the size of the semiconductor device.
  • the gate wiring 19 b (gate connection wiring) is provided above the source electrode 12 , extends in the X direction, has a first end electrically connected to the gate wiring 18 , and has a second end connected to the source electrode 12 .
  • the gate electrode 14b is electrically connected to the end of the gate electrode 14a side through the via wiring 23b and the pad 15a. Thereby, the gate wiring 18 and the gate electrode 14b can be electrically connected between the gate electrodes 14a and 14b.
  • the gate electrodes 14 a and 14 b are separated from each other on the upper surface of the substrate 10 . Thereby, interference between the gate electrodes 14a and 14b can be suppressed, and high frequency characteristics can be improved. Gate electrodes 14 a and 14 b may be connected on the upper surface of substrate 10 .
  • the source electrode 12 and the drain electrode 16 are thicker than the gate electrodes 14a and 14b. In this case, the parasitic capacitance due to the electric field coupling between the gate electrode 14a and the drain electrode 16 is small, and the parasitic capacitance Cp_gd due to the electric field coupling between the gate wiring 18 and the drain electrode 16 in Comparative Example 1 becomes a problem. Therefore, it is preferable to provide the guard metal layer 20a.
  • FIG. 9 is a plan view of a semiconductor device according to Example 2.
  • FIG. FIG. 10 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14b in FIG. 11 is a cross-sectional view taken along the line AA in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along the line BB in FIG. 10.
  • the source electrode 12 is separated from the substrate 10 in the Z direction between the gate electrodes 14a and 14b in the Y direction (that is, the inactive region between the active regions 11a and 11b). are provided.
  • a gate connection wiring 15 is provided on and in contact with the substrate 10 between the gate electrodes 14a and 14b in the Y direction.
  • the gate connection wiring 15 extends in the X direction and intersects the source electrode 12 without contact.
  • the gate connection wiring 15 is formed, for example, by the same manufacturing process as the gate electrodes 14a and 14b, and is a metal film made of the same material as the gate electrodes 14a and 14b.
  • An opening 26 is provided in the source electrode 12 so as to overlap the gate wiring 18 in plan view.
  • a via wiring 23 d is provided to penetrate the insulating film 24 a in the opening 26 .
  • the via wiring 23d electrically connects the gate wiring 18 and the gate connection wiring 15 to short-circuit them.
  • Other configurations are the same as those of the first embodiment, and description thereof is omitted.
  • the gate connection wiring 15 is provided on and in contact with the substrate 10, and electrically connects the gate wiring 18 and the gate electrode 14b through the via wiring 23d.
  • the gate electrodes 14a and 14b when viewed from the arrangement direction of the source electrode 12 and the drain electrode 16 (that is, the Y direction), the source electrode 12 is separated from the substrate 10 in the Z direction, and the source electrode 12 is separated from the substrate 10 in the Z direction.
  • An opening 26 is provided in a part of the region where the gate wiring 18 and the gate connection wiring 15 overlap each other.
  • the gate connection wiring 15 extends in the X direction, intersects the source electrode 12 extending in the Y direction without contact between the substrate 10 and the source electrode 12 in the Z direction, and opens to the gate wiring 18 via the opening 26 . 26 are electrically connected. Thereby, the gate wiring 18 and the gate electrode 14b can be electrically connected between the gate electrodes 14a and 14b.
  • Example 1 as shown in FIG. 5, the gate wiring 19b and the drain electrode 16 are closer between the gate electrodes 14a and 14b. As a result, the electric field coupling between the gate wiring 19b and the drain electrode 16 increases, and the parasitic capacitance Cp_gd increases.
  • the edge Y2 of the guard metal layer 20a on the negative side in the Y direction is the negative edge of the gate wiring 18 in the Y direction. It is located in the ⁇ direction (opposite side of the gate pad 34b) in the Y direction further than the direction side end Y1 (the end of the opposite side of the gate pad 34b).
  • the guard metal layer 20a suppresses the electric field coupling between the gate wiring 18 and the drain electrode 16.
  • FIG. therefore, the parasitic capacitance Cp_gd can be suppressed.
  • the guard metal layer 20a is electrically connected to the source electrode 12 by the via wiring 22a at the position on the - direction side of the Y direction from the opening . As a result, the current flowing through the guard metal layer 20a can compensate for the decrease in the upper limit of the current that can flow through the source electrode 12 due to the opening 26 .
  • the substrate 10 includes active regions 11a (first active region) and 11b (second active region) in which the semiconductor layer 10b is activated, and passive regions in which the semiconductor layer 10b is inactivated between the active regions 11a and 11b. and an active region.
  • the gate connection wiring 15 is provided on the inactive region. Thereby, the parasitic capacitance caused by the gate connection wiring can be suppressed.
  • FIG. 13 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14b of the semiconductor device according to Modification 1 of Example 2.
  • FIG. 14 is a cross-sectional view taken along the line AA in FIG. 13.
  • FIG. 15 is a cross-sectional view taken along the line BB in FIG. 13.
  • FIG. 16 is a cross-sectional view taken along the line CC in FIG. 13.
  • the source electrode 12a is provided on the active region 11a and sandwiches the gate electrode 14a with the drain electrode 16.
  • the source electrode 12b is provided on the active region 11b and sandwiches the gate electrode 14b with the drain electrode 16 .
  • the source electrodes 12a and 12b are separated in the Y direction on the inactive region 13.
  • the guard metal layer 20a extends in the -Y direction from the end of the source electrode 12a on the - direction side in the Y direction, and the end of the guard metal layer 20a on the - direction side in the Y direction extends in the + direction of the source electrode 12b in the Y direction. It is located above the side edge in the Z direction.
  • the via wiring 22a electrically connects the guard metal layer 20a and the source electrode 12a.
  • the via wiring 22a electrically connects the guard metal layer 20a and the source electrode 12b.
  • source electrodes 12a and 12b are electrically connected through guard metal layer 20a and via interconnection 22a.
  • a gate connection wiring 15 is provided on the substrate 10 so as to extend in the X direction.
  • the gate connection wiring 15 and the guard metal layer 20a intersect in the Z direction without contact.
  • Via wiring 23 d electrically connects gate connection wiring 15 and gate wiring 18 .
  • Other configurations are the same as those of the second embodiment, and description thereof is omitted.
  • the source electrodes 12a and 12b are separated in the Y direction on the substrate 10, and the guard metal layer 20a electrically connects the source electrodes 12a and 12b through the via wiring 22a. Connecting.
  • the gate connection wiring 15 intersects the guard metal layer 20a without contact under the substrate 10 side in the Z direction of the guard metal layer 20a.
  • the gate wiring 18 and the gate electrode 14b can be electrically connected between the gate electrodes 14a and 14b.
  • the source electrodes 12a and 12b can be electrically connected.
  • the guard metal layer 20a suppresses electric field coupling between the gate wiring 18 and the drain electrode 16 between the gate electrodes 14a and 14b. Therefore, the parasitic capacitance Cp_gd can be suppressed.
  • FIG. 17 is a plan view of a semiconductor device according to Example 3.
  • the third embodiment has an active region 11c between the active regions 11a and 11b, as shown in FIG.
  • a gate electrode 14c is provided between the source electrode 12 and the drain electrode 16 in the active region 11c.
  • the source electrode 12, the gate electrode 14c and the drain electrode 16 form a unit FET 35c.
  • the gate wiring 19c electrically connects the end of the gate electrode 14c on the + direction side in the Y direction and the gate wiring 18 via the via wiring 23c.
  • a guard metal layer 20b is provided above the source electrode 12 on the side opposite to the substrate 10 in the Z direction.
  • the guard metal layer 20b extends in the Y direction and is electrically connected to the source electrode 12 through the via wiring 22b at both ends to be short-circuited.
  • Other configurations are the same as those of the first embodiment, and description thereof is omitted.
  • the gate electrode 14 c (third gate electrode) extends in the Y direction and is provided on the substrate 10 between the gate electrodes 14 a and 14 b between the source electrode 12 and the drain electrode 16 . ing.
  • the gate wiring 18 electrically connects the gate pad 34b and the gate electrode 14c through the via wiring 23c.
  • three unit FETs 35a to 35c can be provided in the Y direction.
  • the gate resistance can be further reduced.
  • Four or more unit FETs may be provided in the Y direction.
  • [Modification 1 of Embodiment 3] 18 is a cross-sectional view of a semiconductor device according to Modification 1 of Example 3, and FIG. 19 is a cross-sectional view taken along line AA in FIG.
  • vias 28 are illustrated by thick dashed lines.
  • a via 28 penetrating through the substrate 10 may be provided in the source electrode 12 .
  • a metal layer 29 is provided on the bottom surface of the substrate 10, and the metal layer 29 is electrically connected to the source electrode 12 through the via 28 and short-circuited.
  • a reference potential (for example, ground potential) is supplied to the metal layer 29 . Thereby, the reference potential is supplied to the source electrode 12 .
  • Other configurations are the same as those of the third embodiment, and description thereof is omitted.
  • the source inductance can be reduced by providing via 28 .
  • the source pad 32b and the source bus bar 32a shown in FIG. 17 of the third embodiment may not be provided. Thereby, the layout area can be reduced.
  • via 28 is provided in unit FETs 35a and 35b, but via 28 may be provided in at least one of unit FETs 35a to 35c.
  • vias 28 may be provided in the semiconductor devices of Examples 1 and 2 and their modifications.
  • [Modification 2 of Embodiment 3] 20 is a plan view of a semiconductor device according to Modification 2 of Embodiment 3.
  • FIG. 20 vias 28 are provided in some of the plurality of source electrodes 12 arranged in the X direction.
  • the connection wiring 40 extends in the X direction above the drain electrode 16, intersects the drain electrode 16 extending in the Y direction without contact, and electrically connects the guard metal layers 20b adjacent in the X direction.
  • the connection wiring 40 is formed integrally with the guard metal layer 20b.
  • the connection wiring 42 extends in the X direction above the drain electrode 16, intersects the drain electrode 16 extending in the Y direction without contact, and electrically connects the source electrodes 12 adjacent in the X direction.
  • the source electrode 12 and the connection wiring 42 are electrically connected and short-circuited via a via wiring 44 penetrating the insulating film 24a.
  • Other configurations are the same as those of Modification 1 of Embodiment 3, and description thereof is omitted.
  • vias 28 are provided in all the source electrodes 12, the rigidity of the substrate 10 will be lowered and the substrate 10 will be easily damaged.
  • vias 28 are provided in some of the plurality of source electrodes 12 . Thereby, a decrease in rigidity of the substrate 10 can be suppressed.
  • the source electrode 12 provided with the via 28 and the source electrode 12 not provided with the via 28 are electrically connected through connection wirings 40 and/or 42 . This can suppress the source inductance.
  • connection wiring 40 electrically connects adjacent guard metal layers 20a provided with the drain electrode 16 interposed therebetween, and intersects the drain electrode 16 above the drain electrode 16 without contact. This can further reduce the source inductance.
  • the connection wirings 40 and/or 42 may electrically connect the source electrodes 12 provided with the vias 28 and the source electrodes 12 not provided with the vias 28, or may electrically connect the source electrodes 12 provided with the vias 28 to each other. may be electrically connected, or the source electrodes 12 not provided with the via 28 may be electrically connected. In either case, the source inductance can be reduced.
  • FIG. 21 is a cross-sectional view of a semiconductor device according to Example 4.
  • the gate electrode 14a is a T-shaped gate.
  • a source wall 17 is provided above the substrate 10 between the gate electrode 14 a and the drain electrode 16 .
  • the source wall 17 is electrically connected to the source electrode 12 and supplied with a reference potential.
  • a portion of the source wall 17 may be provided above the gate electrode 14a. The rest of the configuration is the same as that of the first embodiment, and the description is omitted.
  • the source wall 17 is provided to suppress gate parasitic capacitance between the gate electrode 14 a and the drain electrode 16 . Since gate electrode 14 a is thinner than source electrode 12 and drain electrode 16 , the top surface of source wall 17 is lower than the top surfaces of source electrode 12 and drain electrode 16 . Therefore, even if the source wall 17 is provided, it is difficult to suppress the parasitic capacitance Cp_gd between the gate wiring 18 and the drain electrode 16 . Therefore, it is preferable to provide the guard metal layer 20a. As in the fourth embodiment, source walls may be provided in the gate electrodes 14a to 14c in the first to third embodiments and their modifications. Further, in the first to third embodiments and their modifications, the cross-sectional shape of the gate electrodes 14a to 14c may be T-shaped as in the fourth embodiment.
  • FIG. 22 is a plan view of a semiconductor device according to Example 5.
  • FIG. FIG. 23 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14b in FIG.
  • the source electrode 12 includes source electrodes 12a and 12b
  • the drain electrode 16 includes drain electrodes 16a and 16b.
  • the source electrode 12a and the drain electrode 16a sandwich the gate electrode 14a to form a unit FET 35a.
  • the source electrode 12b and the drain electrode 16b sandwich the gate electrode 14b to form a unit FET 35b.
  • the lengths of the source electrodes 12a and 12b in the X direction are L1a and L1b, respectively.
  • the lengths of the drain electrodes 16a and 16b in the X direction are L8a and L8b, respectively.
  • the distance between the source electrode 12a and the drain electrode 16a in the X direction is L3a
  • the distance between the source electrode 12b and the drain electrode 16b in the X direction is L3b.
  • Distances L3a and L3b are approximately equal.
  • Other configurations are the same as those of the first embodiment, and description thereof is omitted.
  • Example 1 the current Isa flowing through the source electrode 12 of the unit FET 35a is larger than the current Isb flowing through the source electrode 12 of the unit FET 35b.
  • the current Idb flowing through the drain electrode 16 of the unit FET 35b is larger than the current Ida flowing through the drain electrode 16 of the unit FET 35a.
  • the length L1 of the source electrode 12 is determined so that the current Isa flowing through the source electrode 12 of the unit FET 35a does not exceed the maximum current density of the source electrode 12.
  • the length L8 of the drain electrode 16 is determined so that the current Idb flowing through the drain electrode 16 of the unit FET 35b does not exceed the maximum current density of the drain electrode 16.
  • the maximum current density is the maximum current density allowed by design to flow through the source electrode 12 and the drain electrode 16 .
  • the source pad 32b is electrically connected to the source electrode 12 of the unit FET 35a, and current is supplied to the source electrode 12 of the unit FET 35b through the source electrode 12 of the unit FET 35a.
  • the drain pad 36 is electrically connected to the drain electrode 16 of the unit FET 35b, and current is supplied to the drain electrode 16 of the unit FET 35a through the drain electrode 16 of the unit FET 35b. Therefore, the current Isb flowing through the source electrode 12 of the unit FET 35b is smaller than the maximum current density, and the current Ida flowing through the drain electrode 16 of the unit FET 35a is smaller than the maximum current density.
  • the unit FETs 35a and 35b have substantially the same gate width in the Y direction, the current Isb is approximately 1/2 the current Isa, and the current Ida is approximately 1/2 the current Idba.
  • the length L1a of the source electrode 12a (first source electrode) in the X direction is greater than the length of the source electrode 12b (second source electrode) in the X direction.
  • the length L8a of the drain electrode 16a (first drain electrode) in the X direction is smaller than the length L8b of the drain electrode 16b (second drain electrode) in the X direction.
  • the difference between the length L1a of the source electrode 12a and the length L1b of the source electrode 12b is 2 ⁇ L9
  • the difference between the length L8a of the drain electrode 16a and the length L8b of the drain electrode 16b is 2 ⁇ L9. .
  • the current Isb is approximately 1/2 the current Isa. maximum current density.
  • the current Ida is about half the current Idb, so if the length L8a is half the length L8b, the current Ida will be approximately the maximum current density. From the viewpoint that the currents Isb and Ida do not exceed the maximum current density, Lsb ⁇ 1/2 ⁇ Lsa That is, L9 ⁇ 1/4 ⁇ Lsa and Lda ⁇ 1/2 ⁇ Ldb That is, L9 ⁇ 1/4 ⁇ Ldb is.
  • the length Lsb is preferably 0.5 times or more, more preferably 0.6 times or more, the length Lsa.
  • the length Lda is preferably at least 0.5 times the length Ldb, more preferably at least 0.6 times.
  • the length Lsb is preferably 0.9 times or less the length Lsa, more preferably 0.8 times or less, and even more preferably 0.7 times or less.
  • the length Lda is preferably 0.9 times or less the length Ldb, more preferably 0.8 times or less, and even more preferably 0.7 times or less.
  • [Modification 1 of Embodiment 5] 24 is a plan view of a semiconductor device according to Modification 1 of Embodiment 5.
  • FIG. FIG. 25 is an enlarged plan view of the vicinity between the gate electrodes 14a and 14c in FIG.
  • FIG. 26 is an enlarged plan view of the vicinity between the gate electrodes 14c and 14b in FIG.
  • the source electrode 12 includes source electrodes 12a, 12b and 12c
  • the drain electrode 16 includes drain electrodes 16a, 16b and 16c.
  • the source electrode 12a and the drain electrode 16a sandwich the gate electrode 14a to form a unit FET 35a.
  • the source electrode 12b and the drain electrode 16b sandwich the gate electrode 14b to form a unit FET 35b.
  • the source electrode 12c and the drain electrode 16c form a unit FET 35c with the gate electrode 14c interposed therebetween.
  • the lengths of the source electrodes 12a, 12b and 12c in the X direction are L1a, L1b and L1c, respectively.
  • the lengths of the drain electrodes 16a, 16b and 16c in the X direction are L8a, L8b and L8c, respectively.
  • the distance between the source electrode 12a and the drain electrode 16a in the X direction is L3a
  • the distance between the source electrode 12b and the drain electrode 16b in the X direction is L3b
  • the distance between the source electrode 12c and the drain electrode 16c in the X direction is L3c.
  • Distances L3a, L3b and L3c are approximately equal.
  • the gate wiring 18 includes gate wirings 18a and 18b extending in the Y direction.
  • the gate wiring 18a is provided above the source electrode 12a and electrically connects the gate pad 34b and the gate electrode 14c.
  • the gate wiring 18b is provided above the source electrode 12c and electrically connects the gate pad 34b and the gate electrode 14c.
  • Other configurations are the same as those of the third embodiment, and description thereof is omitted.
  • the length L1c of the source electrode 12c (third source electrode) in the X direction is smaller than the length L1a of the source electrode 12a (first source electrode) in the X direction. is longer than the length L1b of the source electrode 12b (second source electrode).
  • the length L8c of the drain electrode 16c (third drain electrode) in the X direction is greater than the length L8a of the drain electrode 16a (first drain electrode) in the X direction, and the length L8a of the drain electrode 16b (second drain electrode) in the X direction.
  • the length L8b is smaller than the width.
  • the difference between the length L1a of the source electrode 12a and the length L1c of the source electrode 12c is 2 ⁇ L9a, and the difference between the length L8a of the drain electrode 16a and the length L8c of the drain electrode 16c is 2 ⁇ L9a.
  • the difference between the length L1c of the source electrode 12c and the length L1b of the source electrode 12b is 2 ⁇ L9b, and the difference between the length L8c of the drain electrode 16c and the length L8b of the drain electrode 16b is 2 ⁇ L9b.
  • the chip size of the semiconductor device can be reduced, and the size of the semiconductor device can be reduced.
  • the current Isb is about 1/3 of the current Isa
  • the current Isc is about 2/3 of the current Isa. Therefore, if the length L1b is 1/3 of the length L1a and the length L1c is 2/3 of the length L1a, the currents Isb and Isc will be approximately the maximum current density.
  • current Ida is about 1/3 of current Idb and current Idc is about 2/3 of current Idb. Therefore, if the length L8a is 1/3 of the length L8b and the length L8c is 2/3 of the length L8b, the currents Ida and Idc will be approximately the maximum current density.
  • the length Lsb is preferably 0.5 times or more, more preferably 0.6 times or more, the length Lsc.
  • the length Lsc is preferably at least 0.67 times the length Lsa, more preferably at least 0.8 times.
  • the length Lda is preferably at least 0.5 times the length Ldc, more preferably at least 0.6 times.
  • the length Ldc is preferably at least 0.67 times the length Ldb, more preferably at least 0.8 times.
  • the length Lsb is preferably 0.9 times or less the length Lsc, more preferably 0.8 times or less, and even more preferably 0.7 times or less.
  • the length Lsc is preferably 0.95 times or less the length Lsa, more preferably 0.9 times or less, and even more preferably 0.8 times or less.
  • the length Lda is preferably 0.9 times or less the length Ldc, more preferably 0.8 times or less, and even more preferably 0.7 times or less.
  • the length Lda is preferably 0.95 times or less the length Ldc, more preferably 0.9 times or less, and even more preferably 0.8 times or less.
  • the gate wiring 18a supplies current to the gate electrodes 14b and 14c, whereas the gate wiring 18b supplies current to the gate electrode 14c but does not supply current to the gate electrode 14b. Therefore, the current Igb flowing through the gate wiring 18b is smaller than the current Iga flowing through the gate wiring 18a. Therefore, the length L2b of the gate wiring 18b (second gate wiring) in the X direction is made smaller than the length L2a of the gate wiring 18a (first gate wiring) in the X direction. Thereby, the semiconductor device can be miniaturized.
  • the current Igb flowing through the gate wiring 18b is about half the current Iga flowing through the gate wiring 18a. Therefore, if the length L2b is half the length L2a, the current densities of the currents flowing through the gate wirings 18a and 18b are substantially the same. From the viewpoint that the current Igb does not exceed the maximum current density, the length Lgb is preferably at least 0.5 times the length Lga, more preferably at least 0.6 times. From the viewpoint of miniaturizing the semiconductor device, the length Lgb is preferably 0.9 times or less the length Lga, more preferably 0.8 times or less, and even more preferably 0.7 times or less.
  • the length L1c of the source electrode 12c is made smaller than the length L1a of the source electrode 12a
  • the length L2b of the gate wiring 18b can be made smaller than the length L2a of the gate wiring 18a. Therefore, the length L5 of the guard metal layers 20a and 20b in the X direction can be substantially the same.
  • the source pad 32 connected to the source electrode 12a was explained as an example. may have been
  • the lengths of the source electrodes 12 in the X direction may be different, and the lengths of the drain electrodes 16 in the X direction may be different, like in Example 5 and its modification 1.
  • Embodiments 1 to 5 and their modified examples six unit FETs 35a to 35c are arranged in the X direction, but the number of unit FETs 35a to 35c in the X direction can be arbitrarily designed.

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Abstract

半導体装置は、基板と、第１の方向に延伸し、基板上に設けられたソース電極と、第１の方向に延伸し、基板上に設けられたドレイン電極と、第１の方向に延伸し、ソース電極とドレイン電極との間における基板上に設けられた第１ゲート電極と、第１の方向に延伸し、ソース電極とドレイン電極との間における第１ゲート電極の第１の方向の基板上に設けられた第２ゲート電極と、第２ゲート電極とで第１ゲート電極を挟むように設けられ、第１ゲート電極と電気的に接続されるゲートパッドと、ソース電極の基板とは反対側の上方に設けられ、第１の方向に延伸し、ゲートパッドと第２ゲート電極とを電気的に接続するゲート配線と、ゲート配線とドレイン電極との間に設けられ、第１の方向に延伸し、少なくとも一部はソース電極の上方に設けられ、ソース電極と電気的に接続されたガード金属層と、を備える。

Description

半導体装置
　本開示は、半導体装置に関する。本出願は、２０２２年１月１３日出願の日本出願第２０２２－００３７４１号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　フィンガ状のソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）において、ソース電極、ゲート電極およびドレイン電極を有する単位ＦＥＴを電極の延伸方向に複数配置することが知られている（例えば特許文献１、２）。
特開２００２－２９９３５１号公報 米国特許出願公開第２０１７／０２７１３２９号明細書 特開２０１２－２３２１２号公報
　本開示の一実施形態は、基板と、第１の方向に延伸し、前記基板上に設けられたソース電極と、前記第１の方向に延伸し、前記基板上に設けられたドレイン電極と、前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第１ゲート電極と、前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第１ゲート電極の前記第１の方向の前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極とで前記第１ゲート電極を挟むように設けられ、前記第１ゲート電極と電気的に接続されるゲートパッドと、前記ソース電極の前記基板とは反対側の上方に設けられ、前記第１の方向に延伸し、前記ゲートパッドと前記第２ゲート電極とを電気的に接続するゲート配線と、前記ゲート配線と前記ドレイン電極との間に設けられ、前記第１の方向に延伸し、少なくとも一部は前記ソース電極の上方に設けられ、前記ソース電極と電気的に接続されたガード金属層と、を備える半導体装置である。
図１は、実施例１におけるＦＥＴが用いられる増幅器のブロック図である。 図２は、実施例１におけるＦＥＴの平面図である。 図３は、図２におけるＡ－Ａ断面図である。 図４は、図２におけるＢ－Ｂ断面図である。 図５は、図２におけるＣ－Ｃ断面図である。 図６は、比較例１に係る半導体装置の平面図である。 図７は、比較例１に係る半導体装置の断面図である。 図８は、実施例１の変形例１に係る半導体装置の断面図である。 図９は、実施例２に係る半導体装置の平面図である。 図１０は、図９におけるゲート電極１４ａと１４ｂとの間付近の拡大平面図である。 図１１は、図１０におけるＡ－Ａ断面図である。 図１２は、図１０におけるＢ－Ｂ断面図である。 図１３は、実施例２の変形例１に係る半導体装置のゲート電極１４ａと１４ｂとの間付近の拡大平面図である。 図１４は、図１３におけるＡ－Ａ断面図である。 図１５は、図１３におけるＢ－Ｂ断面図である。 図１６は、図１３におけるＣ－Ｃ断面図である。 図１７は、実施例３に係る半導体装置の平面図である。 図１８は、実施例３の変形例１に係る半導体装置の平面図である。 図１９は、図１８におけるＡ－Ａ断面図である。 図２０は、実施例３の変形例２に係る半導体装置の平面図である。 図２１は、実施例４に係る半導体装置の断面図である。 図２２は、実施例５に係る半導体装置の平面図である。 図２３は、図２２におけるゲート電極１４ａと１４ｂとの間付近の拡大平面図である。 図２４は、実施例５の変形例１に係る半導体装置の平面図である。 図２５は、図２４におけるゲート電極１４ａと１４ｃとの間付近の拡大平面図である。 図２６は、図２４におけるゲート電極１４ｃと１４ｂとの間付近の拡大平面図である。
［本開示が解決しようとする課題］
　特許文献１および２では、単位ＦＥＴを電極の延伸方向に複数配置することにより、単位ＦＥＴにおけるゲート電極の幅を短くできる。よって、ゲート抵抗を抑制することができる。しかし、ゲートパッドとゲートパッドから離れたゲート電極とを電気的に接続するゲート配線は、単位ＦＥＴの上方に設けられる。これにより、ゲート配線とドレイン電極との間の寄生容量が大きくなり、ゲイン等の特性が劣化する。
　本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
［本開示の効果］
　本開示によれば、特性の劣化を抑制することができる。
［本開示の実施形態の説明］
　最初に本開示の実施形態の内容を列記して説明する。
［本開示の実施形態の詳細］
　最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、第１の方向に延伸し、前記基板上に設けられたソース電極と、前記第１の方向に延伸し、前記基板上に設けられたドレイン電極と、前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第１ゲート電極と、前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第１ゲート電極の前記第１の方向の前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極とで前記第１ゲート電極を挟むように設けられ、前記第１ゲート電極と電気的に接続されるゲートパッドと、前記ソース電極の前記基板とは反対側の上方に設けられ、前記第１の方向に延伸し、前記ゲートパッドと前記第２ゲート電極とを電気的に接続するゲート配線と、前記ゲート配線と前記ドレイン電極との間に設けられ、前記第１の方向に延伸し、少なくとも一部は前記ソース電極の上方に設けられ、前記ソース電極と電気的に接続されたガード金属層と、を備える半導体装置である。ガード金属層を設けることで、特性の劣化を抑制することができる。
（２）上記（１）において、前記ガード金属層の前記第１の方向に直交する第２の方向における前記ドレイン電極側の端は、前記第１ゲート電極の前記第２の方向における前記ソース電極側の端より前記ゲート配線側に位置してもよい。
（３）上記（１）または（２）において、前記基板の上面の法線方向において前記ソース電極と前記ゲート配線および前記ガード金属層との間に設けられた絶縁膜を備えてもよい。
（４）上記（１）から（３）のいずれかにおいて、前記ソース電極の前記基板とは反対側の上方に設けられ、前記第１の方向に直交する第２の方向に延伸し、第１端が前記ゲート配線と接続され、前記第１端とは反対側の第２端が前記ソース電極の外側において前記第２ゲート電極の前記第１ゲート電極側の端とを電気的に接続されるゲート接続配線を備えてもよい。
（５）上記（１）から（３）のいずれかにおいて、前記基板上に設けられ、前記第１の方向に直交する第２の方向に延伸し、前記ゲート配線と前記第２ゲート電極とを電気的に接続するゲート接続配線を備え、前記ゲート接続配線は、前記基板と前記ソース電極との間を前記ソース電極と非接触に交差し、前記ソース電極は、前記基板の上面の法線方向から見て、前記ゲート接続配線と交差する領域に開口を有し、前記ゲート接続配線は、前記ソース電極下を前記ソース電極と非接触に交差し、前記開口を介し前記ゲート配線と電気的に接続されてもよい。
（６）上記（１）から（３）のいずれかにおいて、前記基板上に設けられ、前記第１の方向に直交する第２の方向に延伸し、前記ゲート配線と前記第２ゲート電極とを電気的に接続するゲート接続配線を備え、前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、に前記基板上において分離され、前記ガード金属層は、前記第１ソース電極と前記第２ソース電極とを電気的に接続し、前記ゲート接続配線は、前記ガード金属層下を前記ガード金属層と非接触に交差してもよい。
（７）上記（６）において、前記ガード金属層の前記ゲートパッドと反対側の端は、前記ゲート配線の前記ゲートパッドと反対側の端と一致または前記ゲート配線の前記ゲートパッドと反対側の端から前記ゲートパッドの反対側に向けてより離れて位置してもよい。
（８）上記（１）から（７）のいずれかにおいて、前記第１ゲート電極と前記第２ゲート電極とは前記基板の上面において前記第１の方向に離れていてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記基板の上面の法線方向において、前記ソース電極および前記ドレイン電極の膜厚は前記第１ゲート電極および前記第２ゲート電極の膜厚より膜厚が厚くてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記ソース電極と前記ドレイン電極との間において、前記第1の方向に延伸し、前記第１ゲート電極と前記第２ゲート電極との間の前記基板上に設けられた第３ゲート電極を備え、前記ゲート配線は、前記ゲートパッドと前記第３ゲート電極とを電気的に接続してもよい。
（１１）上記（１）から（１０）のいずれかにおいて、前記ソース電極、前記ドレイン電極、前記第１ゲート電極、前記第２ゲート電極、前記ゲート配線および前記ガード金属層は、前記ソース電極と前記ドレイン電極の配列する方向に各々複数設けられ、前記ドレイン電極を挟み設けられた隣接する前記ガード金属層の間を電気的に接続し、前記ドレイン電極の上方を前記ドレイン電極と非接触に交差する接続配線を備えてもよい。
（１２）上記（１）から（１１）のいずれかにおいて、前記基板上に設けられたドレインパッドを備え、前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、を含み、前記ドレイン電極は、前記第１ソース電極とで前記第１ゲート電極を挟む第１ドレイン電極と、前記第２ソース電極とで前記第２ゲート電極を挟む第２ドレイン電極と、を含み、前記ドレインパッドは、前記第１ドレイン電極とで前記第２ドレイン電極を挟むように設けられ、前記第２ドレイン電極と電気的に接続され、前記第１の方向に直交する第２の方向における前記第１ソース電極の長さは、前記第２の方向における前記第２ソース電極の長さより大きく、前記第２の方向における前記第１ドレイン電極の長さは、前記第２の方向における前記第２ドレイン電極の長さより小さくてもよい。
（１３）上記（１）から（１１）のいずれかにおいて、前記ソース電極と前記ドレイン電極との間において、前記第１の方向に延伸し、前記第１ゲート電極と前記第２ゲート電極との間の前記基板上に設けられた第３ゲート電極と、前記基板上に設けられたドレインパッドと、を備え、前記ゲート配線は、前記ゲートパッドと前記第３ゲート電極とを電気的に接続し、前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、前記ドレイン電極とで前記第３ゲート電極を挟む第３ソース電極と、を含み、前記ドレイン電極は、前記第１ソース電極とで前記第１ゲート電極を挟む第１ドレイン電極と、前記第２ソース電極とで前記第２ゲート電極を挟む第２ドレイン電極と、前記第３ソース電極とで前記第３ゲート電極を挟む第３ドレイン電極と、を含み、前記ドレインパッドは、前記第３ドレイン電極とで前記第２ドレイン電極を挟むように設けられ、前記第２ドレイン電極と電気的に接続され、前記第１の方向に直交する第２の方向における前記第３ソース電極の長さは、前記第２の方向における前記第１ソース電極の長さより小さく、前記第２の方向における前記第２ソース電極の長さより大きく、前記第２の方向における前記第３ドレイン電極の長さは、前記第２の方向における前記第１ドレイン電極の長さより大きく、前記第２の方向における前記第２ドレイン電極の長さより小さくてもよい。
（１４）上記（１３）において、前記ゲート配線は、前記第１ソース電極の上方に設けられ前記ゲートパッドと前記第３ゲート電極とを電気的に接続する第１ゲート配線と、前記第３ソース電極上に設けられ前記ゲートパッドと前記第２ゲート電極とを電気的に接続する第２ゲート配線と、を含み、前記第２の方向における前記第１ゲート配線の長さは、前記第２の方向における前記第２ゲート配線の長さより大きくてもよい。
　本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
　図１は、実施例１におけるＦＥＴが用いられる増幅器のブロック図である。図１に示すように、増幅器１００は、ＦＥＴ５５、入力整合回路５２および出力整合回路５４を備えている。ＦＥＴ５５のソースＳはグランドに接続されている。入力端子Ｔｉｎから入力した高周波信号は入力整合回路５２を介しＦＥＴ５５のゲートＧに入力する。ＦＥＴ５５が増幅した高周波信号は出力整合回路５４を介し、出力端子Ｔｏｕｔから出力される。入力整合回路５２は、入力端子Ｔｉｎの入力インピーダンスとＦＥＴ５５のゲートＧから入力整合回路５２を見たインピーダンスとが複素共役になるように整合させる。出力整合回路５４は、出力端子Ｔｏｕｔの出力インピーダンスとＦＥＴ５５のドレインＤから出力整合回路５４を見たインピーダンスとが複素共役になるように整合させる。増幅器１００は例えば０．５ＧＨｚ～１０ＧＨｚ（例えば３．５ＧＨｚ）用の無線通信用パワーアンプ（電力増幅器）である。増幅器１００の出力電力は例えば３０ｄＢｍ～５６ｄＢｍである。
　図２は、実施例１におけるＦＥＴの平面図である。図３から図５は、それぞれ図２におけるＡ－Ａ断面図、Ｂ－Ｂ断面図およびＣ－Ｃ断面図である。基板１０の上面の法線方向をＺ方向、フィンガ状の各電極の延伸方向をＹ方向（第１の方向）、各電極の配列方向をＸ方向（第２の方向）とする。
　図２から図５に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂとを備えている。Ｘ方向およびＹ方向に平行なＸＹ平面において、半導体層１０ｂのイオン注入等により不活性化された領域が不活性領域１３であり、不活性化されていない領域が活性領域１１ａおよび１１ｂである。基板１０上にソース電極１２、ゲート電極１４ａ、１４ｂ、ドレイン電極１６、ゲート配線１８、１９ａ、１９ｂ、ガード金属層２０ａ、ソースバスバー３２ａ、ソースパッド３２ｂ、ゲート配線３４ａ、ゲートパッド３４ｂおよびドレインパッド３６が設けられている。ソース電極１２、ドレイン電極１６、ゲート電極１４ａ、１４ｂ、ゲート配線１８およびガード金属層２０ａがＹ方向に各々複数設けられている。
　活性領域１１ａと１１ｂとはＹ方向に配列し、Ｘ方向に延伸する。活性領域１１ａにはＸ方向に配列した複数の単位ＦＥＴ３５ａが設けられ、活性領域１１ｂにはＸ方向に配列した複数の単位ＦＥＴ３５ｂが設けられている。複数のソース電極１２は、活性領域１１ａおよび１１ｂを横断しＹ方向に延伸する。複数のソース電極１２は、ソース電極１２の＋Ｙ側の端においてソースバスバー３２ａに共通に接続される。ソースバスバー３２ａはソースパッド３２ｂに接続されている。複数のドレイン電極１６は、活性領域１１ａおよび１１ｂを横断しＹ方向に延伸する。複数のドレイン電極１６は、ドレイン電極１６の－Ｙ側の端においてドレインパッド３６に共通に接続される。複数のソース電極１２と複数のドレイン電極１６とは互い違いに設けられている。１つのソース電極１２と１つのドレイン電極１６との間において、活性領域１１ａおよび１１ｂ上にそれぞれゲート電極１４ａおよび１４ｂが設けられている。ゲート電極１４ｂはゲート電極１４ａのＹ方向のマイナス（－）方向側に設けられている。ソース電極１２、ゲート電極１４ａおよびドレイン電極１６は単位ＦＥＴ３５ａを形成し、ソース電極１２、ゲート電極１４ｂおよびドレイン電極１６は単位ＦＥＴ３５ｂを形成する。
　基板１０上には、ソース電極１２、ドレイン電極１６、ゲート電極１４ａおよび１４ｂを覆うように絶縁膜２４ａが設けられている。絶縁膜２４ａ上にゲート配線１８、１９ａ、１９ｂおよびガード金属層２０ａが設けられている。ゲート配線１８、１９ａ、１９ｂおよびガード金属層２０ａは、例えば同じ製造工程において形成され、同じ材料からなる金属層であり、厚さは互いに略等しい。絶縁膜２４ａ上にゲート配線１８、１９ａ、１９ｂおよびガード金属層２０ａを覆うように絶縁膜２４ｂが設けられている。絶縁膜２４ａと２４ｂとは絶縁膜２４を形成する。ビア配線２２ａ、２３ａおよび２３ｂは絶縁膜２４ａを貫通し、Ｚ方向に延伸する。
　ゲート電極１４ａおよび１４ｂの活性領域１１ａおよび１１ｂ外のＹ方向のプラス（＋）方向側の端にはパッド１５ａが設けられている。パッド１５ａはゲート電極１４ａと同じ材料の金属層である。ゲート電極１４ａはパッド１５ａおよびビア配線２３ａを介しゲート配線１９ａに電気的に接続されている。ゲート電極１４ｂは、Ｙ方向の＋方向端においてパッド１５ａおよびビア配線２３ｂを介しゲート配線１９ｂに電気的に接続されている。ゲート配線１９ａおよび１９ｂの第１端はゲート配線１８に接続されている。ゲート配線１８は、Ｚ方向からみてソース電極１２と重なるように設けられ、Ｙ方向に延伸する。複数のゲート配線１８は、ゲート配線１８のＹ方向の＋方向側の端においてゲート配線３４ａまたはゲートパッド３４ｂに接続される。ゲート配線３４ａは複数のゲートパッド３４ｂを接続し、ソースパッド３２ｂ上を非接触に交差する。
　ガード金属層２０ａは、活性領域１１ａにおいてゲート配線１８とドレイン電極１６の間に設けられている。実施例１では、ガード金属層２０ａは、Ｚ方向から見てソース電極１２に重なるように設けられている。ガード金属層２０ａの両端はビア配線２２ａを介しソース電極１２に電気的に接続され、ソース電極１２とほぼ同電位となる。
　ソース電位（例えばグランド電位等の基準電位）は、ソースパッド３２ｂおよびソースバスバー３２ａからソース電極１２に供給される。ゲート電位（例えば高周波信号およびゲートバイアス電圧）はゲートパッド３４ｂおよびゲート配線３４ａからゲート配線１８および１９ａを介しゲート電極１４ａに供給される。また、ゲート電位はゲートパッド３４ｂおよびゲート配線３４ａからゲート配線１８および１９ｂを介しゲート電極１４ｂに供給される。ドレインバイアス電圧はドレインパッド３６から各ドレイン電極１６に供給される。各単位ＦＥＴ３５ａおよび３５ｂにおいて増幅された高周波信号はドレイン電極１６からドレインパッド３６に出力される。
　単位ＦＥＴ３５ａでは、高周波信号はゲート電極１４ａのＹ方向の＋方向側の端から入力する。単位ＦＥＴ３５ｂでは、高周波信号はゲート電極１４ｂのＹ方向の＋方向側の端から入力する。ゲート電極１４ａのＹ方向の＋方向側の端と－方向側の端の両端から高周波信号がゲート電極１４ａに入力すると、位相差等により単位ＦＥＴ３５ａの高周波特性が劣化する。実施例１では、ゲート電極１４ａのＹ方向の－方向側の端とゲート電極１４ｂのＹ方向の＋方向側の端とが接続されていないため、単位ＦＥＴ３５ａにおける高周波特性の劣化を抑制できる。
　半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。ソース電極１２およびドレイン電極１６は、金属膜であり、例えば基板１０側から例えばチタン膜およびアルミニウム膜である。アルミニウム膜上に金膜が設けられていてもよい。ゲート電極１４ａ、１４ｂおよびパッド１５ａは、金属膜であり、例えばニッケル膜および金膜である。ゲート配線１８、１９ａ、１９ｂ、ガード金属層２０ａは例えば金層、銅層またはアルミニウム層である。ビア配線２２ａ、２３ａおよび２３ｂは、金属層であり、例えば金層、銅層、タングステン層またはアルミニウム層である。絶縁膜２４は、例えばポリイミド樹脂またはＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機絶縁体膜である。絶縁膜２４は、窒化シリコン膜または酸化シリコン膜等の無機絶縁体膜でもよい。
　図３を参照し、ソース電極１２のＸ方向の長さＬ１は例えば５μｍ～５０μｍである。ゲート配線１８のＸ方向の長さＬ２は例えば３μｍ～４５μｍである。ソース電極１２とドレイン電極１６とのＸ方向の距離Ｌ３は例えば３μｍ～２０μｍである。ゲート配線１８の端とソース電極１２の端のＸ方向の距離Ｌ４は１μｍ～１０μｍである。ソース電極１２の厚さＴ１およびドレイン電極１６の厚さＴ２は例えば１μｍ～６μｍである。ゲート電極１４ａおよび１４ｂの厚さＴ５は例えば１μｍ以下であり、厚さＴ１およびＴ２より小さい。ソース電極１２とゲート配線１８との間の絶縁膜２４ａの厚さＴ３は例えば０．５μｍ～１０μｍである。ゲート配線１８、１９ａ、１９ｂおよびガード金属層２０ａの厚さＴ４は例えば０．５μｍ～６μｍである。
　図６は、比較例１に係る半導体装置の平面図である。図７は、比較例１に係る半導体装置の断面図である。図６および図７に示すように、比較例１では、ガード金属層２０ａおよびビア配線２２ａが設けられていない、その他の構成は実施例１と同じであり説明を省略する。
　図７のように、比較例１では、ゲート配線１８とドレイン電極１６との間に電気力線３８が伸びゲート配線１８とドレイン電極１６とが電界結合する。ゲート配線１８とドレイン電極１６との距離をｄｇｄとし、電気力線３８が通過する面積をＳｇｄとする。このとき、電気力線３８に起因するゲート配線１８とドレイン電極１６との寄生容量Ｃｐ＿ｇｄは以下の式１となる。
　Ｃｐ＿ｇｄ＝ε０εｒ（Ｓｇｄ）／（ｄｇｄ）　　式１
　ここで、ε０は真空誘電率であり、εｒは絶縁膜２４の比誘電率である。εｒは例えば２．４～１０である。
　ＦＥＴの最大発振周波数ｆｍａｘは以下の式２で表される
　ｆｍａｘ～√（ｆｔ／（８πＲｇＣｇｄ））　　式２
　ここで、ｆｔは遮断周波数、Ｒｇはゲート抵抗、Ｃｇｄはゲート・ドレイン容量である。Ｃｐ＿ｇｄが大きくなるとＣｇｄが大きくなりｆｍａｘが小さくなる。
　一例として、Ｌ３＋Ｌ４＝２０μｍ、Ｔ１＝Ｔ２＝４μｍ、Ｔ３＝６μｍ、Ｔ４＝４μｍおよびεｒ＝３．５として電磁界解析を用いＣｐ＿ｇｄを算出すると、Ｙ方向のゲート幅が１００μｍに対してＣｐ＿ｇｄ＝０．７ｆＦ程度となる。１ＧＨｚ～１０ＧＨｚの増幅器に用いられるＧａＮ　ＨＥＭＴ（Ｇａｌｌｉｕｍ　Ｎｉｔｒｉｄｅ　Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）におけるＣｇｄ（Ｃｐ＿ｇｄを考慮しない）はゲート幅が１００μｍあたり例えば１ｆＦ～５ｆＦである。よって、Ｃｐ＿ｇｄによりＣｇｄが１４％～７０％増加する。式２よりｆｍａｘは６％～２３％低下してしまう。
　寄生容量Ｃｐ＿ｇｄを低減させるためには、絶縁膜２４の比誘電率εｒを小さくすることが考えられる。しかし、εｒを小さくすると、絶縁膜２４の保護膜としての機能が低下し、耐湿性または耐粉塵性等の低下を招く。また、ゲート配線１８とドレイン電極１６との距離に相当するＬ３＋Ｌ４を長くすることが考えられる。ゲート配線１８の長さＬ２を小さくするとゲート抵抗が増加する。よって、Ｌ３＋Ｌ４を長くするためには、ソース電極１２の長さＬ１を長くすることが考えられる。しかし、ＦＥＴの面積が大きくなり、半導体装置が大型化してしまう。
　図３のように、実施例１では、ゲート配線１８の側方にソース電極１２に短絡されたガード金属層２０ａを設ける。ガード金属層２０ａのＸ方向の長さＬ５は例えば０．５μｍ～３μｍである。これにより、ゲート配線１８とドレイン電極１６との間を接続する電気力線が通過する面積Ｓｇはソース電極１２とガード金属層２０ａとの間の領域となる。一例としてＬ５＝２μｍとし、その他の寸法等を比較例１の計算と同じ数字とし電磁界解析を用いＣｐ＿ｇｄを算出すると、ゲート幅が１００μｍに対するＣｐ＿ｇｄは約０．２ｐＦとなる。このように、実施例１では、比較例１に比べ、Ｃｐ＿ｇｄを１／３以下にできる。これにより、比較例１に比べｆｍａｘを大きくできる。
　実施例１によれば、ゲート電極１４ａ（第１ゲート電極）は、ソース電極１２とドレイン電極１６との間における基板１０上に設けられている。ゲート電極１４ｂ（第２ゲート電極）は、ソース電極１２とドレイン電極１６との間におけるゲート電極１４ａのＹ方向の－方向側の基板１０上に設けられている。ゲートパッド３４ｂは、ゲートパッド３４ｂとゲート電極１４ｂとでゲート電極１４ａを挟むように設けられ、ゲート電極１４ａに電気的に接続される。ゲート配線１８は、ソース電極１２の上方に設けられ、ゲートパッド３４ｂとゲート電極１４ｂとを電気的に接続する。ガード金属層２０ａは、ゲート配線１８とドレイン電極１６との間に設けられ、ソース電極１２より上方に設けられ、ソース電極１２と電気的に接続される。これにより、Ｃｐ＿Ｃｇｄが低減できるため、ＦＥＴの特性を向上できる。また、長さＬ１を大きくしなくて済むため、半導体装置が大型化することを抑制できる。
[実施例１の変形例１]
　図８は、実施例１の変形例１に係る半導体装置の断面図である。図８は、実施例１の図３の位置に相当する断面の変形例を示している。図８に示すように、ガード金属層２０ａのドレイン電極１６側の端Ｘ１はソース電極１２のドレイン電極１６側の端Ｘ２よりドレイン電極１６側に位置していてもよい。ガード金属層２０ａのゲート配線１８側の端Ｘ３は、ゲート配線１８のドレイン電極１６側の端Ｘ６よりドレイン電極１６側に位置すればよい。しかし、端Ｘ３がゲート配線１８に近すぎると寄生容量Ｃｐ＿ｇｓが増加する。この観点から、ガード金属層２０ａのゲート配線１８側の端Ｘ３とゲート配線１８のドレイン電極１６側の端Ｘ６との距離Ｌ７は、距離Ｌ４の１／３以上が好ましく、１／２以上がより好ましい。距離Ｌ７が大きすぎると、ガード金属層２０ａの端Ｘ３とソース電極１２の端Ｘ２との重なりが小さくなり、ビア配線２２ａを介したガード金属層２０ａとソース電極１２との電気的な接続が難しくなる。この観点から、距離Ｌ７は、距離Ｌ４より小さいことが好ましく、Ｌ４の２／３以下がより好ましい。
　例えば、端Ｘ３と端Ｘ６との距離Ｌ７を長くした結果、端Ｘ１が端Ｘ２よりドレイン電極１６側に位置すると、結合距離ｄｇｓのように、ゲート電極１４ａとガード金属層２０ａとが電界結合しやすくなる。これにより、ゲートとソース間の寄生容量Ｃｐ＿ｇｓが増加する。また、結合距離ｄｄｓのように、ドレイン電極１６とガード金属層２０ａとが電界結合しやすくなる。これにより、ドレインとソース間の寄生容量Ｃｐ＿ｄｓが増加する。端Ｘ１と端Ｘ２との間のＸ方向における距離Ｌ６は、例えば０μｍ～５μｍである。距離Ｌ６を０μｍ～５μｍとし、Ｌ６以外の寸法は図３のＣｐ＿ｇｄの計算と同じ数値とし電磁界解析を用いＣｐ＿ｇｓを算出すると、ゲート幅が１００μｍあたり０．１ｆＦ～０．５ｆＦ程度である。ＧａＮ　ＨＥＭＴにおけるＣｐ＿ｇｓを考慮しないＣｇｓは例えばゲート幅が１００μｍあたり２０ｆＦ～２００ｆＦ程度であり、Ｃｐ＿ｇｓはＣｇｓに対し十分小さくなる。
　ガード金属層２０ａのドレイン電極１６側の端Ｘ１は、ドレイン電極１６のソース電極１２側の端Ｘ４よりソース電極１２側に位置すればよい。しかし、端Ｘ１がドレイン電極１６に近すぎると寄生容量Ｃｐ＿ｇｓおよびＣｐ＿ｄｓが増加する。この観点から、ガード金属層２０ａのドレイン電極１６側の端Ｘ１は、ゲート電極１４ａのソース電極１２側の端Ｘ５と一致または端Ｘ５よりゲート配線１８側に位置することが好ましく、端Ｘ２とＸ５の中点と一致または端Ｘ２とＸ５の中点よりソース電極１２側に位置することがより好ましく、ソース電極１２のドレイン電極１６側の端Ｘ２と一致または端Ｘ２よりゲート配線１８側に位置することがさらに好ましい。
　絶縁膜２４ａは、ソース電極１２とゲート配線１８およびガード金属層２０ａとの間に設けられている。これにより、単位ＦＥＴ３５ａの耐湿性および耐粉塵性等を向上できる。絶縁膜２４ａは空気中より誘電率が高いため、ゲート配線１８とドレイン電極１６との間のＣｐ＿ｇｄが大きくなる。よって、ガード金属層２０ａを設けることが好ましい。
　ビア配線２２ａは、絶縁膜２４ａを貫通し、ソース電極１２とガード金属層２０ａとを電気的に接続する。これにより、ガード金属層２０ａをソース電極１２と同電位とすることができる。また、半導体装置を大型化することなく、ガード金属層２０ａをソース電極１２に電気的に接続できる。
　ゲート配線１９ｂ（ゲート接続配線）は、ソース電極１２の上方に設けられ、Ｘ方向に延伸し、第１端がゲート配線１８に電気的に接続され、もう一方の第２端がソース電極１２の外側においてゲート電極１４ｂのゲート電極１４ａ側の端と、ビア配線２３ｂおよびパッド１５ａを介して電気的に接続される。これにより、ゲート電極１４ａと１４ｂとの間において、ゲート配線１８とゲート電極１４ｂとを電気的に接続できる。
　ゲート電極１４ａと１４ｂとは基板１０の上面において離れている。これにより、ゲート電極１４ａと１４ｂとの干渉を抑制でき、高周波特性を向上できる。ゲート電極１４ａと１４ｂとは、基板１０の上面において接続されていてもよい。
　ソース電極１２およびドレイン電極１６はゲート電極１４ａおよび１４ｂより厚い。この場合、ゲート電極１４ａとドレイン電極１６との電界結合による寄生容量が小さく、比較例１におけるゲート配線１８とドレイン電極１６との電界結合による寄生容量Ｃｐ＿ｇｄが問題となる。よって、ガード金属層２０ａを設けることが好ましい。
［実施例２］
　図９は、実施例２に係る半導体装置の平面図である。図１０は、図９におけるゲート電極１４ａと１４ｂとの間付近の拡大平面図である。図１１は、図１０におけるＡ－Ａ断面図である。図１２は、図１０におけるＢ－Ｂ断面図である。
　図９から図１２に示すように、Ｙ方向におけるゲート電極１４ａと１４ｂとの間（すなわち、活性領域１１ａと１１ｂとの間の不活性領域）において、ソース電極１２は基板１０からＺ方向に離れて設けられている。Ｙ方向におけるゲート電極１４ａと１４ｂとの間において、ゲート接続配線１５が、基板１０上に接して設けられている。ゲート接続配線１５はＸ方向に延伸し、ソース電極１２と非接触に交差する。ゲート接続配線１５は、例えばゲート電極１４ａおよび１４ｂと同じ製造工程により形成され、ゲート電極１４ａおよび１４ｂと同じ材料からなる金属膜である。ソース電極１２には、平面視においてゲート配線１８と重なるように開口２６が設けられている。開口２６内の絶縁膜２４ａを貫通するビア配線２３ｄが設けられている。ビア配線２３ｄはゲート配線１８とゲート接続配線１５とを電気的に接続し、短絡させる。その他の構成は実施例１と同じであり説明を省略する。
　実施例２によれば、ゲート接続配線１５は、基板１０上に接して設けられ、ゲート配線１８とゲート電極１４ｂとを、ビア配線２３ｄを介して電気的に接続する。ソース電極１２とドレイン電極１６との配列方向（すなわちＹ方向）から見てゲート電極１４ａと１４ｂとの間において、ソース電極１２はＺ方向に基板１０から離れ、かつソース電極１２は、Ｚ方向から見てゲート配線１８とゲート接続配線１５とが重なる領域の一部に、開口２６を有する。ゲート接続配線１５は、Ｘ方向に延伸し、Ｙ方向に延伸するソース電極１２と、Ｚ方向において基板１０とソース電極１２との間で非接触に交差し、開口２６を介しゲート配線１８と開口２６を介し電気的に接続する。これにより、ゲート電極１４ａと１４ｂとの間において、ゲート配線１８とゲート電極１４ｂとを電気的に接続できる。
　実施例１では、図５のように、ゲート電極１４ａと１４ｂとの間において、ゲート配線１９ｂとドレイン電極１６とが近くなる。これにより、ゲート配線１９ｂとドレイン電極１６と電界結合が大きくなり、寄生容量Ｃｐ＿ｇｄが大きくなる。実施例２によれば、図９から図１１のように、ガード金属層２０ａのＹ方向の－方向側の端Ｙ２（ゲートパッド３４ｂの反対側の端）は、ゲート配線１８のＹ方向の－方向側の端Ｙ１（ゲートパッド３４ｂの反対側の端）よりもさらにＹ方向における－方向（ゲートパッド３４ｂより反対側）に位置する。これにより、ガード金属層２０ａがゲート配線１８とドレイン電極１６との電界結合を抑制する。よって、寄生容量Ｃｐ＿ｇｄを抑制できる。
　図１１に示す断面において、開口２６によりソース電極１２のＸＺ断面積が小さくなると、ソース電極１２に流すことができる電流が減ってしまう。これは、ソース電極１２の断面積に応じて、ソース電極１２に流すことが可能な電流密度の上限が決まっているためである。実施例２によれば、ガード金属層２０ａは、開口２６よりＹ方向の－方向側の位置において、ソース電極１２とビア配線２２ａにより電気的に接続される。これにより、開口２６によりソース電極１２を流すことができる電流の上限値が減った分を、ガード金属層２０ａを流れる電流により補うことができる。
　基板１０は、半導体層１０ｂが活性化された活性領域１１ａ（第１活性領域）および１１ｂ（第２活性領域）と、活性領域１１ａと１１ｂとの間において半導体層１０ｂが不活性化された不活性領域と、を備える。ゲート接続配線１５は、不活性領域上に設けられている。これにより、ゲート接続配線に起因する寄生容量を抑制できる。
［実施例２の変形例１］
　図１３は、実施例２の変形例１に係る半導体装置のゲート電極１４ａと１４ｂとの間付近の拡大平面図である。図１４は、図１３におけるＡ－Ａ断面図である。図１５は、図１３におけるＢ－Ｂ断面図である。図１６は、図１３におけるＣ－Ｃ断面図である。
　図１３から図１６に示すように、ソース電極１２ａは、活性領域１１ａ上に設けられ、ドレイン電極１６とでゲート電極１４ａを挟む。ソース電極１２ｂは、活性領域１１ｂ上に設けられ、ドレイン電極１６とでゲート電極１４ｂを挟む。ソース電極１２ａと１２ｂとは不活性領域１３上において、Ｙ方向に分離されている。ガード金属層２０ａは、ソース電極１２ａのＹ方向の－方向側の端より－Ｙ方向に延伸し、ガード金属層２０ａのＹ方向の－方向側の端は、ソース電極１２ｂのＹ方向の＋方向側の端部のＺ方向の上方に位置している。ソース電極１２ａのＹ方向の－方向側の端部において、ビア配線２２ａはガード金属層２０ａとソース電極１２ａとを電気的に接続する。ソース電極１２ｂのＹ方向の＋方向側の端部において、ビア配線２２ａはガード金属層２０ａとソース電極１２ｂとを電気的に接続する。これにより、ソース電極１２ａと１２ｂとはガード金属層２０ａおよびビア配線２２ａを介し電気的に接続される。
　Ｙ方向におけるソース電極１２ａと１２ｂとの間において、基板１０上にゲート接続配線１５がＸ方向に延伸して設けられている。ゲート接続配線１５とガード金属層２０ａとは、Ｚ方向において非接触に交差する。ビア配線２３ｄはゲート接続配線１５とゲート配線１８とを電気的に接続する。その他の構成は実施例２と同じであり説明を省略する。
　実施例２の変形例１によれば、ソース電極１２ａと１２ｂとが基板１０上においてＹ方向に分離しており、ガード金属層２０ａはビア配線２２ａを介しソース電極１２ａと１２ｂとを電気的に接続する。ゲート接続配線１５は、ガード金属層２０ａのＺ方向における基板１０側下においてガード金属層２０ａと非接触に交差する。これにより、ゲート電極１４ａと１４ｂとの間において、ゲート配線１８とゲート電極１４ｂとを電気的に接続できる。また、ソース電極１２ａと１２ｂとを電気的に接続できる。実施例２の変形例１においても、実施例２と同様に、ゲート電極１４ａと１４ｂとの間において、ガード金属層２０ａがゲート配線１８とドレイン電極１６との電界結合を抑制する。よって、寄生容量Ｃｐ＿ｇｄを抑制できる。
［実施例３］
　図１７は、実施例３に係る半導体装置の平面図である。実施例３は実施例1に比べ、図１７に示すように、活性領域１１ａと１１ｂとの間に活性領域１１ｃが設けられている。活性領域１１ｃにおいて、ソース電極１２とドレイン電極１６との間にゲート電極１４ｃが設けられている。ソース電極１２、ゲート電極１４ｃおよびドレイン電極１６が単位ＦＥＴ３５ｃを形成する。ゲート電極１４ａと１４ｃとの間において、ゲート配線１９ｃは、ゲート電極１４ｃのＹ方向の＋方向側の端とゲート配線１８とをビア配線２３ｃを介し電気的に接続する。活性領域１１ｃにおいて、ソース電極１２のＺ方向における基板１０とは反対側の上方にガード金属層２０ｂが設けられている。ガード金属層２０ｂはＹ方向に延伸し、その両端においてビア配線２２ｂを介しソース電極１２に電気的に接続され、短絡される。その他の構成は、実施例１と同じであり説明を省略する。
　実施例３によれば、ゲート電極１４ｃ（第３ゲート電極）は、Ｙ方向に延伸し、ソース電極１２とドレイン電極１６との間におけるゲート電極１４ａと１４ｂとの間の基板１０上に設けられている。ゲート配線１８は、ゲートパッド３４ｂとゲート電極１４ｃとをビア配線２３ｃを介し電気的に接続する。これにより、Ｙ方向に３個の単位ＦＥＴ３５ａ～３５ｃを設けることができる。これにより、ゲート抵抗をより低減できる。Ｙ方向には４個以上の単位ＦＥＴを設けてもよい。
[実施例３の変形例１]
　図１８は、実施例３の変形例１に係る半導体装置の断面図であり、図１９は、図１８におけるＡ－Ａ断面図である。図１８では、ビア２８を太破線で図示している。図１８に示すように、ソース電極１２に基板１０を貫通するビア２８を設けてもよい。基板１０の下面には金属層２９が設けられ、金属層２９はビア２８を介しソース電極１２に電気的に接続され、短絡されている。金属層２９には基準電位（例えばグランド電位）が供給される。これにより、ソース電極１２に基準電位が供給される。その他の構成は実施例３と同じであり説明を省略する。
　実施例３の変形例１では、ビア２８を設けることで、ソースインダクタンスを低減できる。また、実施例３の図１７のようなソースパッド３２ｂおよびソースバスバー３２ａは設けなくてもよい。これにより、レイアウト面積を削減できる。実施例３の変形例１では、ビア２８は単位ＦＥＴ３５ａおよび３５ｂに設けられているがビア２８は単位ＦＥＴ３５ａ～３５ｃの少なくとも１つに設けられていればよい。また、実施例１、２およびその変形例の半導体装置にビア２８が設けられていてもよい。
[実施例３の変形例２]
　図２０は、実施例３の変形例２に係る半導体装置の平面図である。図２０に示すように、ビア２８は、Ｘ方向に配列した複数のソース電極１２のうち一部のソース電極１２に設けられている。接続配線４０は、ドレイン電極１６の上方においてＸ方向に延伸し、Ｙ方向に延伸するドレイン電極１６と非接触に交差し、Ｘ方向に隣接するガード金属層２０ｂ同士を電気的に接続する。接続配線４０は、ガード金属層２０ｂと一体に形成されている。接続配線４２は、ドレイン電極１６の上方においてＸ方向に延伸し、Ｙ方向に延伸するドレイン電極１６と非接触に交差し、Ｘ方向に隣接するソース電極１２同士を電気的に接続する。ソース電極１２と接続配線４２とは、絶縁膜２４ａを貫通するビア配線４４を介し電気的に接続され、短絡される。その他の構成は実施例３の変形例１と同じであり説明を省略する。
　ビア２８を全てのソース電極１２に設けると、基板１０の剛性が低下し、基板１０が破損しやすくなる。実施例３の変形例２によれば、複数のソース電極１２のうち一部のソース電極１２にビア２８を設ける。これにより、基板１０の剛性低下を抑制できる。ビア２８が設けられたソース電極１２とビア２８が設けられていないソース電極１２とを接続配線４０および／または４２を介し電気的に接続する。これにより、ソースインダクタンスを抑制できる。
　特に、接続配線４０はドレイン電極１６を挟み設けられた隣接するガード金属層２０ａ同士を電気的に接続し、ドレイン電極１６の上方をドレイン電極１６と非接触に交差する。これによりソースインダクタンスをより低減できる。接続配線４０および／または４２は、ビア２８が設けられたソース電極１２とビア２８の設けられていないソース電極１２を電気的に接続してもよいし、ビア２８が設けられたソース電極１２同士を電気的に接続してもよいし、ビア２８が設けられていないソース電極１２同士を電気的に接続してもよい。いずれの場合であってもソースインダクタンスを低減できる。
［実施例４］
　図２１は、実施例４に係る半導体装置の断面図である。図２１に示すように、ゲート電極１４ａは、Ｔ型ゲートである。ゲート電極１４ａとドレイン電極１６との間の基板１０の上方にソースウォール１７が設けられている。ソースウォール１７は、ソース電極１２と電気的に接続され、基準電位が供給されている。ソースウォール１７の一部はゲート電極１４ａの上方に設けられていてもよい。その他の構成は実施例１と同じであり、説明を省略する。
　ソースウォール１７は、ゲート電極１４ａとドレイン電極１６との間のゲート寄生容量を抑制するために設けられている。ゲート電極１４ａは、ソース電極１２およびドレイン電極１６より薄いため、ソースウォール１７の上面は、ソース電極１２およびドレイン電極１６の上面より低い。このため、ソースウォール１７を設けても、ゲート配線１８とドレイン電極１６との間の寄生容量Ｃｐ＿ｇｄを抑制することは難しい。よって、ガード金属層２０ａを設けることが好ましい。実施例４のように、実施例１から３およびその変形例において、ゲート電極１４ａ～１４ｃにソースウォールを設けてもよい。また、実施例１から３およびその変形例において、ゲート電極１４ａ～１４ｃの断面形状は実施例４のようなＴ型でもよい。
[実施例５]
　図２２は、実施例５に係る半導体装置の平面図である。図２３は、図２２におけるゲート電極１４ａと１４ｂとの間付近の拡大平面図である。
　図２２および図２３に示すように、ソース電極１２は、ソース電極１２ａと１２ｂとを含み、ドレイン電極１６は、ドレイン電極１６ａと１６ｂとを含む。ソース電極１２ａとドレイン電極１６ａはゲート電極１４ａを挟み単位ＦＥＴ３５ａを形成する。ソース電極１２ｂとドレイン電極１６ｂとはゲート電極１４ｂを挟み単位ＦＥＴ３５ｂを形成する。
　Ｘ方向におけるソース電極１２ａおよび１２ｂの長さは、それぞれＬ１ａおよびＬ１ｂである。Ｘ方向におけるドレイン電極１６ａおよび１６ｂの長さは、それぞれＬ８ａおよびＬ８ｂである。Ｘ方向におけるソース電極１２ａとドレイン電極１６ａとの距離はＬ３ａであり、Ｘ方向におけるソース電極１２ｂとドレイン電極１６ｂとの距離はＬ３ｂである。距離Ｌ３ａとＬ３ｂとはほぼ等しい。その他の構成は実施例１と同じであり説明を省略する。
　実施例１では、図２のように、単位ＦＥＴ３５ａおよび３５ｂにおけるＸ方向におけるソース電極１２の長さＬ１は同じであり、単位ＦＥＴ３５ａおよび３５ｂにおけるＸ方向におけるドレイン電極１６の長さＬ８は同じであり、単位ＦＥＴ３５ａおよび３５ｂにおけるＸ方向におけるソース電極１２とドレイン電極１６との距離Ｌ３は同じである。実施例１では、単位ＦＥＴ３５ａ（および単位ＦＥＴ３５ｂ）が２個分のＸ方向における長さＬ１０は、
　Ｌ１０＝Ｌ１＋２×Ｌ３＋Ｌ８
である。
　実施例１では、単位ＦＥＴ３５ａのソース電極１２を流れる電流Ｉｓａは単位ＦＥＴ３５ｂのソース電極１２を流れる電流Ｉｓｂより大きい。一方、単位ＦＥＴ３５ｂのドレイン電極１６を流れる電流Ｉｄｂは単位ＦＥＴ３５ａのドレイン電極１６を流れる電流Ｉｄａより大きい。ソース電極１２の長さＬ１は、単位ＦＥＴ３５ａのソース電極１２を流れる電流Ｉｓａがソース電極１２の最大電流密度を越えないように定められる。ドレイン電極１６の長さＬ８は、単位ＦＥＴ３５ｂのドレイン電極１６を流れる電流Ｉｄｂがドレイン電極１６の最大電流密度を越えないように定められる。最大電流密度は、ソース電極１２およびドレイン電極１６に流すことが設計上許容される最大の電流密度である。
　実施例１では、ソースパッド３２ｂは単位ＦＥＴ３５ａのソース電極１２に電気的に接続され、単位ＦＥＴ３５ｂのソース電極１２には、単位ＦＥＴ３５ａのソース電極１２を介し電流が供給される。ドレインパッド３６は単位ＦＥＴ３５ｂのドレイン電極１６に電気的に接続され、単位ＦＥＴ３５ａのドレイン電極１６には、単位ＦＥＴ３５ｂのドレイン電極１６を介し電流が供給される。このため、単位ＦＥＴ３５ｂのソース電極１２を流れる電流Ｉｓｂは最大電流密度より小さく、単位ＦＥＴ３５ａのドレイン電極１６を流れる電流Ｉｄａは最大電流密度より小さい。例えば、単位ＦＥＴ３５ａと３５ｂとのＹ方向のゲート幅をほぼ同じと仮定すると、電流Ｉｓｂは、電流Ｉｓａの約１／２であり、電流Ｉｄａは、電流Ｉｄｂａの約１／２である。
　実施例５によれば、Ｘ方向におけるソース電極１２ａ（第１ソース電極）の長さＬ１ａは、Ｘ方向におけるソース電極１２ｂ（第２ソース電極）の長さより大きい。Ｘ方向におけるドレイン電極１６ａ（第１ドレイン電極）の長さＬ８ａは、Ｘ方向におけるドレイン電極１６ｂ（第２ドレイン電極）の長さＬ８ｂより小さい。例えば、ソース電極１２ａの長さＬ１ａとソース電極１２ｂの長さＬ１ｂとの差を２×Ｌ９とし、ドレイン電極１６ａの長さＬ８ａとドレイン電極１６ｂの長さＬ８ｂとの差を２×Ｌ９とする。このとき、単位ＦＥＴ３５ａ（および単位ＦＥＴ３５ｂ）が２個分のＸ方向における長さＬ１０は、
　Ｌ１０＝Ｌ１ａ＋２×Ｌ３ａ＋Ｌ８ａ＝Ｌ１ｂ＋２×Ｌ３ｂ＋Ｌ８ｂ
であり、
　Ｌ１０＝Ｌ１ａ＋２×Ｌ３ａ＋Ｌ８ｂ－２×Ｌ９
である。
　Ｘ方向におけるソース電極１２ａの長さＬ１ａとＸ方向におけるドレイン電極１６ｂの長さＬ８ｂは、最大電流密度により決まるため、実施例１における長さＬ１およびＬ８とそれぞれ同じである。よって、実施例５では、実施例１に比べ、長さＬ１０を２×Ｌ９短くできる。これにより、半導体装置のチップサイズを小さくし、半導体装置の小型化が可能となる。
　Ｌ９の好ましい範囲を考察する。単位ＦＥＴ３５ａと３５ｂとのＹ方向のゲート幅をほぼ同じと仮定すると、電流Ｉｓｂは電流Ｉｓａの約１／２であるため、長さＬ１ｂを長さＬ１ａの１／２とすると、電流Ｉｓｂはほぼ最大電流密度となる。同様に、電流Ｉｄａは電流Ｉｄｂの約１／２であるため、長さＬ８ａを長さＬ８ｂの１／２とすると、電流Ｉｄａはほぼ最大電流密度となる。電流ＩｓｂおよびＩｄａが最大電流密度を越えない観点から
　Ｌｓｂ≧１／２×Ｌｓａ
　すなわちＬ９≦１／４×Ｌｓａ
であり、
　Ｌｄａ≧１／２×Ｌｄｂ
　すなわちＬ９≦１／４×Ｌｄｂ
である。
　このように、長さＬｓｂは、長さＬｓａの０．５倍以上が好ましく、０．６倍以上がより好ましい。長さＬｄａは、長さＬｄｂの０．５倍以上が好ましく、０．６倍以上がより好ましい。
　半導体装置を小型化する観点から、長さＬｓｂは、長さＬｓａの０．９倍以下が好ましく、０．８倍以下がより好ましく、０．７倍以下がさらに好ましい。長さＬｄａは、長さＬｄｂの０．９倍以下が好ましく、０．８倍以下がより好ましく、０．７倍以下がさらに好ましい。
［実施例５の変形例１］
　図２４は、実施例５の変形例１に係る半導体装置の平面図である。図２５は、図２４におけるゲート電極１４ａと１４ｃとの間付近の拡大平面図である。図２６は、図２４におけるゲート電極１４ｃと１４ｂとの間付近の拡大平面図である。
　図２４から図２６に示すように、ソース電極１２は、ソース電極１２ａ、１２ｂおよび１２ｃを含み、ドレイン電極１６は、ドレイン電極１６ａ、１６ｂおよび１６ｃを含む。ソース電極１２ａとドレイン電極１６ａはゲート電極１４ａを挟み単位ＦＥＴ３５ａを形成する。ソース電極１２ｂとドレイン電極１６ｂとはゲート電極１４ｂを挟み単位ＦＥＴ３５ｂを形成する。ソース電極１２ｃとドレイン電極１６ｃとはゲート電極１４ｃを挟み単位ＦＥＴ３５ｃを形成する。
　Ｘ方向におけるソース電極１２ａ、１２ｂおよび１２ｃの長さは、それぞれＬ１ａ、Ｌ１ｂおよびＬ１ｃである。Ｘ方向におけるドレイン電極１６ａ、１６ｂおよび１６ｃの長さは、それぞれＬ８ａ、Ｌ８ｂおよびＬ８ｃである。Ｘ方向におけるソース電極１２ａとドレイン電極１６ａとの距離はＬ３ａであり、Ｘ方向におけるソース電極１２ｂとドレイン電極１６ｂとの距離はＬ３ｂであり、Ｘ方向におけるソース電極１２ｃとドレイン電極１６ｃとの距離はＬ３ｃである。距離Ｌ３ａ、Ｌ３ｂおよびＬ３ｃはほぼ等しい。
　ゲート配線１８は、Ｙ方向に延伸するゲート配線１８ａおよび１８ｂを含む。ゲート配線１８ａは、ソース電極１２ａの上方に設けられ、ゲートパッド３４ｂとゲート電極１４ｃとを電気的に接続する。ゲート配線１８ｂは、ソース電極１２ｃの上方に設けられゲートパッド３４ｂとゲート電極１４ｃとを電気的に接続する。その他の構成は実施例３と同じであり説明を省略する。
　実施例５の変形例１によれば、Ｘ方向におけるソース電極１２ｃ（第３ソース電極）の長さＬ１ｃは、Ｘ方向におけるソース電極１２ａ（第１ソース電極）の長さＬ１ａより小さく、Ｘ方向におけるソース電極１２ｂ（第２ソース電極）の長さＬ１ｂより大きい。Ｘ方向におけるドレイン電極１６ｃ（第３ドレイン電極）の長さＬ８ｃは、Ｘ方向におけるドレイン電極１６ａ（第１ドレイン電極）の長さＬ８ａより大きく、Ｘ方向におけるドレイン電極１６ｂ（第２ドレイン電極）の長さＬ８ｂ幅より小さい。ソース電極１２ａの長さＬ１ａとソース電極１２ｃの長さＬ１ｃとの差を２×Ｌ９ａとし、ドレイン電極１６ａの長さＬ８ａとドレイン電極１６ｃの長さＬ８ｃとの差を２×Ｌ９ａとする。ソース電極１２ｃの長さＬ１ｃとソース電極１２ｂの長さＬ１ｂとの差を２×Ｌ９ｂとし、ドレイン電極１６ｃの長さＬ８ｃとドレイン電極１６ｂの長さＬ８ｂとの差を２×Ｌ９ｂとする。
　単位ＦＥＴ３５ａ（および単位ＦＥＴ３５ｂ）が２個分のＸ方向における長さＬ１０は、
　Ｌ１０＝Ｌ１ａ＋２×Ｌ３ａ＋Ｌ８ａ＝Ｌ１ｂ＋２×Ｌ３ｂ＋Ｌ８ｂ
であり、
　Ｌ１０＝Ｌ１ａ＋２ａ×Ｌ３ａ＋Ｌ８ｂ－２×（Ｌ９ａ＋Ｌ９ｂ）
である。
　このように、実施例５の変形例１においても、半導体装置のチップサイズを小さくし、半導体装置の小型化が可能となる。
　単位ＦＥＴ３５ａ、３５ｂおよび３５ｃのＹ方向のゲート幅をほぼ同じと仮定すると、電流Ｉｓｂは電流Ｉｓａの約１／３であり、電流Ｉｓｃは電流Ｉｓａの約２／３である。このため、長さＬ１ｂを長さＬ１ａの１／３とし、長さＬ１ｃを長さＬ１ａの２／３とすると、電流ＩｓｂおよびＩｓｃはほぼ最大電流密度となる。同様に、電流Ｉｄａは電流Ｉｄｂの約１／３であり、電流Ｉｄｃは電流Ｉｄｂの約２／３である。このため、長さＬ８ａを長さＬ８ｂの１／３とし、長さＬ８ｃを長さＬ８ｂの２／３とすると、電流ＩｄａおよびＩｄｃはほぼ最大電流密度となる。
　電流Ｉｓｂ、Ｉｓｃ、ＩｄａおよびＩｄｃが最大電流密度を越えない観点から
　Ｌｓｂ≧１／３×Ｌｓａ≧１／２Ｌｓｃ
　Ｌｓｃ≧２／３×Ｌｓａ
　すなわち
　Ｌ９ａ＋Ｌ９ｂ≦１／３×Ｌｓａ
　Ｌ９ａ≦１／６×Ｌｓａ
であり、
　Ｌｄａ≧１／３×Ｌｄｂ≧１／２Ｌｄｃ
　Ｌｄｃ≧２／３×Ｌｄｂ
　すなわち
　Ｌ９ａ＋Ｌ９ｂ≦１／３×Ｌｄｂ
　Ｌ９ｂ≦１／６×Ｌｄｂ
である。
　このように、長さＬｓｂは、長さＬｓｃの０．５倍以上が好ましく、０．６倍以上がより好ましい。長さＬｓｃは、長さＬｓａの０．６７倍以上が好ましく、０．８倍以上がより好ましい。長さＬｄａは、長さＬｄｃの０．５倍以上が好ましく、０．６倍以上がより好ましい。長さＬｄｃは、長さＬｄｂの０．６７倍以上が好ましく、０．８倍以上がより好ましい。
　半導体装置を小型化する観点から、長さＬｓｂは、長さＬｓｃの０．９倍以下が好ましく、０．８倍以下がより好ましく、０．７倍以下がさらに好ましい。長さＬｓｃは、長さＬｓａの０．９５倍以下が好ましく、０．９倍以下がより好ましく、０．８倍以下がさらに好ましい。長さＬｄａは、長さＬｄｃの０．９倍以下が好ましく、０．８倍以下がより好ましく、０．７倍以下がさらに好ましい。長さＬｄａは、長さＬｄｃの０．９５倍以下が好ましく、０．９倍以下がより好ましく、０．８倍以下がさらに好ましい。
　ゲート配線１８ａは、ゲート電極１４ｂおよび１４ｃに電流を供給するのに対し、ゲート配線１８ｂは、ゲート電極１４ｃに電流を供給するがゲート電極１４ｂに電流を供給しない。よって、ゲート配線１８ｂを流れる電流Ｉｇｂはゲート配線１８ａを流れる電流Ｉｇａより小さい。そこで、Ｘ方向におけるゲート配線１８ｂ（第２ゲート配線）の長さＬ２ｂを、Ｘ方向におけるゲート配線１８ａ（第１ゲート配線）の長さＬ２ａより小さくする。これにより、半導体装置を小型化できる。
　単位ＦＥＴ３５ｂおよび３５ｃのＹ方向のゲート幅をほぼ同じと仮定すると、ゲート配線１８ｂを流れる電流Ｉｇｂはゲート配線１８ａを流れる電流Ｉｇａの約１／２である。このため、長さＬ２ｂを長さＬ２ａの１／２とすると、ゲート配線１８ａと１８ｂを流れる電流の電流密度はほぼ同じとなる。電流Ｉｇｂが最大電流密度を越えない観点から、長さＬｇｂは、長さＬｇａの０．５倍以上が好ましく、０．６倍以上がより好ましい。半導体装置を小型化する観点から、長さＬｇｂは、長さＬｇａの０．９倍以下が好ましく、０．８倍以下がより好ましく、０．７倍以下がさらに好ましい。
　以上のように、ソース電極１２ｃの長さＬ１ｃをソース電極１２ａの長さＬ１ａより小さくしても、ゲート配線１８ｂの長さＬ２ｂをゲート配線１８ａの長さＬ２ａより小さくできる。このため、Ｘ方向におけるガード金属層２０ａおよび２０ｂの長さＬ５をほぼ同じにできる。
　実施例５およびその変形例１では、ソース電極１２ａに接続されるソースパッド３２を例に説明したが、実施例３のように、ソース電極１２ａはビア２８を介し金属層２９に電気的に接続されていてもよい。
　実施例１から４およびその変形例において、実施例５およびその変形例１のように、ソース電極１２のＸ方向における長さが異なり、ドレイン電極１６のＸ方向における長さが異なってもよい。
　実施例１から５およびこれらの変形例では、Ｘ方向に単位ＦＥＴ３５ａ～３５ｃが６個配列された例を説明したが、単位ＦＥＴ３５ａ～３５ｃのＸ方向における個数は任意に設計できる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０、１０ａ　基板
　１０ｂ　半導体層
　１１ａ～１１ｃ　活性領域
　１２　ソース電極
　１２ａ　ソース電極（第１ソース電極）
　１２ｂ　ソース電極（第２ソース電極）
　１２ｃ　ソース電極（第３ソース電極）
　１３　不活性領域
　１４ａ　ゲート電極（第１ゲート電極）
　１４ｂ　ゲート電極（第２ゲート電極）
　１４ｃ　ゲート電極（第３ゲート電極）
　１５　ゲート接続配線
　１５ａ　パッド
　１６　ドレイン電極
　１６ａ　ドレイン電極（第１ドレイン電極）
　１６ｂ　ドレイン電極（第２ドレイン電極）
　１６ｃ　ドレイン電極（第３ドレイン電極）
　１７　ソースウォール
　１８、１９ａ、１９ｃ　ゲート配線
　１８ａ　ゲート配線（第１ゲート配線）
　１８ｂ　ゲート配線（第２ゲート配線）
　１９ｂ　ゲート配線（ゲート接続配線）
　２０ａ、２０ｂ　ガード金属層
　２２ａ、２２ｂ、２３ａ～２３ｄ　ビア配線
　２４、２４ａ、２４ｂ　絶縁膜
　２６　開口
　２８　ビア
　３２ａ　ソースバスバー
　３２ｂ　ソースパッド
　３４ａ　ゲート配線
　３４ｂ　ゲートパッド
　３５ａ～３５ｃ　単位ＦＥＴ
　３６　ドレインパッド
　３８　電気力線
　４０、４２　接続配線
　５２　入力整合回路
　５４　出力整合回路
　５５　増幅器
　

Claims (14)

  1. 　基板と、
    　第１の方向に延伸し、前記基板上に設けられたソース電極と、
    　前記第１の方向に延伸し、前記基板上に設けられたドレイン電極と、
    　前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第１ゲート電極と、
    　前記第１の方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第１ゲート電極の前記第１の方向の前記基板上に設けられた第２ゲート電極と、
    　前記第２ゲート電極とで前記第１ゲート電極を挟むように設けられ、前記第１ゲート電極と電気的に接続されるゲートパッドと、
    　前記ソース電極の前記基板とは反対側の上方に設けられ、前記第１の方向に延伸し、前記ゲートパッドと前記第２ゲート電極とを電気的に接続するゲート配線と、
    　前記ゲート配線と前記ドレイン電極との間に設けられ、前記第１の方向に延伸し、少なくとも一部は前記ソース電極の上方に設けられ、前記ソース電極と電気的に接続されたガード金属層と、
    を備える半導体装置。
  2. 　前記ガード金属層の前記第１の方向に直交する第２の方向における前記ドレイン電極側の端は、前記第１ゲート電極の前記第２の方向における前記ソース電極側の端より前記ゲート配線側に位置する請求項１に記載の半導体装置。
  3. 　前記基板の上面の法線方向において前記ソース電極と前記ゲート配線および前記ガード金属層との間に設けられた絶縁膜を備える請求項１または請求項２に記載の半導体装置。
  4. 　前記ソース電極の前記基板とは反対側の上方に設けられ、前記第１の方向に直交する第２の方向に延伸し、第１端が前記ゲート配線と接続され、前記第１端とは反対側の第２端が前記ソース電極の外側において前記第２ゲート電極の前記第１ゲート電極側の端とを電気的に接続されるゲート接続配線を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　前記基板上に設けられ、前記第１の方向に直交する第２の方向に延伸し、前記ゲート配線と前記第２ゲート電極とを電気的に接続するゲート接続配線を備え、
    　前記ゲート接続配線は、前記基板と前記ソース電極との間を前記ソース電極と非接触に交差し、
    　前記ソース電極は、前記基板の上面の法線方向から見て、前記ゲート接続配線と交差する領域に開口を有し、
    　前記ゲート接続配線は、前記ソース電極下を前記ソース電極と非接触に交差し、前記開口を介し前記ゲート配線と電気的に接続された請求項１から請求項３のいずれか一項に記載の半導体装置。
  6. 　前記基板上に設けられ、前記第１の方向に直交する第２の方向に延伸し、前記ゲート配線と前記第２ゲート電極とを電気的に接続するゲート接続配線を備え、
    　前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、に前記基板上において分離され、
    　前記ガード金属層は、前記第１ソース電極と前記第２ソース電極とを電気的に接続し、
    　前記ゲート接続配線は、前記ガード金属層下を前記ガード金属層と非接触に交差する請求項１から請求項３のいずれか一項に記載の半導体装置。
  7. 　前記ガード金属層の前記ゲートパッドと反対側の端は、前記ゲート配線の前記ゲートパッドと反対側の端と一致または前記ゲート配線の前記ゲートパッドと反対側の端から前記ゲートパッドの反対側に向けてより離れて位置する請求項５または請求項６に記載の半導体装置。
  8. 　前記第１ゲート電極と前記第２ゲート電極とは前記基板の上面において前記第１の方向に離れている請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 　前記基板の上面の法線方向において、前記ソース電極および前記ドレイン電極の膜厚は前記第１ゲート電極および前記第２ゲート電極の膜厚より膜厚が厚い請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 　前記ソース電極と前記ドレイン電極との間において、前記第１の方向に延伸し、前記第１ゲート電極と前記第２ゲート電極との間の前記基板上に設けられた第３ゲート電極を備え、
    　前記ゲート配線は、前記ゲートパッドと前記第３ゲート電極とを電気的に接続する請求項１から請求項９のいずれか一項に記載の半導体装置。
  11. 　前記ソース電極、前記ドレイン電極、前記第１ゲート電極、前記第２ゲート電極、前記ゲート配線および前記ガード金属層は、前記ソース電極と前記ドレイン電極の配列する方向に各々複数設けられ、
    　前記ドレイン電極を挟み設けられた隣接する前記ガード金属層の間を電気的に接続し、前記ドレイン電極の上方を前記ドレイン電極と非接触に交差する接続配線を備える請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記基板上に設けられたドレインパッドを備え、
    　前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、を含み、
    　前記ドレイン電極は、前記第１ソース電極とで前記第１ゲート電極を挟む第１ドレイン電極と、前記第２ソース電極とで前記第２ゲート電極を挟む第２ドレイン電極と、を含み、
    　前記ドレインパッドは、前記第１ドレイン電極とで前記第２ドレイン電極を挟むように設けられ、前記第２ドレイン電極と電気的に接続され、
    　前記第１の方向に直交する第２の方向における前記第１ソース電極の長さは、前記第２の方向における前記第２ソース電極の長さより大きく、
    　前記第２の方向における前記第１ドレイン電極の長さは、前記第２の方向における前記第２ドレイン電極の長さより小さい請求項１から請求項１１のいずれか一項に記載の半導体装置。
  13. 　前記ソース電極と前記ドレイン電極との間において、前記第１の方向に延伸し、前記第１ゲート電極と前記第２ゲート電極との間の前記基板上に設けられた第３ゲート電極と、
    　前記基板上に設けられたドレインパッドと、
    を備え、
    　前記ゲート配線は、前記ゲートパッドと前記第３ゲート電極とを電気的に接続し、
    　前記ソース電極は、前記ドレイン電極とで前記第１ゲート電極を挟む第１ソース電極と、前記ドレイン電極とで前記第２ゲート電極を挟む第２ソース電極と、前記ドレイン電極とで前記第３ゲート電極を挟む第３ソース電極と、を含み、
    　前記ドレイン電極は、前記第１ソース電極とで前記第１ゲート電極を挟む第１ドレイン電極と、前記第２ソース電極とで前記第２ゲート電極を挟む第２ドレイン電極と、前記第３ソース電極とで前記第３ゲート電極を挟む第３ドレイン電極と、を含み、
    　前記ドレインパッドは、前記第３ドレイン電極とで前記第２ドレイン電極を挟むように設けられ、前記第２ドレイン電極と電気的に接続され、
    　前記第１の方向に直交する第２の方向における前記第３ソース電極の長さは、前記第２の方向における前記第１ソース電極の長さより小さく、前記第２の方向における前記第２ソース電極の長さより大きく、
    　前記第２の方向における前記第３ドレイン電極の長さは、前記第２の方向における前記第１ドレイン電極の長さより大きく、前記第２の方向における前記第２ドレイン電極の長さより小さい請求項１から請求項１１のいずれか一項に記載の半導体装置。
  14. 　前記ゲート配線は、前記第１ソース電極の上方に設けられ前記ゲートパッドと前記第３ゲート電極とを電気的に接続する第１ゲート配線と、前記第３ソース電極上に設けられ前記ゲートパッドと前記第２ゲート電極とを電気的に接続する第２ゲート配線と、を含み、
    　前記第２の方向における前記第１ゲート配線の長さは、前記第２の方向における前記第２ゲート配線の長さより大きい請求項１３に記載の半導体装置。
    　
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