TW202249209A - 半導體裝置 - Google Patents

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日商住友電工器件創新股份有限公司
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Abstract

本發明提供一種可小型化之半導體裝置。 半導體裝置具備：基板；第1源極指，其設置於基板上；第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上；第1汲極指，其設置於上述基板上，與上述第1源極指夾著上述第1閘極指；第2源極指，其相對於上述第1源極指而設置於上述第1源極指延伸之延伸方向上之上述基板上，且於上述延伸方向延伸；第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向之上述基板之區域上；第2汲極指，其設置於基板上，與第2源極指夾著第2閘極指；及第1閘極配線，其設置於基板上，與第1閘極指之第1端連接，不與第2閘極指連接，且於寬度方向延伸；且第1閘極指與第1閘極配線連接之第1部位處的延伸方向之第1閘極配線之寬度，小於位於第1源極指與第2源極指之間之第2部位處的延伸方向之第1閘極配線之寬度；延伸方向上之第1部位之第2閘極指側端，位於較延伸方向上之第2部位之上述第2閘極指側端更靠第1閘極指側。

Description

半導體裝置
本發明係關於一種半導體裝置，例如係關於一種具有場效電晶體之半導體裝置。
眾所周知的是，於具有源極、閘極及汲極之場效電晶體(FET：Field Effect Transistor)中，將複數個具有源極指、閘極指及汲極指之單元FET配置於指之延伸方向(例如專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2002-299351號公報
[發明所欲解決之課題]
專利文獻1中，藉由將複數個單元FET配置於指之延伸方向而可使單元FET之閘極指變短。然而，若將於延伸方向鄰接之單元FET之閘極指連接於相同之閘極配線，則高頻特性有時會劣化。於將鄰接之單元FET之一閘極指連接於閘極配線，而不將另一閘極指連接於閘極配線之情形時，無法縮小鄰接之單元FET之間隔。因此，半導體裝置大型化。
本發明係鑒於上述問題而完成者，目的在於提供一種可小型化之半導體裝置。 [解決課題之技術手段]
本發明之一實施方式係一種半導體裝置，其具備：基板；第1源極指，其設置於上述基板上；第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上；第1汲極指，其設置於上述基板上，與上述第1源極指夾著上述第1閘極指；第2源極指，其設置在位於自上述第1源極指朝上述第1源極指延伸之延伸方向之上述基板之區域上，且於上述延伸方向延伸；第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向的上述基板之區域上；第2汲極指，其設置於上述基板上，與上述第2源極指夾著上述第2閘極指；及第1閘極配線，其設置於上述基板上，與上述第1閘極指之第1端連接而不與上述第2閘極指連接，且於上述寬度方向延伸；上述第1閘極指與上述第1閘極配線連接之第1部位處的上述延伸方向之上述第1閘極配線之寬度，小於位於上述第1源極指與上述第2源極指之間之第2部位處的上述延伸方向之上述第1閘極配線之寬度；上述延伸方向上之上述第1部位之上述第2閘極指側端，位於較上述延伸方向上之上述第2部位之上述第2閘極指側端更靠上述第1閘極指側。 [發明之效果]
根據本發明，可提供一種能夠小型化之半導體裝置。
[本發明之實施方式之說明] 首先，列出本發明之實施方式之內容來進行說明。
[本發明之實施方式之詳情] 首先，列出本發明之實施方式之內容來進行說明。 (1)本發明之一實施方式係一種半導體裝置，其具備：基板；第1源極指，其設置於上述基板上；第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上；第1汲極指，其設置於上述基板上，與上述第1源極指夾著上述第1閘極指；第2源極指，其設置在位於自上述第1源極指朝上述第1源極指延伸之延伸方向之上述基板之區域上，且於上述延伸方向延伸；第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向的上述基板之區域上；第2汲極指，其設置於上述基板上，與上述第2源極指夾著上述第2閘極指；及第1閘極配線，其設置於上述基板上，與上述第1閘極指之第1端連接，不與上述第2閘極指連接，且於上述寬度方向延伸；上述第1閘極指與上述第1閘極配線連接之第1部位處的上述延伸方向之上述第1閘極配線之寬度，小於位於上述第1源極指與上述第2源極指之間之第2部位處的上述延伸方向之上述第1閘極配線之寬度，上述延伸方向上之上述第1部位之上述第2閘極指側端，位於較上述延伸方向上之上述第2部位之上述第2閘極指側端更靠上述第1閘極指側。藉此，可提供能夠小型化之半導體裝置。 (2)本發明之半導體裝置較佳為，自上述寬度方向觀察，上述第2閘極指之一部分與上述第1閘極配線之一部分重疊。 (3)本發明之半導體裝置較佳為，上述第1閘極配線之上述延伸方向之寬度隨著自上述第1部位朝向上述第2部位而逐漸變大。 (4)本發明之半導體裝置較佳為具備：閘極匯流排，其設置於上述基板上，且連接上述第2閘極指；及第2閘極配線，其連接上述第1閘極配線與上述閘極匯流排，且於上述延伸方向延伸。 (5)本發明之半導體裝置較佳為，上述第2閘極配線與上述第2閘極指夾著上述第2源極指。 (6)本發明之半導體裝置較佳為，上述第2源極指之寬度小於上述第1源極指之寬度，上述第2閘極配線之上述寬度方向之寬度落在上述第1源極指之寬度內。 (7)本發明之半導體裝置較佳為具備通孔，該通孔貫通上述基板，且將上述第1源極指與設置於上述基板下之金屬層連接。 (8)本發明之半導體裝置較佳為具備源極配線，該源極配線連接上述第1源極指與上述第2源極指，且與上述第1閘極配線非接觸地交叉。 (9)本發明之半導體裝置較佳為，上述基板具備：第1活性區域及第2活性區域，其等之上述基板內之半導體層經活化且相互分離；及鈍性區域，其設置於上述第1活性區域與上述第2活性區域之間，且上述半導體層經鈍化；上述第1源極指、上述第1閘極指及上述第1汲極指設置於上述第1活性區域上，上述第2源極指、上述第2閘極指及第2汲極指設置於上述第2活性區域上，上述第1閘極配線設置於上述鈍性區域上。 (10)本發明之半導體裝置較佳為具備：第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指；第3汲極指，其設置於上述基板上，與上述第1源極指夾著上述第3閘極指；第3源極指，其設置於上述基板上，具有較上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，相對於上述第1源極指而設置於與上述第2源極指相同之側，且於上述延伸方向延伸；第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述源極指設置在位於自上述第3閘極指朝上述延伸方向之上述基板之區域上；第4汲極指，其設置於上述基板上，與上述第3源極指夾著上述第4閘極指；及第3閘極配線，其設置於上述基板上，與上述第3閘極指之第1端連接，不與上述第4閘極指連接，且於上述寬度方向延伸；且上述第3閘極指與上述第3閘極配線連接之第3部位處的上述延伸方向之上述第3閘極配線之寬度，小於位於上述第1源極指與上述第3源極指之間之第4部位處的上述延伸方向之上述第3閘極配線之寬度；上述延伸方向上之上述第3部位之上述第4閘極指側端，位於較上述延伸方向上之上述第4部位之上述第4閘極指側端更靠上述第3閘極指側。
以下，參照圖式對本發明之實施方式之半導體裝置之具體例進行說明。再者，本發明並不限定於該些例示，而由申請專利範圍表示，且意圖包含與申請專利範圍相同之意思及範圍內之所有變更。
[實施例1] 圖1係實施例1之半導體裝置之俯視圖。圖2至圖5分別係圖1之A-A剖視圖～D-D剖視圖。將基板10之上表面之法線方向設為Z方向，將各指之延伸方向設為Y方向，將各指之寬度方向設為X方向。
如圖1～圖5所示，基板10具備基板10a與設置於基板10a上之半導體層10b。半導體層10b藉由離子注入等而鈍化之區域係鈍性區域11a，未鈍化之區域係活性區域11。於基板10上設置有源極指12a～12c、閘極指14a～14d、汲極指16a、16b、閘極配線18a、18b1及18b2、閘極匯流排22及汲極匯流排24。
源極指12a～12c、汲極指16a及16b具有：歐姆金屬層40，其設置於活性區域11上；及低電阻層50，其設置於歐姆金屬層40。歐姆金屬層40與半導體層10b歐姆接觸。低電阻層50之電阻率比歐姆金屬層40低且厚度較厚。於源極指12a～12c、汲極指16a及16b中，歐姆金屬層40之X方向及Y方向上之寬度可大於低電阻層50之X方向及Y方向上之寬度，亦可相同。源極配線19b連接源極指12a與12b，源極配線19c連接源極指12a與12c。源極配線19b及19c設置於鈍性區域11a上，具有低電阻層50而不具有歐姆金屬層40。汲極指16a及16b中之鈍性區域11a上之部分具有低電阻層50，而不具有歐姆金屬層40。
閘極指14a～14d具有設置於活性區域11上之閘極金屬層45，而不具有低電阻層50。閘極配線18b1具有設置於鈍性區域11a上之閘極金屬層45，而不具有低電阻層50。閘極配線18a具有設置於半導體層10b上之閘極金屬層45與低電阻層50。低電阻層50之電阻率比閘極金屬層45低且厚度較厚。
源極指12a於Y方向延伸，具有X方向上之寬度W2a與Y方向上之長度L2a。源極指12b及12c自源極指12a之X方向上之兩端向Y方向延伸。源極指12b及12c分別具有X方向上之寬度W2b與Y方向上之長度L2b。於源極指12a及源極指12b之+X方向設置有向Y方向延伸之汲極指16a。於源極指12a及源極指12c之-X方向設置有向Y方向延伸之汲極指16b。汲極指16a及汲極指16b分別具有X方向之寬度W6。閘極指14a及閘極指14b設置於源極指12a及源極指12b與汲極指16a之間，閘極指14c及閘極指14d設置於源極指12a及源極指12c與汲極指16b之間。閘極指14a～閘極指14d於Y方向延伸，X方向上之寬度相當於閘極長Lg。
於源極指12b與源極指12c之間，設置有向Y方向延伸且具有X方向之寬度W8a之閘極配線18a。於閘極指14a及閘極指14c與閘極指14b及閘極指14d之間設置有閘極配線18b1及閘極配線18b2。閘極配線18b1及閘極配線18b2具有Y方向之寬度W8b且向X方向延伸，且分別連接閘極指14a及閘極指14c之-Y方向之端部與閘極配線18a之+Y方向之端部。閘極配線18b1及閘極配線18b2與源極配線19b及源極配線19c隔著絕緣膜26交叉，而不相互電性連接。閘極指14b、閘極指14d及閘極配線18a之-Y方向之端部連接於閘極匯流排22。汲極指16a及16b之+Y方向之端部連接於汲極匯流排24。源極指12a經由貫通基板10之通孔20而與設置在基板10下之金屬層28連接。以覆蓋源極指12a～12c、閘極指14a～14d、汲極指16a、16b、閘極配線18a、18b1及18b2之方式設置有絕緣膜26。
FET區域30a與30b配置於Y方向。FET區域30a中，包含源極指12a之活性區域11於X方向延伸。源極指12a、閘極指14a及汲極指16a形成單元FET32a，源極指12a、閘極指14c及汲極指16b形成單元FET32c。單元FET32a及32c之閘極寬度Wga相當於包含源極指12a之活性區域11之Y方向之長度。單元FET32a及32c之源極電位自金屬層28經由通孔20而被供給至源極指12a。閘極電位(及閘極信號)自閘極匯流排22經由閘極配線18a、18b1及18b2而被供給至閘極指14a及14c。汲極電位自汲極匯流排24被供給至汲極指16a及16b。單元FET32a及32c於X方向交替排列。
FET區域30b中，除閘極配線18a以外，還設置有活性區域11。源極指12b、閘極指14b及汲極指16a形成單元FET32b，源極指12c、閘極指14d及汲極指16b形成單元FET32d。單元FET32b及單元FET32d之閘極寬度Wgb相當於包含源極指12b及12c之活性區域11內之Y方向之長度。單元FET32b及32d之源極電位自金屬層28經由通孔20及源極指12a而被供給至源極指12b及12c。閘極電位(及閘極信號)自閘極匯流排22供給至閘極指14b及閘極指14d。汲極電位自汲極匯流排24供給至汲極指16a及汲極指16b。單元FET32b及單元FET32d於X方向交替排列。於使半導體裝置整體之閘極寬度變大之情形時，單元FET32a～單元FET32d於X方向配置有複數個。
圖6係表示實施例1之半導體裝置之活性區域11b、活性區域11c1、活性區域11c2、歐姆金屬層40及閘極金屬層45之俯視圖。如圖6所示，於基板10之FET區域30a設置有活性區域11b，於FET區域30b設置有活性區域11c1及活性區域11c2。於活性區域11b上，藉由歐姆金屬層40而設置有源極指12a、汲極指16a1及汲極指16b1，藉由閘極金屬層45而設置有閘極指14a及閘極指14c。於活性區域11c1上，藉由歐姆金屬層40而形成源極指12b及汲極指16a2，藉由閘極金屬層45而形成閘極指14b。於活性區域11c2上，藉由歐姆金屬層40而形成源極指12c及汲極指16b2，藉由閘極金屬層45而形成閘極指14d。汲極指16a1與汲極指16a2藉由低電阻層50而連接，形成圖1之汲極指16a。汲極指16b1與汲極指16b2藉由低電阻層50而連接，形成圖1之汲極指16b。
單元FET32a中，閘極指14a(第1閘極指)係鄰接設置於源極指12a(第1源極指)之X方向(寬度方向)。汲極指16a1(第1汲極指)係與源極指12a夾著閘極指14a。單元FET32b中，源極指12b(第2源極指)設置於源極指12a之-Y方向。閘極指14b(第2閘極指)係鄰接於源極指12b之X方向而設置於閘極指14a之-Y方向。汲極指16a2(第2汲極指)係與源極指12b夾著閘極指14b。閘極配線18b1(第1閘極配線)係與閘極指14a之第1端(-Y側端)連接而不與閘極指14b連接，且於X方向延伸。
單元FET32c中，閘極指14c(第3閘極指)係與閘極指14a夾著源極指12a。汲極指16b1(第3汲極指)係與源極指12a夾著閘極指14c。單元FET32d中，源極指12c(第3源極指)相對於源極指12a而設置在與源極指12b相同之側。閘極指14d(第4閘極指)係鄰接於源極指12c之X方向而設置於閘極指14c之-Y方向。汲極指16b2(第4汲極指)係與源極指12c夾著閘極指14d。閘極配線18b2(第3閘極配線)係與閘極指14c之第1端(-Y側端)連接而不與閘極指14d連接，且於X方向延伸。
於活性區域11b與活性區域11c1之間之鈍性區域11a上設置有閘極配線18b1。於活性區域11b與11c2之間之鈍性區域11a上設置有閘極配線18b2。於活性區域11c1與活性區域11c2之間之鈍性區域11a上設置有閘極配線18a。閘極指14b、閘極指14c及閘極配線18a之第1端(-Y側端)連接於閘極匯流排22。閘極配線18b1連接閘極指14a與閘極配線18a。閘極配線18b2連接於閘極指14c與閘極配線18a。閘極指14b及閘極指14d之第2端(+Y側端)不連接於閘極配線18b1及閘極配線18b2。
於半導體裝置例如為氮化物半導體裝置之情形時，基板10a例如為SiC基板、矽基板、GaN基板或藍寶石基板。半導體層10b例如包含GaN層、AlGaN層及/或InGaN層等氮化物半導體層。於半導體裝置例如為GaAs系半導體裝置之情形時，基板10a例如為GaAs基板。半導體層10b例如包含GaAs層、AlGaAs層及/或InGaAs層等砷化物半導體層。歐姆金屬層40係金屬膜，例如自基板10側起為密接膜(例如鈦膜)及鋁膜。閘極金屬層45係金屬膜，例如自基板10側起為密接膜(例如鎳膜)及金膜。低電阻層50係金屬層，例如係障壁層(例如鈦鎢膜)及金膜。源極指12a～源極指12c、汲極指16a及汲極指16b亦可不具備低電阻層50。閘極配線18a亦可不具備閘極金屬層45。閘極匯流排22可具有閘極金屬層45與低電阻層50，亦可具有低電阻層50而不具有閘極金屬層45。汲極匯流排24可具有歐姆金屬層40與低電阻層50，亦可具有低電阻層50而不具有歐姆金屬層40。通孔20及金屬層28例如自基板10側起為密接層及金層。絕緣膜26例如為氮化矽膜。
源極指12a之X方向上之寬度W2a例如為50 μm～100 μm，Y方向上之長度L2a例如為100 μm～400 μm。源極指12b及源極指12c之X方向上之寬度W2b例如為5 μm～20 μm，Y方向上之長度L2b例如為110 μm～410 μm。閘極指14a～閘極指14d之X方向上之閘極長Lg例如為0.25 μm～2 μm。汲極指16a及汲極指16b之X方向上之寬度W6例如為5 μm～100 μm。閘極配線18a之寬度W8a例如為5 μm～20 μm。閘極配線18b1及閘極配線18b2之寬度W8b例如為5 μm～20 μm。單元FET32a及單元FET32c之閘極寬度Wga例如為100 μm～400 μm，單元FET32b及單元FET32d之閘極寬度Wgb例如為100 μm～400 μm。通孔20之寬度W20例如為10 μm～60 μm。
圖7係實施例1之半導體裝置之俯視放大圖。如圖7所示，閘極指14a與閘極配線18b1連接之第1部位上的閘極配線18b1之Y方向之寬度W8c，小於源極指12a與源極指12b之間之第2部位上的閘極配線18b1之Y方向之寬度W8d。閘極配線18b1之Y方向上之寬度隨著向-X方向去而直線性地變大。閘極指14b自活性區域11c1突出之距離為L4a，閘極指14b與閘極配線18b1之Y方向上之距離為L8a，閘極指14b與閘極配線18b1之最短距離為L8b。寬度W8c例如為1 μm～5 μm，寬度W8d例如為5 μm～20 μm。距離L4a例如為1 μm～10 μm，距離L8a及距離L8b例如為5 μm～20 μm。
圖8係比較例1之半導體裝置之俯視放大圖。如圖8所示，比較例1中，閘極配線18b1之平面形狀為矩形。閘極配線18b1之寬度為W8b，閘極指14b自活性區域11c1突出之距離為L4a，閘極指14b與閘極配線18b1之Y方向上之距離為L8c。
圖1及圖6中，當對閘極匯流排22輸入高頻信號時，高頻信號自閘極匯流排22供給至閘極指14b及閘極指14d。又，高頻信號自閘極匯流排22經由閘極配線18a、閘極配線18b1及閘極配線18b2而分別供給至閘極指14a及閘極指14c。於將閘極配線18b1及閘極配線18b2與閘極指14b及閘極指14d連接之情形時，自閘極配線18b1及閘極配線18b2分別對閘極指14b及閘極指14d供給高頻信號。藉此，自閘極匯流排22供給至閘極指14b及閘極指14d之高頻信號、與自閘極配線18b1及閘極配線18b2供給至閘極指14b及閘極指14d之高頻信號之相位不同。因此，產生損耗之增大等，高頻特性劣化。
實施例1中，不將閘極配線18b1及閘極配線18b2與閘極指14b及閘極指14d連接。藉此，不自閘極配線18b1及閘極配線18b2分別對閘極指14b及閘極指14d供給高頻信號。由此，可抑制高頻特性之劣化。又，閘極指14b及閘極指14d之第1端(-Y側端)連接於閘極匯流排22，第2端(+Y側端)與閘極配線18b1及閘極配線18b2隔開。藉此，自閘極匯流排22供給至閘極指14b及閘極指14d之閘極信號、與自閘極配線18a、閘極配線18b1及閘極配線18b2供給至閘極指14a及閘極指14c之閘極信號產生相位差。然而，對閘極指14a～閘極指14d自相同之-Y方向供給閘極信號，且自汲極指16a及汲極指16b向+Y方向輸出信號。藉此，可抑制由相位差所致之損耗。由此，可使高頻特性提高。
閘極指14b自活性區域11c1突出距離L4a。若閘極配線18b1與閘極指14b接近，則於閘極配線18b1傳輸之高頻信號向閘極指14b洩漏，因此高頻特性劣化。為了抑制此情況，閘極配線18b1與閘極指14b之間隔開距離L8c。閘極配線18b1與活性區域11c1隔開距離L4a+L8c。藉此，基板10大型化。
根據實施例1，如圖7，閘極指14a與閘極配線18b1連接之第1部位上的Y方向之閘極配線18b1之寬度W8c，小於位於源極指12a與源極指12b之間之第2部位上的Y方向之閘極配線18b1之寬度W8d。Y方向上之第1部位之閘極指14b側(-Y側)端Y1，位於較Y方向上之第2部位之閘極指14b側(-Y側)端Y2更靠閘極指14a側(+Y側)。藉此，即便確保閘極配線18b1與閘極指14b之距離L8a及距離L8b與比較例1之距離L8c為相同程度，亦可使活性區域11c1接近於閘極配線18b1。由此，可使基板10之面積較小，從而可使半導體裝置小型化。又，於在比較例1與實施例1中使基板10之面積相同之情形時，實施例1相比於比較例1，可使活性區域11c1之Y方向上之寬度Wgb變大。由此，可使輸出變大。自小型化之觀點而言，寬度W8c較佳為寬度W8d之2/3以下，更佳為1/2以下。自閘極配線18b1之低電阻化之觀點而言，寬度W8c較佳為寬度W8d之1/10以上。
比較例1中，亦考慮使寬度W8b變小。然而，若使寬度W8b變小，則閘極配線18b1之電阻升高，高頻特性劣化。實施例1中，可使閘極配線18b1之寬度W8d變大，因此，可降低閘極配線18b1之電阻，從而可抑制高頻特性之劣化。
又，自X方向觀察，閘極指14b之一部分與閘極配線18b1之一部分重疊。即，閘極指14b之+Y側之端位於Y1與Y2之間。藉此，可使活性區域11c1更接近於閘極配線18b1。由此，可使半導體裝置更小型化。
如圖1及圖6，於閘極匯流排22連接有閘極指14b及閘極指14d。閘極配線18a(第2閘極配線)連接閘極配線18b1及閘極配線18b2與閘極匯流排22。該情形時，若閘極指14b與閘極配線18b1連接，則高頻特性劣化。由此，若將閘極指14b與閘極配線18b1分離，則如比較例1，半導體裝置大型化。由此如圖7，較佳為使閘極配線18b1之寬度W8c小於寬度W8d。
如圖1及圖6，閘極配線18a與閘極指14b夾著源極指12b。藉此，俯視下，閘極配線18a與源極指12b不重疊。因此，可抑制閘極-源極電容，從而可提高高頻特性。
有時將源極指12a之X方向上之寬度W2a設計得較寬。例如，藉由通孔20對源極指12a供給源極電位，藉此可使源極電感變小。然而，源極指12a之寬度W2a變寬。另一方面，源極指12b及源極指12c用以向Y方向供給源極電位之寬度W2b亦可並沒寬度W2a那麼寬。由此，如圖1，源極指12b之寬度W2b小於源極指12a之寬度W2a，閘極配線18a之X方向之寬度W8a落在源極指12a之寬度W2a內。即，自Y方向觀察，閘極配線18a、源極指12b及源極指12c重疊於源極指12a，而不重疊於源極指12a以外之區域。藉此，即便設置閘極配線18a，亦可抑制半導體裝置之X方向之寬度。由此，可使半導體裝置小型化。
通孔20貫通基板10，將源極指12a與設置於基板10下之金屬層28連接。如此，若將通孔20直接連接於源極指12a，則源極指12a之寬度W2a變寬。因此，可將閘極配線18a設置於源極指12b與源極指12c之間。
源極配線19b連接源極指12a與源極指12b，且與閘極配線18b1以非接觸方式交叉。藉此，源極指12a與源極指12b電性連接，且可自閘極配線18b1對閘極指14a供給高頻信號。
設置有：活性區域11b(第1活性區域)及活性區域11c1(第2活性區域)，其等之基板10內之半導體層10b經活化且相互分離；及鈍性區域11a，其設置於活性區域11b與11c1之間，且半導體層10b經鈍化。源極指12a、閘極指14a及汲極指16a1設置於活性區域11b上。源極指12b、閘極指14b及汲極指16a2設置於活性區域11c1上。閘極配線18b1設置於鈍性區域11a上。藉此，可降低由閘極配線18b1所致之閘極-源極電容，從而可提高高頻特性。
如圖6，於FET32c及32d中亦為，閘極指14c連接於閘極配線18b2之第3部位處的Y方向之閘極配線18b2之寬度，小於位於源極指12a與源極指12c之間之第4部位處的Y方向之閘極配線18b2之寬度。Y方向上之第3部位之閘極指14d側(-Y側)端，位於較Y方向上之第4部位之閘極指14d側(-Y側)端更靠閘極指14c側(+Y側)。藉此，可將半導體裝置小型化。
[實施例1之變化例1] 圖9係實施例1之變化例1之半導體裝置之俯視放大圖。如圖9所示，閘極配線18b1中，+X側之部分之Y方向上之寬度W8c固定，-X側之部分之Y方向上之寬度W8c固定。閘極指14b與閘極配線18b1之X方向之距離為L8d。對於閘極配線18b2亦相同。其他構成與實施例1相同，省略說明。於實施例1之變化例1中亦為，藉由將距離L8d與距離L8a設為相同程度，而可抑制自閘極配線18b1向閘極指14b洩漏高頻信號。且，可將半導體裝置小型化。
[實施例1之變化例2] 圖10係實施例1之變化例2之半導體裝置之俯視放大圖。如圖10所示，隨著自閘極指14a與閘極配線18b1連接之第1部位向-X方向，閘極配線18b1之寬度曲線性地變大。閘極配線18b1之-Y側之邊係以閘極指14b之+Y側之端為中心的大致圓形之外周。藉此，閘極指14b與閘極配線18b1之最短距離L8b，和距離L8a與距離L8d大致相同。對於閘極配線18b2亦相同。其他構成與實施例1相同，省略說明。
如實施例1及其變化例1，閘極配線18b1之Y方向之寬度隨著自第1部位向第2部位而逐漸變大。藉此，可使閘極配線18b1之面積變大，可抑制閘極電阻。如實施例1之變化例2，將閘極配線18b1之-Y側之邊設為以閘極指14b之+Y側端為中心的大致圓形之外周。藉此，可使閘極配線18b1之面積更大，可進一步抑制閘極電阻。
[實施例2] 圖11係表示實施例2之半導體裝置之活性區域、歐姆金屬層及閘極金屬層之俯視圖。如圖11所示，實施例2中，活性區域11c1與活性區域11c2(參照圖6)成為一體而設置活性區域11c。源極指12b與源極指12c(參照圖6)成為一體而設置源極指12bc。源極指12bc之X方向上之寬度，與源極指12a之X方向上之寬度大致相同。活性區域11c於X方向上以帶狀延伸。閘極配線18a由低電阻層50形成，且隔著絕緣膜26而設置於源極指12bc之上方。其他構成與實施例1相同，省略說明。
如實施例2，俯視下閘極配線18a亦可與源極指12bc重疊。實施例2中，閘極-源極電容變大。由此，如實施例1，較佳為俯視下閘極配線18a不與源極指12b及源極指12c重疊。
實施例1、實施例2及其變化例中，說明了於X方向配置4個單元FET之例，但X方向上之單元FET之個數可為1個，亦可為2個、3個或5個以上。亦可將排列於X方向之4個單元FET設為1組而於X方向排列複數組。說明了於1個源極指12a設置有1個通孔20之例，但亦可於1個源極指12a設置有複數個通孔20。
應當認為此次揭示之實施方式於所有方面均為例示而非限制性者。本發明之範圍不為上述意思，而由申請專利範圍表示，且意圖包含與申請專利範圍相同之意思及範圍內之所有變更。
10,10a:基板 10b:半導體層 11,11c2:活性區域 11a:鈍性區域 11b:活性區域(第1活性區域) 11c1:活性區域(第2活性區域) 12a～12c:源極指(第1～第3源極指) 12bc:源極指 14a～14d:閘極指(第1～第4閘極指) 16a,16b:汲極指 16a1,16a2,16b1,16b2:汲極指(第1～第4汲極指) 18a:閘極配線(第2閘極配線) 18b1:閘極配線(第1閘極配線) 18b2:閘極配線(第3閘極配線) 19b:源極配線(第1源極配線) 19c:源極配線(第2源極配線) 20:通孔 22:閘極匯流排 24:汲極匯流排 26:絕緣膜 28:金屬層 30a～30b:FET區域 32a～32d:單元FET 40:歐姆金屬層 45:閘極金屬層 50:低電阻層 L2a:長度 L4a,L8a:距離 L8b:最短距離 Lg:閘極長 W2a,W2b,W6,W8a,W8b,W8c,W8d,W20:寬度 Wga,Wgb:閘極寬度 Y1:閘極指14b側(-Y側)端 Y2:閘極指14b側(-Y側)端 X,Y,Z:方向
圖1係實施例1之半導體裝置之俯視圖。 圖2係圖1之A-A剖視圖。 圖3係圖1之B-B剖視圖。 圖4係圖1之C-C剖視圖。 圖5係圖1之D-D剖視圖。 圖6係表示實施例1之半導體裝置之活性區域、歐姆金屬層及閘極金屬層之俯視圖。 圖7係實施例1之半導體裝置之俯視放大圖。 圖8係比較例1之半導體裝置之俯視放大圖。 圖9係實施例1之變化例1之半導體裝置之俯視放大圖。 圖10係實施例1之變化例2之半導體裝置之俯視放大圖。 圖11係表示實施例2之半導體裝置之活性區域、歐姆金屬層及閘極金屬層之俯視圖。
11b:活性區域(第1活性區域)
11c1:活性區域(第2活性區域)
12a,12b:源極指
14a,14b:閘極指
16a1,16a2:汲極指
18a:閘極配線(第2閘極配線)
18b1:閘極配線(第1閘極配線)
19b:源極配線(第1源極配線)
32a,32b:單元FET
L4a:距離
L8a:距離
L8b:最短距離
W8c:寬度
W8d:寬度
Y1:閘極指14b側(-Y側)端
Y2:閘極指14b側(-Y側)端

Claims (10)

  1. 一種半導體裝置，其具備： 基板； 第1源極指，其設置於上述基板上； 第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上； 第1汲極指，其設置於上述基板上，與上述第1源極指夾著上述第1閘極指； 第2源極指，其設置在位於自上述第1源極指朝上述第1源極指延伸之延伸方向之上述基板之區域上，且於上述延伸方向延伸； 第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向的上述基板之區域上； 第2汲極指，其設置於上述基板上，與上述第2源極指夾著上述第2閘極指；及 第1閘極配線，其設置於上述基板上，與上述第1閘極指之第1端連接，不與上述第2閘極指連接，且於上述寬度方向延伸； 上述第1閘極指與上述第1閘極配線連接之第1部位處的上述延伸方向之上述第1閘極配線之寬度，小於位於上述第1源極指與上述第2源極指之間之第2部位處的上述延伸方向之上述第1閘極配線之寬度， 上述延伸方向上之上述第1部位之上述第2閘極指側端，位於較上述延伸方向上之上述第2部位之上述第2閘極指側端更靠上述第1閘極指側。
  2. 如請求項1之半導體裝置，其中自上述寬度方向觀察，上述第2閘極指之一部分與上述第1閘極配線之一部分重疊。
  3. 如請求項1之半導體裝置，其中上述第1閘極配線之上述延伸方向之寬度隨著自上述第1部位朝向上述第2部位而逐漸變大。
  4. 如請求項1之半導體裝置，其具備： 閘極匯流排，其設置於上述基板上，且連接上述第2閘極指；及 第2閘極配線，其連接上述第1閘極配線與上述閘極匯流排，且於上述延伸方向延伸。
  5. 如請求項4之半導體裝置，其中上述第2閘極配線與上述第2閘極指夾著上述第2源極指。
  6. 如請求項5之半導體裝置，其中上述第2源極指之寬度小於上述第1源極指之寬度， 上述第2閘極配線之上述寬度方向之寬度落在上述第1源極指之寬度內。
  7. 如請求項6之半導體裝置，其具備通孔，該通孔貫通上述基板，且將上述第1源極指與設置於上述基板下之金屬層連接。
  8. 如請求項1之半導體裝置，其具備源極配線，該源極配線連接上述第1源極指與上述第2源極指，且與上述第1閘極配線非接觸地交叉。
  9. 如請求項1至8中任一項之半導體裝置，其中上述基板具備：第1活性區域及第2活性區域，其等之上述基板內之半導體層經活化且相互分離；及鈍性區域，其設置於上述第1活性區域與上述第2活性區域之間，且上述半導體層經鈍化； 上述第1源極指、上述第1閘極指及上述第1汲極指設置於上述第1活性區域上， 上述第2源極指、上述第2閘極指及第2汲極指設置於上述第2活性區域上， 上述第1閘極配線設置於上述鈍性區域上。
  10. 如請求項8之半導體裝置，其具備： 第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指； 第3汲極指，其設置於上述基板上，與上述第1源極指夾著上述第3閘極指； 第3源極指，其設置於上述基板上，具有較上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，相對於上述第1源極指而設置於與上述第2源極指相同之側，且於上述延伸方向延伸； 第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述源極指設置在位於自上述第3閘極指朝上述延伸方向之上述基板之區域上； 第4汲極指，其設置於上述基板上，與上述第3源極指夾著上述第4閘極指；及 第3閘極配線，其設置於上述基板上，與上述第3閘極指之第1端連接，不與上述第4閘極指連接，且於上述寬度方向延伸；且 上述第3閘極指與上述第3閘極配線連接之第3部位處的上述延伸方向之上述第3閘極配線之寬度，小於位於上述第1源極指與上述第3源極指之間之第4部位處的上述延伸方向之上述第3閘極配線之寬度， 上述延伸方向上之上述第3部位之上述第4閘極指側端，位於較上述延伸方向上之上述第4部位之上述第4閘極指側端更靠上述第3閘極指側。
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