KR101359767B1 - 고 효율 및/또는 고 전력 밀도의 넓은 밴드갭 트랜지스터들 - Google Patents

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Abstract

적어도 4 GHz의 주파수에서 동작할 때에 40 W/mm 보다 큰 전력 밀도를 가지는 전계 효과 트랜지스터들이 제공된다. 적어도 40 W/mm의 전력 밀도는 135 V의 드레인 전압에서 제공될 수 있다. 28 V에서 48 V까지의 드레인 바이어스로 10 GHz에서 동작할 때에 60 % 보다 큰 전력 부가 효율과 적어도 5 W/mm의 전력 밀도를 가지는 트랜지스터들도 또한 제공된다.
전계 효과 트랜지스터, 전력 밀도, 전력 부가 효율

Description

고 효율 및/또는 고 전력 밀도의 넓은 밴드갭 트랜지스터들{HIGH EFFICIENCY AND/OR HIGH POWER DENSITY WIDE BANDGAP TRANSISTORS}
본 발명은 반도체 장치들에 관한 것으로, 보다 상세하게는, 넓은 밴드갭 트랜지스터들에 관한 것이다.
실리콘(Si) 및 갈륨 비소(GaAs)와 같은 물질들은 반도체 장치들에서 폭넓은 적용 분야들을 발견해왔다. 하지만, 이러한 다소 친근한 반도체 물질들은 이들의 상대적으로 작은 밴드갭들(예를 들어, 실온에서 실리콘의 경우 1.12 eV이고, 갈륨 비소의 경우 1.42 eV) 및/또는 상대적으로 작은 항복 전압(breakdown voltage)들로 인하여 고전력 및/또는 고주파수 어플리케이션들에 대해서는 적합하지 않을 수 있다.
따라서, 고전력, 고온 및/또는 고주파수 어플리케이션들 및 장치들에서 관심은 실리콘 카바이드(실온에서 알파 SiC의 경우 2.996 eV) 및 III족 질화물(예를 들어, 실온에서 GaN의 경우 3.36 eV)와 같은 넓은 밴드갭 반도체 물질들로 옮겨져 왔다. 이러한 물질들은 갈륨 비소 및 실리콘에 비교하면 전형적으로 높은 전기 전계 항복 세기들 및 높은 전자 포화 속도들을 가진다.
고전력 및/또는 고주파수 어플리케이션들을 위해 특별한 관심의 대상이 되는 장치는 고 전자 이동도 트랜지스터(HEMT, high electron mobility transistor)인데, 이것은 몇몇 경우에서는 MODFET(modulation doped field effect transistor)로 또한 알려져 있다. 이러한 장치들은 두 가지의 반도체 물질들의 이질 접합(heterojunction)에서 서로 다른 밴드갭 에너지들로 이차원의 전자 가스(2DEG, two-dimensional electron gas)가 형성되기 때문에 여러 가지 환경에서 동작 상의 이점들을 제공할 수 있는데, 여기서, 작은 밴드갭 물질은 높은 전자 친화력을 가진다. 이러한 이차원의 전자 가스는 비도핑된(undoped)("의도하지 않고 도핑된") 작은 밴드갭 물질에서의 축적층이고, 예를 들어, 1013carriers/cm2을 초과하는 매우 높은 면(sheet) 전자 농도를 가질 수 있다. 또한, 더 넓은 밴드갭 반도체 물질에서 생긴 전자들은 상기 이차원의 전자 가스로 전달되는데, 이것은 감소된 이온화된 불순물 확산으로 인한 높은 전자 이동도를 가질 수 있다.
높은 캐리어 농도와 높은 캐리어 이동도의 이러한 결합은 상기 HEMT에 매우 큰 트랜스컨덕턴스(transconductance)를 제공할 수 있고, 고 주파수 어플리케이션들에 대하여 금속-반도체 전계 효과 트랜지스터(MESFET, metal-semiconductor field effect transistor)들과 같은 다른 트랜지스터 구조들에 비하여 강력한 성능 이점을 제공할 수 있다.
갈륨 질화물/알루미늄 갈륨 질화물(GaN/AlGaN) 물질계로 제조된 고 전자 이동도 트랜지스터들은 상술된 높은 항복 전계들, 넓은 밴드갭들, 큰 도전 밴드 오프셋, 및/또는 높은 포화 전자 이동 속도를 포함하는 물질 특성들의 조합으로 인하 여, 대량의 RF 출력을 생성할 수 있는 잠재력을 가진다. 이차원 전자 가스 내의 대부분의 전자들은 AlGaN에서 일어나는 극성화에 기인한 것이다.
GaN/AlGaN 물질계로 된 HEMT들은 이미 발표된 적이 있다. 미국 특허 번호 제5,192,987호 및 제5,296,395호는 AlGaN/GaN HEMT 구조들 및 제조 방법들을 설명한다. Sheppard 등에 부여된 미국 특허 번호 제6,316,793호는 공통적으로 양수되고 본원에 참조 문헌으로써 병합된 것으로서, 반절연성 실리콘 카바이드 기판, 상기 기판 상의 알루미늄 질화물 버퍼 층, 상기 버퍼 층 상의 절연성 갈륨 질화물 층, 상기 갈륨 질화물 층 상의 알루미늄 갈륨 질화물 배리어 층 및 상기 알루미늄 갈륨 질화물 활성 구조 상의 패시베이션(passivation) 층을 가지는 HEMT 장치를 설명한다.
넓은 밴드갭 GaN 계 HEMT들은 1993년, Khan 등이 Appl. Phys. Lett., vol.63, p.1214, 1993에서 한 그것들의 기술과 1996년, Wu등이 IEEE Electron Device Lett., vol.17, pp.455-457, Sep, 1996에서 한 그것들의 전력 성능의 증명 이래로 마이크로파 장치들로서 긴 길을 왔다. 많은 연구 그룹들은 10W/mm를 초과하는 전력 밀도를 가지며, 종래의 III-V 장치들에 비해 10배의 개선을 가지는 장치들을 제시해왔다. Tilak 등에 의한 IEEE Electron Device Lett., vol.22, pp.504-506, Nov.,2001; Wu 등에 의한 IEDM Tech Dig., Dec. 2-5, 2001, pp. 378-380; 및 Ando 등에 의한 IEEE Electron Device Lett., vol.24, pp.289-291, May, 2003을 참조한다.
중첩(overlapping) 게이트 구조, 또는 전계 판은 Zhang 등에 의해 고전압 스위칭 어플리케이션들에 대하여 GaN HEMT들과 함께 사용되었다. Zhang 등의 IEEE Electron Device Lett., vol. 21, pp. 421-423, Sep., 2000. 이에 이어서, Karmalkar 등이 전계 판 구조에 대한 시뮬레이션들을 수행하여, 항복 전압들에서 5배까지의 향상을 예측했다. Karmalkar 등의 IEEE Trans. Electron Devices, vol. 48, pp. 1515-1521, Aug., 2001를 참조한다. 그러나, 당시에 제조된 장치들은 낮은 컷오프(cutoff) 주파수들을 가졌고, 마이크로파 동작에 대해서는 적합하지 않았다. Ando 등은 최근에 작은 게이트 치수들과 유사한 구조를 사용하여, SiC 기판 상의 1mm의 너비의 장치를 이용하여 2 GHz에서 10.3 W의 출력 전력의 성능을 증명했다. Ando 등의 IEEE Electron Device Lett., vol. 24, pp. 289-291, May, 2003를 참조한다. Chini 등은 전계 판 디자인의 새로운 변형을 더욱 감소된 게이트 치수로 구현하여, 사파이어 기판 상의 150μm 의 넓은 장치로부터 4 GHz에서 12 W/mm를 얻었다. Chini 등의 IEEE Electron Device Lett., vol. 25, No. 5, pp. 229-231, May, 2004를 참조한다.
소스-연결된 전계 판들을 포함하는 GaN HEMT 장치들은 W.Saito 등의 Technical Digest of IEDM 2003, pp. 587-590, Washington, D.C., Dec. 8-10, 2003에 기술되어 있다. Saito 등에 의해 기술된 장치들에서, 단일 금속 전계 판은 소스로부터 확장되어 게이트에 겹쳐진다. 그러나, 이러한 구조는 큰 기생 커패시턴스들을 부과할 수 있다.
본 발명의 일부 실시예들에 따른 전계 효과 트랜지스터는 III족-질화물 채널 층, 및 상기 III족-질화물 채널 층 상의 게이트 콘택으로서, 소정의 전압이 상기 게이트 콘택에 인가될 때에 상기 채널 층의 전도도를 조절하도록 구성되는 게이트 콘택을 포함한다. 상기 게이트 콘택은 1GHz를 초과하는 주파수에서 상기 채널 층의 전도도의 조절을 허용하도록 구성되는 길이를 가질 수 있다. 소스 콘택 및 드레인 콘택은 상기 III족-질화물 채널 층 상에 위치하고, 절연층은 상기 게이트 콘택 상에 위치하며, 전계 판(field plate)은 상기 절연층 상에 위치하고 상기 소스 콘택에 전기적으로 연결된다. 상기 전계 효과 트랜지스터는 적어도 4GHz의 주파수에서 연속파 또는 펄스 동작 하에서 40W/mm보다 큰 전력 밀도를 나타낼 수 있다.
상기 전계 효과 트랜지스터는 상기 채널 층 상의 III족-질화물 배리어 층(barrier layer)을 더 포함한다. 상기 게이트 콘택은 상기 배리어 층 상에 위치할 수 있고, 상기 배리어 층과 상기 채널 층은 상기 채널 층 중에 상기 배리어 층과 상기 채널 층 사이의 경계 근처에서 이차원의 전자 가스를 협력적으로 유도할 수 있다.
상기 배리어 층은 상기 채널 층 상의 제1 배리어 서브층 및 상기 제1 배리어 서브층 상의 제2 배리어 서브층을 포함할 수 있다. 상기 제1 배리어 서브층은 AlN을 포함할 수 있고, 상기 제2 배리어 서브층은 AlxGa1 - xN을 포함할 수 있으며, 여기서 0.15≤x≤0.45이다.
만약 존재한다면, 상기 제1 배리어 서브층은 약 4 nm까지의 두께를 가질 수 있고, 상기 제2 배리어 서브층은 약 10 내지 약 50 nm의 두께를 가질 수 있다.
상기 채널 층은 제1 채널 서브층 및 상기 제1 채널 서브층 상의 제2 채널 서브층을 포함할 수 있다. 상기 제1 채널 서브층은 GaN을 포함할 수 있고, 적어도 약 1x1017/cm3의 Fe 도판트(dopants) 농도를 가질 수 있다. 상기 제2 채널 서브층은 GaN을 포함할 수 있고, 상기 제1 채널 서브층으로부터의 거리에 따라 감소하는 Fe 도판트 농도를 가질 수 있다.
상기 전계 판은 상부 전계 판일 수 있고, 상기 전계 효과 트랜지스터는 상기 배리어 층 상의 스페이서 층, 및 상기 게이트에 전기적으로 연결되고 상기 게이트 콘택의 드레인 측으로부터 상기 드레인 콘택을 향하여 거리(LFD1)만큼 상기 스페이서 층을 가로질러 연장되는 하부 전계 판을 더 포함할 수 있다. 상기 상부 전계 판은 적어도 상기 하부 전계 판의 드레인 측 가장자리로부터 상기 드레인 콘택을 향하여 거리(LFD2)만큼 절연층을 가로질러 연장될 수 있다. 1 내지 6GHz의 범위에서의 동작을 위하여, 상기 거리(LFD1)와 상기 거리(LFD2)의 합은 약 1.0 내지 2.5 μm일 수 있다. 구체적으로, 상기 거리(LFD1)는 약 0.5 μm일 수 있고, 상기 거리(LFD2)는 약 1.2 μm일 수 있다.
상기 하부 전계 판은 또한 상기 스페이서 층을 가로질러 상기 소스 콘택으로 향하여 약 0 μm 내지 약 0.5 μm의 거리만큼 연장될 수 있다. 상기 스페이서 층은 SiN을 포함할 수 있다.
적어도 40 W/mm의 상기 전력 밀도는 135 V의 드레인 전압에서 제공될 수 있다. 상기 전계 효과 트랜지스터는 50 % 보다 큰 전력 부가 효율을 가질 수 있다.
본 발명의 일부 실시예들은 적어도 4 GHz의 주파수에서 연속파 또는 펄스 동작 하에서 40 W/mm보다 큰 전력 밀도를 가지는 전계 효과 트랜지스터를 제공한다. 적어도 40 W/mm의 상기 전력 밀도는 135 V의 드레인 전압에서 제공될 수 있고, 상기 전계 효과 트랜지스터는 50 % 보다 큰 전력 부가 효율을 가질 수 있다.
본 발명의 일부 실시예들은 III족-질화물 채널 층, 및 상기 III족-질화물 채널 층 상의 게이트 콘택으로서, 소정의 전압이 상기 게이트 콘택에 인가될 때에 상기 채널 층의 전도도를 조절하도록 구성되는 게이트 콘택을 포함하는 전계 효과 트랜지스터를 제공한다. 상기 게이트 콘택은 1 GHz를 초과하는 주파수에서 상기 채널 층의 전도도의 조절을 허용하도록 구성되는 길이를 가질 수 있다. 소스 및 드레인 콘택들은 상기 III족-질화물 채널 층 상에 위치하고, 절연층은 상기 게이트 콘택 상에 위치하며, 전계 판은 상기 절연층 상에 위치하고 상기 소스 콘택에 전기적으로 연결된다. 상기 전계 효과 트랜지스터는 적어도 10 GHz의 주파수에서 연속파 또는 펄스 동작 하에서 5 W/mm보다 큰 전력 밀도와 60 %보다 큰 전력 부가 효율을 나타낼 수 있다.
상기 전계 효과 트랜지스터는 상기 채널 층 상의 III족-질화물 배리어 층을 더 포함할 수 있다. 상기 게이트 콘택은 상기 배리어 층 상에 위치할 수 있고, 상기 배리어 층 및 상기 채널 층은 상기 채널 층 중에 상기 배리어 층과 상기 채널 층 사이의 경계 근처에서 이차원의 전자 가스를 협력적으로 유도할 수 있다.
상기 배리어 층은 상기 채널 층 상의 제1 배리어 서브층 및 상기 제1 배리어 서브층 상의 제2 배리어 서브층을 포함할 수 있다. 상기 제1 배리어 서브층은 AlN을 포함할 수 있고, 상기 제2 배리어 서브층은 AlxGa1-xN을 포함할 수 있으며, 여기서 0.15≤x≤0.45이다.
만약 존재한다면, 상기 제1 배리어 서브층은 약 4 nm까지의 두께를 가질 수 있고, 상기 제2 배리어 서브층은 약 10 내지 약 50 nm의 두께를 가질 수 있다.
상기 채널 층은 제1 채널 서브층과 상기 제1 채널 서브층 상의 제2 채널 서브층을 포함할 수 있다. 상기 제1 채널 서브층은 GaN을 포함할 수 있고, 적어도 약 1x1017/cm3의 Fe 도판트 농도를 가질 수 있다. 상기 제2 채널 서브층은 GaN을 포함하고, 상기 제1 채널 서브층으로부터의 거리에 따라 감소하는 Fe 도판트 농도를 가질 수 있다.
상기 전계 판은 상부 전계 판일 수 있고, 상기 전계 효과 트랜지스터는 상기 배리어 층 상의 스페이서 층, 및 상기 게이트에 전기적으로 연결되고 상기 게이트 콘택의 드레인 측으로부터 상기 드레인 콘택을 향하여 거리(LFD1)만큼 상기 스페이서 층을 가로질러 연장되는 하부 전계 판을 더 포함할 수 있다. 상기 상부 전계 판은 적어도 상기 하부 전계 판의 드레인 측 가장자리로부터 상기 드레인 콘택을 향하여 거리(LFD2)만큼 절연층을 가로질러 연장될 수 있다. 상기 거리(LFD1)와 상기 거리(LFD2)의 합은 약 0.3 내지 1.0 μm일 수 있다. 구체적으로, 상기 거리(LFD1)는 약 0.25 μm이고, 상기 거리(LFD2)는 약 0.3 μm일 수 있다.
상기 하부 전계 판은 또한 상기 스페이서 층을 가로질러 상기 소스 콘택으로 향하여 약 0 μm 내지 약 0.5 μm의 거리만큼 연장될 수 있다. 상기 스페이서 층은 SiN을 포함할 수 있다.
적어도 5 W/mm의 상기 전력 밀도는 28 V의 드레인 전압에서 제공될 수 있다.
본 발명의 일부 실시예들은 적어도 10 GHz의 주파수에서 클래스 C 모드로 연속파 또는 펄스 동작 하에서 동작할 때에, 5 W/mm보다 큰 전력 밀도와 60 %보다 큰 전력 부가 효율을 가지는 전계 효과 트랜지스터를 제공한다.
5 W/mm보다 큰 상기 전력 밀도는 적어도 28 V의 드레인 전압에서 제공될 수 있다.
상기 전계 효과 트랜지스터는 적어도 10 GHz의 주파수에서 클래스 C 모드로 동작할 때에, 7 W/mm보다 큰 전력 밀도를 가질 수 있다. 7 W/mm보다 큰 상기 전력 밀도는 적어도 38 V의 드레인 전압에서 제공될 수 있다.
상기 전계 효과 트랜지스터는 적어도 10 GHz의 주파수에서 클래스 C 모드로 동작할 때에 10 W/mm보다 큰 전력 밀도를 가질 수 있다. 10 W/mm보다 큰 상기 전력 밀도는 적어도 48 V의 드레인 전압에서 제공될 수 있다.
상술된 트랜지스터 특성들의 다양한 결합들 및/또는 부결합들(sub-combinations)을 가진 트랜지스터들은 또한 본 발명의 일부 실시예들에 따라 제공될 수 있다.
첨부 도면들은 본 발명의 좀더 나은 이해를 제공하기 위하여 포함되며, 본 명세서에 결합되고 또한 본 명세서의 일부를 구성하며, 본 발명의 특정한 실시예 (들)을 도시한다.
도 1은 본 발명의 일부 실시예들에 따른 단일 전계 판 구조를 가지는 트랜지스터의 단면도이다.
도 2는 본 발명의 일부 실시예들에 따른 이중 전계 판 구조를 가지는 트랜지스터의 단면도이다.
도 3은 본 발명의 다른 실시예들에 따른 이중 전계 판 구조를 가지는 트랜지스터의 단면도이다.
도 4는 246 μm 너비의 장치들에 관한 4 GHz에서의 전력 스윕 그래프로서, 135 V에서 바이어스될 때 40 W/mm의 전력 밀도 및 60 %의 전력 부가 효율(PAE, power added efficiency)를 나타낸다. 선형 이득은 18.5 dB이고, 연관된 대신호 이득은 16 dB이다.
도 5는 246 μm 너비의 장치들에 관한 4 GHz에서의 Pout, 이득, PAE 대 드레인-소스 간 전압(VDS)의 그래프로서, 서로 다른 바이어스 클래스들에서 결과들을 나타낸다.
본 발명의 실시예들이 도시되어 있는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 본 명세서에 설명된 실시예들에 한정되어 해석되어서는 아니 된다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 본 기술분야의 당업자에게 본 발명의 사상을 완전하게 전 달하기 위하여 제공되는 것이다. 도면들에서, 층들의 두께와 영역들은 명확성을 위하여 과장되었다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 또는 그 이상의 어떠한 그리고 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 및/또는 요소의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그것들의 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
층, 영역 또는 기판등과 같은 하나의 구성요소가 다른 구성요소의 "상에" 위치하거나 또는 "상으로" 연장된다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 상에 위치하거나, 또는 상으로 연장되거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치하거나 또는 "직접적으로 상으로" 연장된다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 또한, 하나의 구성요소가 다른 구성요소와 "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소와 연결되어, 또는 커플링되어 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소와 "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재들, 요소들, 영역들, 층들 및/또는 섹션들을 설명하기 위하여 사용되지만, 이들 부재들, 요소들, 영역들, 층들 및/또는 섹션들은 이들 용어에 의해 한정되어서는 아니 됨은 자명하다. 이들 용어는 하나의 부재, 요소, 영역, 층 또는 섹션을 다른 부재, 요소, 영역, 층 또는 섹션과 구별하기 위하여만 사용된다. 그러므로, 아래에 설명되는 제1 부재, 요소, 영역, 층 또는 섹션은 본 발명의 교시들을 벗어나지 않고서도 제2 부재, 요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
또한, "아래의" 또는 "바닥" 및 "위의" 또는 "상부"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 하나의 부재의 다른 부재들에 대한 관계 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 장치의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면에서 장치가 뒤집어지면, 다른 부재들의 "아래의" 쪽에 있다고 기술된 부재들은 상기 다른 부재들의 "위의" 쪽들에 향할 것이다. 따라서, 이러한 예시적인 용어 "하부의"는 도면에서 특정 방향에 따라 "하부의" 및 "상부의" 방향 모두를 포함한다. 유사하게, 도면들 중 하나에서 장치가 뒤집어지면, 다른 부재들의 "아래에" 또는 "바로 아래에"로 기술된 부재들은 상기 다른 부재들의 "위에"로 향하게 될 것이다. 따라서, 이러한 예시적인 용어들 "아래에" 또는 "바로 아래에"는 위쪽 과 아래쪽의 방향 모두를 포함한다. 또한, 용어 "밖의(outer)"는 기판으로부터 가장 먼 표면 및/또는 층을 언급하는데 이용될 수 있다.
본 발명의 실시예들은 여기서 본 발명의 이상화된 실시예들의 개략적인 예시들인 단면도 예시들을 참조하여 설명된다. 이러한, 상기 예시들의 형태들로부터 변형에 따라, 예를 들어, 제조 기술들 및/또는 허용 오차들과 같은 결과들이 예측될 것이다. 그러므로, 본 발명의 실시예들은 여기서 예시된 영역들의 특별한 형태들에 의해 한정되어 해석되어서는 안되고, 예를 들어, 제조로부터의 결과인 형태들에서 이탈들을 포함한다. 예를 들어, 직각으로 예시된 식각된 영역은 전형적으로, 가늘어지고, 둥글어지고 또는 곡선 형상을 가진다. 그러므로, 도면들에서 예시된 영역들은 사실상 개략적이고, 그것들의 형태들은 장치의 영역의 정확한 형태를 예시하기 위한 것으로 의도되지 않고, 본 발명의 범위를 제한하기 위한 것으로 의도되지 않는다.
달리 정의되지 않은 경우에는, 본 명세서에 사용되는 모든 용어들(기술적 과학적 용어들을 포함함)은 본 발명이 속하는 기술분야의 당업자에 의하여 일반적으로 이해되는 바와 동일한 의미를 가진다. 본 명세서에 사용되는 용어들은 본 명세서 및 관련 기술의 문맥상의 의미와 일치하는 의미를 가지는 것으로 더 해석될 수 있으며, 본 명세서에 명시적으로 정의되지 않는 한 이상적이거나 또는 과도하게 형식적인 의미로 해석되지는 않는다고 이해할 수 있다.
또한, 또 다른 특징에 "근접하게" 위치하는 구조 또는 특징에 대한 참조들은 근접하는 특징에 겹쳐지거나 아래에 놓이는 부분을 가질 수 있음을 당업자는 이해 할 수 있을 것이다.
본 발명의 실시예들은 특히 III족 질화물 계 HEMT들과 같은 질화물 계 장치들에서 사용되기에 적합할 수 있다. 여기서 사용되는 바와 같이, 상기 용어 "III 족 질화물"은 질소와 주기율 표의 III족의 원소들, 보통 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에 형성되는 반도체 화합물들을 언급한다. 상기 용어는 또는 AlGaN 및 AlInGaN과 같은 제3 및 제4 화합물들을 언급한다. 본 기술분야에서 통상의 지식을 가진 자에 의해 잘 이해되는 바와 같이, III족 원소들은 질소와 결합하여 제2 화합물(예를 들어, GaN), 제3 화합물(예를 들어, AlGaN, AlInN), 및 제4 화합물(예를 들어, AlInGaN)을 형성할 수 있다. 이러한 화합물들은 모두 실험식들을 가지는데, 1 몰의 질소는 1 몰의 III족 원소들의 전체와 결합된다. 따라서, AlxGa1 -xN(여기서, 0≤x≤1)과 같은 수학식이 이들을 기술하는 데에 종종 사용된다.
본 발명의 실시예들이 특별한 구조들을 참조하여 설명되고 있지만, GaN 계 HEMT들의 제조를 위한 다른 구조들 및/또는 기술들도 또한 본 발명의 일부 실시예들에서 이용될 수 있다. 그러한 구조들 및/또는 기술들은 예를 들어, 공동 양도된 미국 특허 번호 제6,316,793호 및 미국 특허 공개 번호 제2002/0066908A1호로서 2001년 7월 12일에 출원되고 2002년 6월 6일에 공개된 "Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having a Gate Contact on a Gallium Nitride Based Cap Segment and Methods of Fabricating Same", 미국 특허 공개 번호 제2002/0167023A1호로서 Smorchkova 등에 의해 2002년 11월 14일에 공개된 "Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer", 미국 특허 출원 일련 번호 제10/617,843호로서 2003년 7월 11일에 출원된 "Nitride-Based Transistors and Methods of Fabrication Thereof Using Non-Etched Contact Recesses", 미국 특허 출원 일련 번호 제10/772,882호로서 2004년 2월 5일에 출원된 "Nitride Heterojunction Transistors Having Charge-Transfer Induced Energy Barriers And Methods of Fabricating The Same", 미국 특허 출원 일련 번호 제10/897,726호로서2004년 7월 23일에 출원된 "Methods of Fabricating Nitride-Based Transistors With a Cap Layer And A Recessed Gate", 미국 특허 출원 일련 번호 제10/849,617호로서 2004년 5월 20일에 출원된 "Methods of Fabricating Nitride-Based Transistors Having Regrown Ohmic Contact Region And Nitride-Based Transistors Having Regrown Ohmic Contact Regions", 미국 특허 출원 일련 번호 제10/849,589호로서 2004년 5월 20일에 출원된 "Semiconductor Devices Having A Hybrid Channel Layer, Current Aperture Transistors And Methods Of Fabricating Same", 미국 특허 공개 번호 제2003/0020092호로서 2002년 7월 23일에 출원되고 2003년 1월 30일에 공개된 "Insulating Gate AlGaN/GaN HEMT" 및 미국 특허 출원 일련 번호 제10/996,249호, 2004년 11월 23일에 출원된 "Cap Layers and/or Passivation Layers for Nitride- Based Transistors, Transistor Structures and Methods of Fabricating Same"에 개시된 내용을 포함할 수 있고, 이것들에 개시된 내용들은 마치 이들 전체로서 기재된 것처럼 본 명세서에 통합된다.
본 발명의 일부 실시예들은 적어도 4GHz의 주파수에서 40 W/mm보다 큰 전력 밀도를 가지는 넓은 밴드갭 전계 효과 트랜지스터들을 제공한다. 또한, 상기 트랜지스터들은 4GHz에서 적어도 60% 및/또는 10GHz에서 적어도 60%의 전력 부가 효율을 제공할 수 있다. 일부 실시예들에서, 전력 밀도 및/또는 전력 부가 효율은 3dB보다 크지 않은 감축을 가지고 얻어진다.
본 발명의 일부 실시예들은 이중 전계 판 형상들(configurations)을 가지는 넓은 밴드갭 전계 트랜지스터들을 제공하는데, 제2 전계 판은 트랜지스터의 소스 콘택에 연결된다. 이러한 트랜지스터들은 개선된 전력 성능 및 감소된 게이트-드레인 간 피드백 커패시턴스를 가질 수 있다.
본 발명의 일부 실시예들에 따른 예시적인 장치들은 도 1 내지 3에 개략적으로 예시된다. 그러나, 본 발명의 실시예들은 본 명세서에 기술된 특별한 예시적인 실시예들로 제한되는 것으로 해석되어서는 안되고, 본 명세서에 기술된 바와 같은 트랜지스터 특성들을 제공하는 여하한 적절한 구조를 포함할 수 있다.
도 1로 돌아가면, 단일 전계 판 구조를 가진 부분적인 HEMT 장치 구조(10)가 도시된다. 구조(100)는 기판(12)을 포함하는데, 기판(12) 상에 질화물 계 장치들이 형성될 수 있다. 본 발명의 특별한 실시예들에서, 기판(12)은 반절연성 실리콘 카바이드(SiC) 기판일 수 있고, 이것은 예를 들어, 4H 폴리타입(polytype)의 실리콘 카바이드일 수 있다. 다른 실리콘 카바이드 후보 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함한다. 상기 용어 "반절연성"은 상대적인 의미로 사용된다. 본 발명의 특별한 실시예들에서, 실리콘 카바이드 벌크 크리스탈은 실온에서 약 1x105Ω·cm와 동일하거나 더 높은 저항을 가진다.
AlN 버퍼 층(14)은 상기 실리콘 카바이드 기판과 상기 장치의 나머지 사이에 적절한 크리스탈 구조 전이(transition)를 제공하기 위해 제공될 수 있다. 버퍼 층(14)은 약 100 nm 내지 약 500 nm의 두께를 가질 수 있다. 특별한 실시예들에서, 버퍼 층(14)은 약 200 nm의 두께를 가질 수 있다.
상술된 바와 같은 부가적인 버퍼 층들, 전이 층들 및/또는 핵 생성 층(nucleation layer)들이 기판(12)과 채널 층(16) 사이에 제공된다. 예를 들어, 인장 균형(strain balancing) 전이 층(들)은 예를 들어, 2002년 7월 19일에 출원되고 2003년 6월 5일에 공개된 공동 양도된 미국 특허 공개 번호 제2003/0102482A1호, "Strain Balanced Nitride Heterojunction Transistors And Methods of Fabricating Strain Balanced Nitride Heterojunction Transistors", 또는 2002년 7월 19일에 출원되고 2004년 1월 22일에 공개된 미국 특허 공개 번호 제2004/0012015A1, "Strain Compensated Semiconductor Structures And Methods of Fabricating Strain Compensated Semiconductor Structures"에 기술된 바와 같이 제공될 수 있고, 여기에 개시된 내용들은 본 명세서에서 전적으로 개시된 것과 같이 참조 문헌으로서 병합된다.
적절한 SiC 기판들은 예를 들어, 본 발명의 양수인인 Durham, N.C.의 Cree 사에 의해 제조되고 있으며, 그 생산 방법들은 예를 들어, 미국 특허 번호 제 Re.34,861호, 제4,946,547호, 제5,200,022호 및 제6,218,680호에 기술되고, 이것들의 내용들은 전체로써 본 명세서에 참조 문헌으로서 병합된다. 유사하게, III족 질화물들의 에피택셜 성장에 대한 기술들은 예를 들어, 미국 특허 번호 제5,210,051호, 제5,393,993호, 제5,523,589호 및 제5,592,501호에 개시되어 왔고, 이것들의 내용들은 전체로써 본 명세서에 참조 문헌으로서 병합된다.
비록 실리콘 카바이드가 기판 물질로서 사용될 수 있지만, 본 발명의 실시예들은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 여하한 적절한 기판을 이용할 수 있다. 일부 실시예들에서, 사용된 기판의 종류에 적절한 버퍼 층도 형성될 수 있다. 예를 들어, 사파이어 기판이 사용된 실시예들에서, 상기 버퍼는 미국 특허 번호 제5,686,738호에서 제공된 바와 같이 형성될 수 있다.
여전히 도 1을 참조하면, 채널 층(16)은 버퍼 층(14) 상에 제공된다. 채널 층(16)은 압축 변형(compressive strain) 상태 하에 있을 수 있다. 또한, 채널 층(16), 버퍼 층(14) 및/또는 핵 생성 및/또는 전이 층들은 MOCVD, 또는 MBE 또는 HVPE와 같이 본 기술분야에서 통상의 지식을 가진 자에게 알려진 다른 기술들에 의해 증착될 수 있다.
본 발명의 일부 실시예들에서, 채널 층(16)은 III족 질화물을 포함하고, 특별히 GaN을 포함한다. 채널 층(16)은 비도핑이거나(의도하지 않고 도핑된) 및/또는 소정의 도판트로 도핑될 수 있고, 약 20 Å 보다 큰 두께까지 성장될 수 있다. 본 발명의 특별한 실시예들에서, 채널 층(16)은 GaN이고 약 1.6 μm의 두께를 가진 다.
도 1에 도시된 바와 같이, 채널 층(16)은 버퍼 층(14) 상에 형성되는 제1 채널 서브층(16A) 및 제1 채널 서브층(16A) 상에 형성되는 제2 채널 서브층(16B)을 포함할 수 있다. 제1 채널 서브층(16A)는 약 0.1 내지 8.0μm의 두께를 가질 수 있다. 제1 채널 서브층(16A)는 적어도 약 1x1017/cm3의 농도에서 Fe로 도핑될 수 있고, 특히, 약 1x1018/cm3의 Fe 농도를 가질 수 있다.
화학 기상 증착을 이용하여 제1 채널 서브층(16A)을 형성할 경우에, Fe 도판트들을 제공하기 위한 소스 가스(source gas)로써 페로센(Ferrocene)과 같은 금속유기(metalorganic) 소스 가스가 이용될 수 있다. 제1 채널 서브층(16A)의 성장 후에 Fe 소스 가스가 끊기면(switched off), 일부 잔류 Fe가 이어서 성장된 층들 내로 흡수될 수 있다. 다시 말해, 일부 Fe 소스 물질이 Fe 소스 가스가 끊긴 후에도 성장 시스템에 남을 수 있고, 이는 소스 공급이 끊긴 후에도 에피택셜 층들의 Fe 농도가 상대적으로 느리게 감소되는 것을 야기할 수 있다. 그에 따라, 제2 채널 서브층(16B)이 제1 채널 서브층(16A) 상에 제공될 수 있다. 제2 채널 서브층(16B)는 약 0.2 내지 2,0 μm의 두께를 가질 수 있고, 의도하지 않게 도핑될 수 있다. 그러나, 상술한 바와 같이, 제2 채널 서브층(16B)는 제1 채널 서브층(16A)으로부터 거리에 따라 감소하는 농도의 Fe 도판트들을 가질 수 있다.
특별한 실시예들에서, 제1 채널 서브층(16A)는 약 0.8 μm의 두께를 갖고, 제2 채널 서브층(16B)는 약 0.8 μm의 두께를 갖는다.
배리어 층(18)은 채널 층(16) 상에 제공된다. 배리어 층(18)은 채널 층(16)의 밴드갭보다 큰 밴드갭을 가질 수 있고, 또한, 배리어 층(18)은 채널 층(16)보다 작은 전자 친화도를 가질 수 있다.
배리어 층(18)은 채널 층(16) 상에 형성될 수 있다. 본 발명의 특정 실시예들에서, 배리어 층은 채널 층(16) 상의 제1 배리어 서브층(18A) 및 제1 배리어 서브층(18A) 상의 제2 배리어 서브층(18B)을 포함한다. 제1 배리어 서브층(18A)는 AlN을 포함할 수 있고, 약 4 nm까지의 두께를 가질 수 있다. 제2 배리어 서브층(18B)는 AlxGa1 - xN을 포함할 수 있고, 약 10 내지 50 nm의 두께를 가질 수 있다. 제2 배리어 서브층(18B)는 약 15 % 내지 45 %(즉, 0.15≤x≤0.45)의 알루미늄 몰 분율(mole fraction)을 가질 수 있다. 특별한 실시예들에서, 제1 배리어 서브층(18A)는 약 0.8nm 두께일 수 있다. 제2 배리어 서브층(18B)는 약 25 nm의 두께를 가질 수 있고, 약 25 %(즉, x~0.25)의 알루미늄 몰 분율을 가질 수 있다.
본 발명의 특정 실시예들에 따른 배리어 층들의 예들은 Smorchkova 등에 의한 미국 특허 공개 번호 제2002/0167023A1, "Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"에 개시되고, 이것에 개시된 내용은 본 발명에 전적으로 기재된 바와 마찬가지로 본 명세서에 참조 병합된다.
본 발명의 특별한 실시예들에서, 배리어 층(18)은 채널 층(16)과 배리어 층(18) 사이의 경계에서 분극(polarization) 효과들을 통하여 상당한 캐리어 농도 를 유도할 만큼 충분히 두껍고, 충분히 높은 Al 조성과 도핑을 갖는다.
게이트 콘택(24)은 배리어 층(18) 상에 제공된다. 소스 콘택(20)과 드레인 콘택(22)은 배리어 층(18) 상에 형성된 및/또는 배리어 층(18)을 통하여 확장하는 오믹 콘택들로써 제공된다. 오믹 콘택들은 배리어 층(18)을 통하여 채널 층(16)으로 낮은 저항 연결을 갖도록 예를 들어, 소결(sintering)에 의해 처리된다. 예를 들어, 소스 콘택(20) 및 드레인 콘택(22)은 전자빔 증발에 의해 배리어 층(18) 상에 형성될 수 있고, 예를 들어, 약 880 ℃에서 어닐링될 수 있다. 따라서, 도 1에 도시된 바와 같이, 처리 공정 후에는, 오믹 콘택들(20, 22)는 배리어 층(18)을 통하여 채널 층(16)으로 확장될 수 있다. 게이트(24)가 소스(20)에 대하여 적절한 레벨에서 바이어싱된다면, 채널 층(16)과 배리어 층(18) 사이의 경계 근처의 채널 층(16)에 유도된 이차원의 전자 가스(2DEG) 채널(26)을 통하여, 소스 콘택(20)과 드레인 콘택(22) 사이에 전기 전류가 흐를 수 있다.
게이트(24)는 예를 들어, 전자 빔 증발을 이용하여 형성될 수 있고, 약 50 내지 500 nm 두께의 니켈 층과 약 100 내지 1000 nm 두께의 금 층을 가진 Ni/Au 구조를 포함할 수 있다. 특별한 실시예들에서, 게이트(24)는 약 20 nm의 니켈과 약 450nm의 금을 포함할 수 있다.
게이트(24)는 (20 GHz 내지 1 GHz 범위에서 동작하기 위하여) 약 0.35 내지 2.0μm의 게이트 길이(LG)를 가질 수 있다. 특히, 4 GHz에서 동작하기 위하여, 게이트(24)는 약 0.55μm의 게이트 길이(LG)를 가질 수 있다. 10 GHz에서 동작하기 위하여, 게이트(24)는 약 0.5μm의 게이트 길이(LG)를 가질 수 있다. 게이트 길이(LG)는 게이트 아래에서 캐리어들의 이송 시간에 영향을 끼치고, 이것은 이어서 장치의 동작 주파수에 영향을 끼친다.
비전도성의 제1 스페이서 층(62)은 게이트(24)와 소스 콘택(20) 및 드레인 콘택(22) 사이의 배리어 층(18) 상에 제공된다. 제1 스페이서 층(62)은 약 50 내지 300nm의 두께를 가지는 SixNy(2≤x≤4, 3≤y≤5)를 포함할 수 있다. 특별한 실시예들에서, 제1 스페이서 층(62)은 약 200nm의 두께를 갖는 Si3N4 층을 포함할 수 있다.
제1 스페이서 층(62)은 장치 금속화 전에 형성될 수 있고, 일부 실시예들에서, 배리어 층(18)을 형성하기 위해 사용되었던 것과 동일한 에피택셜 성장 기술들을 이용하여 성장될 수 있다. 제1 스페이서 층(62)은 Al, Ga, 또는 In의 합금들과 같은 서로 다른 III족 원소들을 가지는 III족 질화물 물질과 같은 에피택셜 물질을 AlxGa1 - xN(0≤x≤1)인 적절한 스페이서 층 물질과 함께 포함할 수 있다. 다른 실시예에서, 스페이서 층(62)은 SixNy, SiO2, Si, Ge, MgOx, MgNx, ZnO, 합금들 및/또는 그것들의 연속 층(layer sequences)을 포함할 수 있다. SiN, SiON, SiOx, MgNx 등에 대한 참조들은 화학량론적 및/또는 비화학량론적 물질들을 참조한다.
제1 스페이서 층(62)은 제1 전계 판(64)과 배리어 층(18) 사이에 절연을 제공할 수 있도록 배열되는데, 그래서 제1 스페이서 층(62)은 제1 전계 판(64) 아래 의 배리어 층(18)을 뒤덮을 필요만 있을 뿐이다. 그러나, 제조의 편의를 위하여 제1 스페이서 층(62)은 배리어 층(18)의 위쪽의 표면 전체 상에 형성될 수 있다.
제1 스페이서 층(62)은 이어서 게이트(24)를 위한 개구부를 제공할 수 있도록 선택적으로 에칭될 수 있다. 개구부들은 또한, 소스 콘택(20) 및 드레인 콘택(22)을 위하여 에칭될 수 있다. 금속화 공정 동안에, 게이트(24)는 배리어 층(18)과 전기적인 콘택이 되도록 형성될 수 있다.
제1 전계 층(64)은 게이트(24)와 일체로 형성될 수 있고, 1 내지 6GHz에서의 동작을 위해서는, 스페이서 층(62) 상에서 게이트(24)의 드레인 쪽 에지로부터 드레인 콘택(22)을 향하여 1 내지 2.5μm의 범위에서 거리(LFD1)만큼 연장될 수 있다. 10GHz에서 동작하는 경우에는, 제1 전계 판(64)은 드레인 콘택(22)을 향하여 0.2 내지 0.6μm의 범위에서 거리(LFD1)만큼 연장될 수 있다. 제1 전계 판(64)은 게이트(24)의 소스 쪽 에지로부터 소스 콘택(20)을 향하여 0 내지 0.5μm의 범위에서 거리(LFS)만큼 연장될 수 있다. 특별한 실시예들에서, 1 내지 6GHz 범위에서 동작을 위해서, 제1 전계 판(64)은 드레인 콘택(22)을 향하여 약 1μm의 거리(LFD1)만큼, 그리고 소스 콘택(20)을 향하여 약 0.3μm의 거리(LFS)만큼 연장될 수 있다. 10GHz 범위에서 동작을 위해서, 제1 전계 판(64)은 드레인 콘택(22)을 향하여 0.25μm의 거리(LFD1)만큼 연장될 수 있다.
제1 전계 판(64)은 예를 들어, 게이트(24)와 일체 형성에 의해, 게이트(24) 에 전기적으로 연결될 수 있다. 제1 전계 판(64)은 게이트(24)로부터 연속적으로 연장되거나, 또는 게이트(24)와 제1 전계 판(64) 사이에서 실효적으로 전류가 퍼지질 수 있기에 충분한 도전 경로들이 이용 가능한 한, 게이트 콘택(24)의 소스 쪽 또는 드레인 쪽 중 하나, 또는 그 둘 모두 상에서 게이트(24)와 연결이 되는 브레이크들/홀들을 가질 수 있다.
제1 전계 판(64)은 게이트(24)와 일체로 형성될 수 있으므로, 제1 전계 판(64)은 예를 들어, 전자 빔 증발을 이용하여 형성될 수 있고, 약 50 내지 500nm 두께의 니켈 층과 약 100 내지 1000nm 두께의 금 층을 가진 Ni/Au 구조를 포함할 수 있다. 특별한 실시예들에서, 제1 전계 판(64)은 약 20nm의 니켈과 약 450nm의 금을 포함할 수 있다.
소스 및 드레인 오믹 콘택들은 티타늄, 알루미늄, 금 또는 니켈의 합금들에 한정되지 않는 서로 다른 물질들로 이루어질 수 있다. 게이트(24) 및 제1 전계 판(64)은 또한 금, 니켈, 백금, 티타늄, 크로뮴, 티타늄과 텅스텐의 합금들, 또는 백금 실리사이드에 한정되지 않는 서로 다른 물질들로 이루어질 수 있다.
전계 판들을 가진 트랜지스터들 및 그러한 트랜지스터들의 제조 방법들은 예를 들어, 미국 특허 출원 일련 번호 제11/078,265호인 2005년 3월 11에 출원된 "Wide Bandgap Transistors With Gate-Source Field Plates", 미국 특허 출원 일련 번호 제10/930,160호인 2004년 8월 31일에 출원된 "Wide Bandgap Transistor Devices With Field Plates", 미국 특허 출원 일련 번호 제10/856,098호인 2004년 5월 28일에 출원된 "Cascode Amplifier Structures Including Wide Bandgap Field Effect Transistor With Field Plate" 및 국제 출원 번호 PCT/US04/29324인 2004년 9월 9일에 출원된 "Fabrication of Single or Multiple Gate Field Plates"에 개시되고, 이것들에 개시된 내용들은 그들 전체에 기술된 바와 같이 본 명세서에 참조 병합된다.
게이트 길이로 가로지르는 방향에서(즉, 도 1에서 페이지의 안으로 들어가서 밖으로 나가는 방향) 연장되는 게이트 콘택(24)의 치수는 여기서 게이트 폭(WG)이라고 일컬어진다. 전력 밀도는 정규화된 장치 특성치로서, 서로 다른 사이즈의 장치들에 걸쳐 비교가 가능하게 한다. 전력 밀도는 게이트 폭의 밀리미터 당 와트 단위의 전력 출력, 즉 W/mm로 정의된다.
도 2를 참조하면, 이중 전계 판 구조를 가지는 트랜지스터 구조(200)가 도시된다. 제2 트랜지스터 구조(200)는 도 1에 도시된 제1 트랜지스터 구조(100)와 유사한 구성 요소들 및 특징들을 포함한다. 예를 들어, 제2 트랜지스터 구조(200)는 기판(12) 상에 연속적으로 형성되는 버퍼 층(14), 채널 층(16) 및 배리어 층(18)을 포함한다. 제2 트랜지스터 구조(200)의 기판(12), 버퍼 층(14), 채널 층(16) 및 배리어 층(18)은 제1 트랜지스터 구조(100)를 참조하여 상술한 바와 같이 형성될 수 있다.
제2 트랜지스터 구조(200)는 배리어 층(18) 상에 제1 스페이서 층(62)을 포함한다. 그러나, 제2 트랜지스터 구조에서, 제1 스페이서 층(62)은 약 50 내지 200nm의 두께를 가질 수 있고, 특별히, 약 100 nm의 두께를 가질 수 있다.
제2 트랜지스터 구조(200)는 또한 게이트(24)와 일체화된 제1 전계 판(64)를 포함한다. 게이트(24) 및 제1 전계 판(64)은 상술한 바와 같이 형성될 수 있다. 그러나, 제2 트랜지스터 구조(200)에서, 제1 전계 판(64)은 드레인 콘택(22)을 향하여 약 0.5μm의 거리(LFD1)만큼 연장될 수 있다.
제2 트랜지스터 구조(200)는 이중 전계 판 구조를 포함한다. 구체적으로, 비도전성의 제2 스페이서 층(72)이 제1 전계 판(64)과 제1 스페이서 층(62) 상에 형성될 수 있다. 제2 스페이서 층(72)은 SiN, SiO2, Si, Ge, MgOx, MgNx, ZnO, 그것들의 합금들 및/또는 연속 층을 포함할 수 있다. 제2 스페이서 층(72)은 스퍼터 증착, 플라즈마 강화 화학 기상 증착(PECVD) 또는 다른 공정들에 의해 형성될 수 있다. 제2 스페이서 층(72)은 제1 스페이서 물질(62)과 동일한 물질 또는 물질층으로 형성될 수 있고, 50 내지 200 nm의 범위에서 전체 두께를 가질 수 있다. 특별한 실시예들에서, 제2 스페이서 층(72)은 Si3N4를 포함할 수 있고, 약 100 nm의 두께를 가질 수 있다.
제2 전계 판(74)은 도 2에 도시된 바와 같이 게이트에 중첩될 수 있다. 다른 실시예에서, 게이트(24)의 모서리(24A)와 제2 전계 판(74)의 시작하는 가장자리 사이에는 공간이 있을 수 있다. 제2 전계 판(74)은 제1 전계 판(64)의 드레인 쪽 모서리로부터 드레인 콘택(22)을 향하여 거리(LFD2)만큼 연장되는데, 거리(LFD2)는 1 내지 6 GHz에서 고 전력 밀도(예를 들어, 40 W/mm)을 얻을 수 있도록 1.0 내지 2.0μm의 범위에 있을 수 있다. 10 GHz에서 동작하기 위하여, 거리(LFD2)는 0.3 내지 1.0μm의 범위를 가질 수 있다. 1 내지 6 GHz에서 동작하기 위한 특별한 실시예들 에서, 제2 전계 판(74)은 드레인 콘택(22)을 향하여 약 1.2μm의 거리(LFD2)만큼 연장되고, 제1 및 제2 전계 판들(64, 74)의 전체 길이(LFD1+LFD2)는 약 1 내지 2.5 μm이다. 10GHz에서 동작하기 위하여, 제1 및 제2 전계 판들(64, 74)의 전체 길이(LFD1+LFD2)는 약 0.5 내지 1.0 μm이다. 특별한 실시예들에서, 10GHz에서 동작하기 위하여, 거리(LFD1)는 0.25 μm이고 거리(LFD2)는 0.3 μm이다.
제2 스페이서 층(72)은 제1 전계 판(64)과 제2 전계 판(74) 사이에 전기적인 절연을 제공한다. 따라서, 제2 스페이서 층(72)은 제1 전계 판(64)에 대하여 적어도 이러한 전기적인 절연을 제공하는 데에 충분한 만큼을 뒤덮을 수 있다.
제2 전계 판(74)은 도 2에 개략적으로 나타난 연결(80)을 통하여 소스 콘택(20)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전계 판(74)은 게이트(24)에 전기적으로 연결될 수 있다. 서로 다른 많은 연결 구조들이 이용될 수 있다. 예를 들어, 도전 버스들(미도시)이 제2 전계 판(74)을 소스 콘택(20) 또는 게이트(24)에 연결하는데 이용될 수 있다. 다중 버스들은 활성 영역을 너무 많이 뒤덮지 않으면서 제2 전계 판(74)에 전류를 확산시키는 데에 사용될 수 있는데, 이 경우에 원치 않은 커패시턴스가 생길 정도로 다중 버스들이 너무 많은 활성 영역을 뒤덮지 않도록 한다
제2 전계 판(74)의 형성 후에, 구조는 실리콘 질화물과 같은 유전성 패시베이션(passivation) 층(미도시)으로 뒤덮일 수 있다. 실리콘 질화물 유전성 패시베이션은 예를 들어, 미국 특허 번호 제6,586,761호인 Wu 등의 "Group Ⅲ Nitride Based FETS And HEMTS With Reduced Trapping And Method For Producing The Same"에 개시된 바와 같이 형성될 수 있는데, 이것에 개시된 내용은 본 명세서에 전적으로 기술된 바와 같이 본 명세서에 참조 병합된다.
다중 전계 판 배열은 장치에서 피크 전기 전계를 줄일 수 있는데, 이것은 증가된 항복 전압과 감소된 트랩핑(trapping)라는 결과를 가져올 수 있다. 상술한 바와 같이 배열되면, 소스-연결 전계 판을 포함하는 다중 전계 판들의 차폐 효과가 트랜지스터 장치의 게이트와 드레인 간의 커패시턴스를 감소시킬 수 있고, 이는 입력-출력 절연을 향상시킬 수 있다.
전계 판은 게이트 모서리의 드레인 쪽 상에서 전기 전계의 분포를 바꿀 수 있고, 그 피크 값을 감소시킬 수 있다. 이것은 장치 항복 전압을 증가시킬 뿐 아니라, 고전계 트랩핑 효과를 감소시킬 수 있으므로, 고 주파수들에서 전류-전압 스윙들을 향상시킬 수 있다. 게이트-연결 전계 판을 포함하는 전계 판 구조의 타협 조건(trade-off)은 저전압들에서 게이트와 드레인의 커패시턴스의 부가와 고전압들에서 게이트와 드레인의 결핍 길이의 신장을 포함하는데, 이것은 장치의 이득을 감소시킬 수 있다. 그러나, 본 발명의 일부 실시예들은 바람직하게 높은 이득을 가지는, 전계 판들을 가지는 넓은 밴드갭 전계 효과 트랜지스터들을 제공할 수 있다.
제1 스페이서 층(62)의 두께는 제1 전계 판(64) 아래의 추가적인 채널 공핍 때문에 온셋(onset) 전압에 영향을 미치고, 반면에 전계 판 길이(LFD1+LFD2)는 전계 형상 변경 영역의 사이즈에 영향을 미친다. 양호한 주파수 성능을 유지하기 위하여, 기본적인 디자인 지침은 전계 판에 의한 커패시턴스의 부가를 원래의 게이트 커패시턴스의 10 내지 15% 내로 제한하는 것일 수 있다. 제2 전계 판(74)과 드레인 사이의 간격(LGD-LFD1-LFD2)은 너무 이른 항복을 피할 수 있도록 2 μm보다 크게(즉, >2μm) 설정될 수 있다. 게이트와 소스 간 거리(LGS)는 약 1μm일 수 있다.
제2 전계 판(74)은 전자 빔 증발에 의해 형성될 수 있고, 제1 전계 판(64)의 구성과 유사한 구성을 가질 수 있다. 다시 말해, 제2 전계 판(74)은 약 50 내지 500 nm 두께의 니켈 층과 약 100 내지 1000 nm 두께의 금 층을 가지는 Ni/Au 구조를 포함할 수 있다. 특별한 실시예들에서, 제2 전계 판(74)은 약 20 nm의 니켈과 약 450 nm의 금을 포함할 수 있다.
제3 트랜지스터 구조(300)가 도 3에 나타난다. 도 2에 도시된 제2 트랜지스터 구조(200)와 같이, 제3 트랜지스터 구조(300)도 이중 전계 판 구조를 가진다. 그러나, 도 3에 도시된 바와 같이, 제3 트랜지스터 구조(300)는 게이트(24)와 일체로 형성되지 않는 제1 전계 판(364)을 가진다. 오히려, 제1 스페이서 층(362)이 배리어 층(18)과 게이트(24)를 뒤덮도록 형성되고, 제1 전계 판(364)이 제1 스페이서 층(362) 상에 형성된다. 제2 스페이서 층(372)은 제1 스페이서 층(362)과 제1 전계 판(364)을 뒤덮고, 제2 전계 판(374)는 제2 스페이서 층(372) 상에 형성된다. 제2 전계 판은 소스 콘택(20)과 드레인 콘택(22) 모두를 향하여 연장될 수 있다(즉, LFS2>0이고, LFD2>0).
제1 스페이서 층(362) 및 제2 스페이서 층(372)은 상술한 바와 같이, 제1 스 페이서 층(62)과 제2 스페이서 층(72)과 유사한 물질로 형성될 수 있고, 제1 전계 판(372)과 제2 전계 판(374)는 상술한 바와 같이 제2 전계 판(74)과 유사한 물질로 형성될 수 있다.
제1 전계 판(364) 및/또는 제2 전계 판(374)는 소스 콘택(20) 또는 게이트 콘택(24)에 전기적으로 연결될 수 있다.
일부 경우들에서, 제2 장치 구조(200)는 제3 장치 구조(300)에 비해 개선된 안정성 및/또는 신뢰성을 가질 수 있다.
본 명세서에서 개시된 것을 제외하고, 예시적인 장치들의 제조를 위한 에피-구조 및 공정 단계들은 Wu 등의 IEDM Tech Dig., Dec. 2-5, 2001, pp. 378-380에 개시된 것들과 같은 종래의 제조 기술들을 이용하여 수행될 수 있고, 이것에 개시된 내용은 전적으로 기술된 것과 같이 본 명세서에 참조 병합된다.
예시 장치들
단일 전계 판 구조를 가지는 제1 예시 장치는 고 순도의 반절연성 SiC 기판(12)을 포함한다. AlN 버퍼 층(14)은 기판(12) 상에 형성되고, 약 200nm의 두께를 가진다. GaN 제1 채널 서브층(16A)은 버퍼 층(12) 상에 제공되고, 약 0.8μm의 두께를 가진다. 제1 채널 서브층(16A)은 약 1x1018/cm3의 농도에서 Fe로 도핑된다. 약 0.8μm의 두께를 가지는 GaN 제2 채널 서브층(16B)은 제1 채널 서브층(16A) 상에 형성된다. 제2 채널 서브층(16B)은 의도하지 않고 도핑되지만, 내부에서 제1 채널 서브층(16A)으로부터의 거리에 따라 감소하는 잔여 농도의 Fe 도판트를 가진다.
제1 배리어 서브층(18A)은 제2 채널 서브층(16B) 상에 제공된다. 제1 배리어 층은 AlN으로 형성되고, 약 0.8 nm의 두께를 가진다. 약 25%의 Al을 갖는 AlGaN을 포함하는 제2 배리어 층(18B)은 제1 배리어 서브층(18A) 상에 제공되고 약 25 nm의 두께를 가진다.
Si3N4로 형성되는 제1 스페이서 층(62)은 제2 배리어 서브층(18B) 상에 제공되고 약 200 nm의 두께를 가진다.
소스 콘택(20) 및 드레인 콘택(22)은 제1 및 제2 배리어 층들(18A, 18B)을 통하여 연장되고, 약 220 nm의 전체 두께에 대하여 각각 약 10nm/120nm/30nm/50nm의 두께를 가지는 Ti/Al/Ni/Au로 구성된다. 게이트 콘택(24)은 또한 제2 배리어 서브층(18B) 상에 제공되고 약 470 nm(20 nm의 Ni/450 nm의 Au)의 전체 두께를 가지는 Ni/Au이다. 제1 전계 판(64)은 제1 스페이서 층(62) 상에 제공되고 게이트(24)와 동일한 구성을 가진다. 또한, LG는 0.55 μm이고, LFS는 0.3 μm이며, LFD1은 1 μm이다.
이중 전계 판 구조를 가지는 제2 예시 장치는, 이러한 제2 예시 장치에서 LFD1은 0.5 μm이고 제1 스페이서 층(62)의 두께가 약 100 nm인 점을 제외하면, 제1 예시 장치와 동일한 구조를 가진다.
제2 예시 장치 구조는 제1 전계 판(64) 과 제1 스페이서 층(62) 상에 약 100 nm의 두께를 가지는 제2 Si3N4 스페이서 층(72)을 더 포함한다. 제2 전계 판(74)은 게이트에 겹치고, 약 1.2 nm의 거리(LFD2)만큼 드레인 콘택(22)을 향하여 확장하며, 제1 및 제2 전계 판들(64, 74)의 전체 길이는 약 1.7 μm이다. 제2 전계 판(74)은 소스 콘택에 전기적으로 연결된다.
제2 예시 구조는 246 μm의 게이트 폭을 가진다.
상술한 예시 장치들의 성능이 이제 설명된다. 다르게 지시되지 않는 한, 도 4 및 5를 참조하여 후술되는 장치들은 상술된 제2 예시 구조를 가지는 장치들이다. 그러나, 본 발명의 실시예들은 그러한 특별한 장치들에 한정되게 해석되어서는 아니 되고, 본 명세서에서 기술된 성능 특성들을 제공할 수 있는 다른 장치들을 포함한다. 또한, 동작의 다양한 이론들이 본 명세서에서 기술되더라도, 본 발명의 실시예들은 동작의 특별한 이론에 한정되게 해석되어서는 아니 된다.
제2 예시 장치 구조를 가지는 장치에 대하여 4 GHz에서 연속파(CW) 전력 스윕(sweep)이 측정되었고, 그 결과들이 도 4에 도시된다. 장치는 실온에서 그리고 VDS=135 V인 클래스 B 바이어스에서 웨이퍼 상에서 측정되었다. 도 4에 도시된 바와 같이, 장치는 24 dBm의 입력 레벨에서 40 W/mm를 초과하여 달성하였다. 4 GHz에서 연계 전력 부가 효율(PAE)은 60 %이고, 18.5 dB의 선형 이득을 가진다(대신호 이득 16 dB).
서로 다른 바이어스 클래스들에 대한 제2 예시 장치 구조를 가진 장치의 성능이 4 GHz에서 측정되었고, 그 결과들은 도 5에 나타난다. 도 5에서, 출력 전 력(Pout) 및 전력 부가 효율(PAE)는 28 V에서 148 V의 범위인 드레인 소스 간의 전압에 대하여 작성된다.
제2 예시 장치 구조의 구성은 일정 범위의 주파수들에 걸쳐 더 높은 이득을 허용할 수 있다. 예를 들어, 이러한 구성에 대한 높은 이득은 또한 10 GHz에서(즉, X 밴드 주파수들) 고 효율과 고 전력 동작을 이끌어 낸다. 제2 예시 장치와 유사한 장치는 10 GHz에서 테스트되었다. 10 GHz 장치는, LG가 0.5 μm이고 LFD1이 0.25 μm이며 LFD2가 0.3 μm인 점을 제외하면, 제2 예시 장치와 동일한 구성을 갖는다.
10 GHz에서, 이 장치는 VDS=28 V(클래스 C 동작)에서는 63 %의 전력 부가 효율 및 5.3 W/mm를, VDS=38 V(클래스 C 동작)에서는 64%의 전력 부가 효율 및 7.4 W/mm를 그리고 VDS=48 V(클래스 C 동작)에서는 62%의 전력 부가 효율 및 10.8 W/mm를 보인다.
이렇듯, 본 발명의 일부 실시예들은 RF, 마이크로파 및/또는 밀리미터파 주파수에서 넓은 밴드갭 전계 효과 트랜지스터들에 대하여 개선된 전력 성능을 제공할 수 있다. 본 발명의 일부 실시예들은 고효율, 고전력 및/또는 고이득 동작, 및/또는 높은 입력-출력 절연으로 인한(즉, 감소된 게이트 드레인 간 커패시턴스 CGD) 보다 안정한 동작을 제공할 수 있다.
본 발명의 실시예들이 고주파수(>1GHz) 동작과 연결하여 설명되어 왔지만, 본 발명의 일부 실시예들은 저 주파수들에서 고전압 어플리케이션들에 대하여 큰 치수들로 구현될 수 있다.
도면들과 상세한 설명에서, 본 발명의 전형적인 실시예들이 개시되어 왔으며, 비록 특정 용어들이 사용되어 왔으나, 그것들은 일반적이고 기술적인 의미로만 이용되어 왔으며 한정의 목적으로 이용되어서는 아니 된다.

Claims (29)

  1. III족-질화물 채널 층;
    상기 III족-질화물 채널 층 상의 게이트 콘택으로서, 전압이 상기 게이트 콘택에 인가될 때에 상기 채널 층의 전도도를 조절하도록 구성되고, 1 GHz를 초과하는 주파수에서 상기 채널 층의 전도도의 조절을 허용하도록 구성되는 길이를 가지는 게이트 콘택;
    상기 III족-질화물 채널 층 상의 소스 콘택 및 드레인 콘택;
    상기 게이트 콘택 상의 절연층; 및
    상기 절연층 상에 위치하고, 상기 소스 콘택에 전기적으로 연결되는 전계 판(field plate)을 포함하고,
    상기 채널 층은 제1 채널 서브층 및 상기 제1 채널 서브층 상의 제2 채널 서브층을 포함하고, 상기 제1 채널 서브층은 GaN을 포함하고, 적어도 1x1017/cm3의 Fe 도판트(dopants) 농도를 가지며, 상기 제2 채널 서브층은 GaN을 포함하고, 상기 제1 채널 서브층으로부터의 거리에 따라 감소하는 Fe 도판트 농도를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 채널 층 상의 III족-질화물 배리어 층(barrier layer)을 더 포함하고,
    상기 게이트 콘택은 상기 배리어 층 상에 위치하는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 배리어 층은 상기 채널 층 상의 제1 배리어 서브층 및 상기 제1 배리어 서브층 상의 제2 배리어 서브층을 포함하고,
    상기 제1 배리어 서브층은 AlN을 포함하고, 상기 제2 배리어 서브층은 AlxGa1 - xN을 포함하고, 0.15≤x≤0.45인 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 배리어 서브층은 0 내지 4 nm의 두께를 가지고, 상기 제2 배리어 서브층은 10 내지 50 nm의 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 삭제
  6. 제2항에 있어서,
    상기 전계 판은 상부 전계 판을 포함하고,
    상기 전계 효과 트랜지스터는
    상기 배리어 층 상의 스페이서 층; 및
    상기 게이트에 전기적으로 연결되고, 상기 게이트 콘택의 드레인 측으로부터 상기 드레인 콘택을 향하여 거리(LFD1)만큼 상기 스페이서 층을 가로질러 연장되는 하부 전계 판을 더 포함하고,
    상기 상부 전계 판은 상기 하부 전계 판의 드레인 측 가장자리로부터 상기 드레인 콘택을 향하여 거리(LFD2)만큼 연장되고,
    상기 거리(LFD1)와 상기 거리(LFD2)의 합은 1.0 내지 2.5 μm인 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제6항에 있어서,
    상기 거리(LFD1)는 0.5 μm이고, 상기 거리(LFD2)는 1.2 μm인 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제6항에 있어서,
    상기 하부 전계 판은 또한 상기 스페이서 층을 가로질러 상기 소스 콘택을 향하여 0μm 내지 0.5μm의 거리만큼 연장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제6항에 있어서,
    상기 스페이서 층은 SiN을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. III족-질화물 채널 층;
    상기 III족-질화물 채널 층 상의 게이트 콘택;
    상기 III족-질화물 채널 층 상의 소스 콘택 및 드레인 콘택;
    상기 게이트 콘택 상의 절연층; 및
    상기 절연층 상에 위치하고 상기 소스 콘택에 전기적으로 연결된 전계 판을 포함하고,
    상기 채널 층은 제1 채널 서브층과 상기 제1 채널 서브층 상의 제2 채널 서브층을 포함하고, 상기 제1 채널 서브층은 GaN을 포함하고, 적어도 1x1017/cm3의 Fe 도판트 농도를 가지며, 상기 제2 채널 서브층은 GaN을 포함하고, 상기 제1 채널 서브층으로부터의 거리에 따라 감소하는 Fe 도판트 농도를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 제15항에 있어서,
    상기 채널 층 상의 III족-질화물 배리어 층을 더 포함하고,
    상기 게이트 콘택은 상기 배리어 층 상에 위치하는 것을 특징으로 하는 전계 효과 트랜지스터.
  17. 제16항에 있어서,
    상기 배리어 층은 상기 채널 층 상의 제1 배리어 서브층 및 상기 제1 배리어 서브층 상의 제2 배리어 서브층을 포함하고,
    상기 제1 배리어 서브층은 AlN을 포함하고, 상기 제2 배리어 서브층은 AlxGa1 - xN을 포함하고, 0.15≤x≤0.45인 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 제17항에 있어서,
    상기 제1 배리어 서브층은 0 내지 4 nm의 두께를 가지고, 상기 제2 배리어 서브층은 10 내지 50 nm의 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터.
  19. 삭제
  20. 제16항에 있어서,
    상기 전계 판은 상부 전계 판을 포함하고,
    상기 전계 효과 트랜지스터는
    상기 배리어 층 상의 스페이서 층; 및
    상기 게이트에 전기적으로 연결되고, 상기 게이트 콘택의 드레인 측 가장자리로부터 상기 드레인 콘택을 향하여 거리(LFD1)만큼 상기 스페이서 층을 가로질러 연장되는 하부 전계 판을 더 포함하고,
    상기 상부 전계 판은 상기 하부 전계 판의 드레인 측 가장자리로부터 상기 드레인 콘택을 향하여 거리(LFD2)만큼 연장되고,
    상기 거리(LFD1)와 상기 거리(LFD2)의 합은 0.3 내지 1.0 μm인 것을 특징으로 하는 전계 효과 트랜지스터.
  21. 제20항에 있어서,
    상기 거리(LFD1)는 0.25 μm이고, 상기 거리(LFD2)는 0.3 μm인 것을 특징으로 하는 전계 효과 트랜지스터.
  22. 제20항에 있어서,
    상기 하부 전계 판은 또한 상기 스페이서 층을 가로질러 상기 소스 콘택을 향하여 0 μm 내지 0.5 μm의 거리만큼 연장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  23. 제20항에 있어서,
    상기 스페이서 층은 SiN을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
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