CN110582846B - 具有旁路栅极晶体管的高功率mmic器件 - Google Patents

具有旁路栅极晶体管的高功率mmic器件 Download PDF

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Abstract

提供了单片微波集成电路，该单片微波集成电路包括具有形成于其上的晶体管和至少一个附加电路的衬底。该晶体管包括在第一方向上延伸的漏极触件、与该漏极触件平行地在第一方向上延伸的源极触件、在源极触件和漏极触件之间在第一方向上延伸的栅极指以及在该第一方向上延伸的栅极跳线。栅极跳线在沿着第一方向彼此间隔开的两个或更多个位置处导电地连接到栅极指。

Description

具有旁路栅极晶体管的高功率MMIC器件
技术领域
本文描述的发明构思涉及微电子器件，并且更具体地，涉及具有基于单位单元的结构的高功率、高频率晶体管。
背景技术
近年来，在诸如射频(500MHz)、S波段(3GHz)和X波段(10GHz)之类的高频率下操作的同时需要高功率处理能力的电路已变得越来越普遍。由于高功率、高频率电路的增加，对在能够可靠地以射频和微波频率操作的同时仍然能够处理较高的功率负载的晶体管的需求也相应地增加。
为了提供增加的输出功率，已经开发了具有较大的栅极外围的晶体管。一种用于增加晶体管的有效栅极外围的技术是提供并联连接的多个晶体管单元。例如，如图1中所示，高功率晶体管可以包括在相应的细长源极和漏极触件之间平行地延伸的多个栅极指。
特别地，图1示出了常规晶体管结构10的金属布局，该常规晶体管结构10包括在半导体结构20上的栅极焊盘12、源极焊盘22和漏极焊盘32。图1是该器件的平面视图(即，从上方向下看该器件)。如图1中所示，在常规晶体管10中，栅极焊盘12通过栅极总线14连接到在第一方向(例如，图1中所示的y方向)上平行地延伸的多个栅极指16。源极焊盘22经由源极总线24连接至多个平行的源极触件26，并且漏极焊盘32经由漏极总线34连接至多个漏极触件36。每个栅极指16沿着y方向在一对相邻的源极和漏极触件26、36之间延伸。在框40处示出了晶体管10的单位单元，并且该单位单元包括在相邻的源极和漏极触件26、36之间延伸的栅极指16。“栅极宽度”指的是源极和漏极触件26、36在y方向上重叠的距离。即，栅极指16的“宽度”指的是平行于相邻的源极/漏极触件26、36延伸的栅极指16的大小(沿着y方向的距离)。器件的栅极外围指的是器件10的每个栅极指16的栅极宽度之和。
除了增加单位单元之外，可以通过使栅极指更宽(即，在y方向上更长)来增加多单元晶体管器件的栅极外围。然而，随着器件的栅极指变得更宽，器件的高频率性能可能受到不利影响。另外，使栅极指变宽通常意味着栅极指必须处理增加的电流密度，这可能导致栅极指金属化的电迁移。
发明内容
根据一些实施例的晶体管器件包括在第一方向上延伸的源极触件、与源极触件相邻地在第一方向上延伸的栅极指以及与栅极指相邻的漏极触件。栅极指在漏极触件和源极触件之间。栅极焊盘在沿着栅极指的多个点处电连接到栅极指。
该器件进一步包括在第一方向上延伸并且导电连接到栅极焊盘的栅极跳线。栅极焊盘通过栅极跳线导电连接到沿着栅极指的多个点中的至少一个。
该器件可以进一步包括：栅极总线，连接至栅极跳线和栅极指；以及栅极信号分配条，在第一方向上与栅极总线间隔开，并且将栅极跳线连接至栅极指。
根据进一步实施例的晶体管器件包括：栅极焊盘；栅极指，在栅极指上的第一位置处与栅极焊盘导电接触并且在第一方向上延伸；以及与栅极焊盘导电接触并且在第一方向上延伸的栅极跳线。栅极跳线在栅极指上的与第一位置间隔开的第二位置处导电连接至栅极指，以使得在栅极焊盘处接收的栅极信号在第一位置和第二位置处被施加至栅极指。
根据进一步实施例的晶体管器件包括栅极总线、与栅极总线接触并且在第一方向上延伸的栅极指以及与栅极总线接触并且在第一方向上延伸的栅极跳线，其中，栅极跳线在沿着栅极指的在第一方向上与栅极总线间隔开的位置处与栅极指导电接触。
根据进一步实施例的晶体管器件包括衬底、在衬底上的栅极总线以及在衬底上并且在第一方向上延伸的第一和第二源极触件段。第一和第二源极触件段在第一方向上通过间隙彼此间隔开。该器件进一步包括在衬底上并且连接到栅极总线的栅极指。栅极指在第一方向上与源极触件段相邻地延伸。该器件进一步包括：在衬底上与栅极指相邻的漏极触件，其中栅极指在漏极触件和源极触件段之间；栅极跳线，连接到栅极总线，其中栅极跳线提供在源极触件段之上并且在第一方向上延伸；以及栅极信号分配条，在衬底上并且从第一和第二源极触件段之间的间隙延伸到栅极指。栅极信号分配条在第一方向上与栅极总线间隔开的栅极信号分配点处接触栅极指，并且栅极信号分配条导电连接到栅极跳线。
根据进一步实施例的晶体管包括：沿着第一轴延伸的漏极触件；沿着平行于第一轴的第二轴延伸的源极触件；在源极触件和漏极触件之间延伸的栅极指；以及电连接到栅极指的多个间隔开的栅极电阻器。当从上方观察晶体管时，至少第一栅极电阻器设置在第一轴和第二轴之间的区域的一部分中，该部分在栅极指的第一端和第二端之间。
在一些实施例中，栅极指可以包括彼此电连接的多个不连续的、共线的栅极指段。该晶体管可以进一步包括栅极跳线，该栅极跳线电连接在栅极总线和第一栅极指段之间。第一栅极电阻器可以沿着在栅极跳线和第一栅极指段之间的电气路径插入。该晶体管还可以包括第一栅极信号分配条，该第一栅极信号分配条沿着栅极跳线和第一栅极指段之间的电气路径插入。第一栅极电阻器可以沿着第一栅极信号分配条和第一栅极指段之间的电气路径插入。每个栅极指段可以是相应的栅极分裂部的部分，并且晶体管可以进一步包括定位在两个相邻的栅极分裂部之间的奇模电阻器(odd mode resistor)。
在一些实施例中，源极触件包括多个共线的不连续的源极触件段，并且栅极跳线在源极触件之上延伸。第一栅极信号分配条可以在两个相邻的源极触件段之间的间隙中延伸。奇模电阻器可以插入在第一栅极信号分配条和与第一栅极信号分配条共线的第二栅极信号分配条之间。此外，该晶体管可以包括第二源极触件，该第二源极触件包括其之上没有栅极跳线延伸的多个共线的不连续的源极触件段，并且奇模电阻器可以在该第二源极触件的源极触件段中的两个相邻的源极触件段之间。
根据又进一步实施例的晶体管包括在第一方向上延伸的源极触件、在第一方向上延伸的栅极跳线以及栅极指，栅极指包括彼此可以共线的多个不连续的栅极指段。该晶体管进一步包括多个间隔开的栅极电阻器，这些栅极电阻器电连接到栅极跳线。第一栅极指段通过第一栅极电阻器连接到栅极跳线。
在一些实施例中，源极触件包括多个不连续的源极触件段，并且第一栅极电阻器在两个相邻的源极触件段之间的间隙中。栅极跳线可以在至少一些源极触件段之上延伸。晶体管可以进一步包括：漏极触件，在第一方向上与栅极指相邻地延伸，以使得栅极指在源极触件和漏极触件之间延伸；第二栅极指，包括在第一方向上延伸的多个不连续且共线的栅极指段，以使得漏极触件在栅极指和第二栅极指之间延伸；以及第二源极触件，包括在第一方向上与第二栅极指相邻地延伸的多个不连续的源极触件段。可以在第二源极触件的源极触件段中的两个相邻的源极触件段之间的间隙中提供奇模电阻器。
栅极信号分配条可以在栅极跳线和第一栅极指的第一栅极指段之间以及在栅极跳线和第二栅极指的第一栅极指段之间延伸。栅极信号分配条可以位于源极触件的源极触件段中的两个相邻的源极触件段之间的间隙中。奇模电阻器可以连接在栅极信号分配条和第二栅极信号分配条之间，该第二栅极信号分配条将多个附加栅极指的栅极指段连接至第二栅极跳线。
根据进一步实施例的晶体管包括多个栅极指，所述多个栅极指在第一方向上延伸并且在垂直于第一方向的第二方向上彼此间隔开。每个栅极指包括至少间隔且大致共线的第一栅极指段和第二栅极指段，其中第一栅极指段在第一方向上通过在第二方向上延伸的间隙区域与第二栅极指段分开。电阻器设置在间隙区域中。
在一些实施例中，晶体管进一步包括：在第一方向上延伸的多个源极触件，每个源极触件包括多个不连续的源极触件段，并且每个源极触件在相应的栅极指对的栅极指之间延伸；以及在第一方向上延伸的多个漏极触件，每个漏极触件在相应的栅极指对之间延伸。栅极总线可以电连接到栅极指，并且栅极跳线可以电连接到栅极总线，其中栅极跳线沿着栅极指段中的至少一些栅极指段和栅极总线之间的电气路径插入。
在一些实施例中，电阻器可以是奇模电阻器，其定位在源极触件中的一个的源极触件段中的两个相邻的源极触件段之间。在其它实施例中，电阻器可以是沿着栅极跳线和第一栅极指的第一栅极指段之间的电气路径插入的栅极电阻器。在这些实施例中，栅极电阻器可以沿着第一栅极信号分配条插入，该第一栅极信号分配条在栅极跳线和第一栅极指的第一栅极指段之间延伸。
依据本发明的进一步实施例，提供了单片微波集成电路，其包括具有形成于其上的晶体管和至少一个附加电路的衬底。该晶体管包括在第一方向上延伸的漏极触件、与该漏极触件平行地在第一方向上延伸的源极触件、在源极触件和漏极触件之间在第一方向上延伸的栅极指以及在该第一方向上延伸的栅极跳线。源极触件在垂直于第一方向的第二方向上与漏极触件间隔开。栅极跳线在沿着第一方向彼此间隔开的两个或更多个位置处导电地连接到栅极指。栅极跳线在第二方向上延伸并且垂直于第一方向的平面中的截面的面积是栅极指在该平面中的截面的面积的至少五倍。在一些实施例中，栅极跳线的该截面的面积可以是栅极指的对应截面的面积的十倍、二十倍或者甚至三十倍。
在一些实施例中，至少一个附加电路可以是阻抗匹配电路，并且晶体管可以是高电子迁移率晶体管。
在一些实施例中，栅极指包括多个物理上不连续的栅极指段，栅极指段通过栅极跳线彼此电连接。不连续的栅极指段可以是共线的。
在一些实施例中，栅极跳线可以在衬底上方与栅极指位于不同的水平处。
在一些实施例中，源极触件可以包括彼此电连接的多个不连续的源极触件段。在这样的实施例中，栅极跳线可以在源极触件段中的至少一个源极触件段之上延伸并且可以与源极触件电绝缘。栅极跳线不必是在所有源极触件段之上延伸。
在一些实施例中，单片微波集成电路可以是放大器。该放大器可以包括至少一个驱动器级和输出级，并且该输出级可以包括至少一个晶体管。
在一些实施例中，栅极跳线可以与漏极触件，源极触件和/或栅极指中的至少一个垂直地重叠。
依据本发明的进一步实施例，提供了单片微波集成电路，其包括具有形成于其上的晶体管和至少一个附加电路的衬底。所述至少一个晶体管包括多个栅极指，所述多个栅极指在第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此间隔开，每个所述栅极指包括彼此电连接的间隔开且大致共线的第一和第二栅极指段，其中第一栅极指段在第一方向上通过在第二方向上延伸的间隙区域与第二栅极指段分开。栅极跳线可以与漏极触件、源极触件和/或栅极指中的至少一个垂直地重叠。
在一些实施例中，晶体管进一步包括：在第一方向上延伸的多个源极触件，每个源极触件在相应的栅极指对之间延伸；以及在第一方向上延伸的多个漏极触件，每个漏极触件在相应的栅极指对的栅极指之间延伸。单片微波集成电路可以进一步包括：电连接到栅极指的栅极总线；以及电连接到栅极总线的栅极跳线，其中，栅极跳线沿着第二栅极指段中的至少一个和栅极总线之间的电气路径插入。栅极跳线在第二方向上延伸并且垂直于第一方向的平面中的截面的面积是栅极指在该平面中的截面的面积的至少五倍。在其它实施例中，栅极跳线的该截面的面积可以是栅极指的对应截面的面积的十倍、二十倍或甚至三十倍。栅极跳线可以在衬底上方与栅极指位于不同的水平处。栅极跳线可以在第一源极触件的至少一部分之上延伸。在一些实施例中，第一源极触件可以包括多个不连续的源极触件段。在这样的实施例中，栅极跳线可以不在源极触件段中的离栅极总线最远的源极触件段之上延伸。
在一些实施例中，至少一个附加电路可以是阻抗匹配电路。单片微波集成电路包括放大器。放大器可以包括至少一个驱动器级和输出级，其中输出级包括晶体管。
在一些实施例中，晶体管可以是高电子迁移率晶体管。
附图说明
附图示出了本发明的某个或某些实施例，附图被包括以提供对本发明的进一步理解并被并入本申请并构成本申请的一部分。在附图中：
图1是常规多单元晶体管的金属布局的平面视图。
图2是根据一些实施例的晶体管的金属布局的平面视图。
图3是图2的晶体管的局部等距视图。
图4是沿着图2的线A-A’截取的图2的晶体管的局部截面图。
图5是图2的晶体管的较大版本的平面视图。
图6是图5的晶体管的一小部分的详细平面视图。
图7A是沿着图2的线B-B’截取的晶体管器件的单位单元的截面图。
图7B是沿着图2的线C-C’截取的晶体管器件的单位单元的截面图。
图8是根据进一步实施例的晶体管的金属布局的平面视图。
图9A是沿着图8的线A-A’截取的局部截面图。
图9B是沿着图8的线B-B’截取的局部截面图。
图10是图8的晶体管的较大版本的平面视图。
图11是图10的晶体管的一小部分的详细平面视图。
图12是根据附加的实施例的晶体管的金属布局的平面视图。
图13是根据又附加实施例的晶体管的金属布局的平面视图。
图14是根据又进一步实施例的晶体管的金属布局的平面视图。
图15是根据附加的实施例的晶体管的金属布局的平面视图。
图16是在其上形成有多个MMIC器件的常规晶片的示意图。
图17是常规的两级MMIC放大器的平面视图。
图18A和图18B是常规的两级MMIC放大器以及包括各自包括具有分段的栅极指的单位单元FET晶体管的FET驱动器级和FET输出级的MMIC放大器的示意性平面视图。
图19A和图19B是将图18A的常规的两级MMIC放大器与根据本发明的实施例的两级MMIC放大器的相对尺寸进行比较的示意图。
图20A-图20C是根据本发明的进一步实施例的数个示例MMIC放大器的示意图。
图20D是根据本发明的进一步实施例的MMIC开关的示意图。
具体实施方式
在下文中参考示出了本发明的实施例的附图，更全面地描述了本发明构思的实施例。然而，本发明构思可以以许多不同的形式来体现，并且不应被解释为限于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将向本领域技术人员充分传达本发明构思的范围。相似的数字贯穿全文表示相似的元件。
本发明构思的实施例提供了具有大的有效栅极宽度的多单元晶体管器件。通过在沿着栅极指的宽度的多个位置处将栅极信号馈送到栅极指，可以改善晶体管的高频率增益性能，并且可以减少通常与宽栅极指相关联的电迁移问题。根据一些实施例，可以通过在单位单元的源极区域之上添加第二金属层以充当栅极跳线来适应多单元晶体管器件的较大的栅极宽度。栅极跳线在沿着栅极指的多个位置处连接到栅极指，有效地将栅极指分为多个段。可以由在源极触件之上和上方延伸的第二金属层来提供栅极跳线。栅极跳线可以插入在栅极焊盘和至少一些栅极指段之间，并且可以将栅极焊盘电连接到栅极指段。在一些实施例中，栅极跳线可以在漏极触件或栅极指之上和上方延伸，而不是在源极触件之上和上方延伸。
通过将栅极指有效地分为多个段并借助于栅极跳线将栅极信号分配给每个栅极指段，可以改善晶体管的增益性能，并可以缓解电迁移问题。
因此，本发明构思的实施例提供了为每个栅极指限定串联的多个单位单元的晶体管布局。单独地，每个单位单元具有较短的有效栅极宽度。然而，当串联连接时，单位单元可以增加单个栅极指的有效宽度。串联连接的单位单元的栅极指借助于在单位单元的源极触件之上延伸的第二金属桥连接到栅极总线。金属桥在源极触件之间连接至连接条，连接条沿着源极触件之间的衬底表面延伸并连接至栅极指。
具有如本文所述的布局的晶体管可以具有较高的频率性能和较高的输出功率，同时具有减小的电流密度，这可以改善器件可靠性。
依据本发明的进一步实施例，提供了具有大的有效栅极宽度的多单元晶体管，其中多个串联栅极电阻器(在本文中也被称为“栅极电阻器”)分配在整个器件中。例如，晶体管可以具有分段的栅极指，并且可以为每个栅极指段或成对的栅极指段提供串联栅极电阻器。这种方法通过使反馈回路有足够的损耗来避免高水平的不稳定性，从而打破了晶体管结构的栅极指和漏极内的长反馈回路。分布式串联栅极电阻器可以例如定位在栅极指的栅极指段之间提供的间隙区域中。
因此，在一些实施例中，提供了晶体管，该晶体管包括：沿着第一轴延伸的漏极触件；沿着平行于第一轴的第二轴延伸的源极触件；以及在源极触件和漏极触件之间延伸的栅极指。栅极指可以包括通过一个或多个其它结构(例如，栅极跳线)彼此电连接的多个物理上不连续的、共线的栅极指段。该晶体管进一步包括电连接至栅极指的多个间隔开的栅极电阻器。当从上方观察晶体管时，至少一个栅极电阻器设置在第一轴和第二轴之间的区域的一部分中，该部分在栅极指的第一端和第二端之间。在一些实施例中，栅极跳线可以电连接到栅极指，并且栅极跳线可以电连接到栅极总线。栅极跳线可以沿着第一栅极指段与栅极总线之间的电气路径插入，并且第一栅极电阻器可以沿着栅极跳线与第一栅极指段之间的电气路径插入。
在其它实施例中，提供了晶体管，该晶体管包括在第一方向上延伸的源极触件、在第一方向上延伸的栅极跳线以及栅极指，该栅极指包括在第一方向上延伸的多个不连续的栅极指段。晶体管进一步包括多个间隔开的栅极电阻器，每个栅极电阻器电连接到栅极跳线。栅极指段中的第一栅极指段通过第一栅极电阻器连接到栅极跳线。
依据本发明的又进一步实施例，提供了具有大的有效栅极宽度的多单元晶体管，其中多个奇模电阻器分配在整个器件中。在示例实施例中，可以在形成于“栅极分裂部”之间的间隙区域中提供奇模电阻器，其中，栅极分裂部指的是多个栅极指段彼此平行地延伸的区域。奇模电阻器可以分配在这些间隙区域中，以进一步改善晶体管的稳定性。上述栅极电阻器也可以位于这些间隙区域中。
因此，在附加的实施例中，提供了包括多个栅极指的晶体管，该多个栅极指在第一方向上延伸并且在垂直于第一方向的第二方向上彼此间隔开，每个栅极指至少包括彼此电连接的间隔开且大致共线的第一和第二栅极指段，其中第一栅极指段通过在第二方向上延伸的间隙区域在第一方向上与第二栅极指段分开。至少一个电阻器设置在间隙区域中。至少一个电阻器可以是奇模电阻器和/或串联栅极电阻器。
与常规晶体管相比，根据本发明构思的实施例的晶体管可以具有大的有效栅极宽度，支持增加的功率密度水平并且表现出改善的频率响应。附加地，栅极串联电阻器和奇模电阻器(如果提供的话)可以帮助防止反馈回路，该反馈回路可能会以足够低而接近或处于晶体管的操作频率范围内的频率生成不想要的信号。因此，晶体管还可以表现出增加的稳定性，并因此可以具有改善的产量和/或更好的可靠性。
将意识到，上述实施例可以以任何方式组合。例如，可以提供包括分布式栅极电阻器和分布式奇模电阻器两者的晶体管。同样，具有未分段的栅极指的晶体管可以包括分布式栅极电阻器和分布式奇模电阻器之一或两者。
依据本发明的又进一步实施例，提供了使用一个或多个旁路栅极晶体管的基于FET的MMIC器件。例如，提供了在放大器的一个或多个级中使用旁路栅极晶体管的MMIC放大器。在示例实施例中，MMIC放大器可以包括输入阻抗匹配网络、FET驱动器级、级间阻抗匹配网络、FET输出级和输出阻抗匹配网络。至少FET输出级可以包括旁路栅极晶体管。由于与常规的FET晶体管相比，栅极旁路晶体管的栅极宽度可以增加，因此MMIC放大器可以具有物理上更大并且因此功率处理能力增加的FET输出级。
现在将参考图2-图15更详细地描述根据本发明的实施例的旁路栅极晶体管的示例实施例。
图2是根据一些实施例的晶体管100的金属布局的平面视图。该晶体管形成在半导体结构120上，该半导体结构120包括以下将详细描述的一个或多个器件外延层。为了易于理解，简化了图2的布局，并且该布局包括连接至栅极总线114的栅极焊盘112和连接至漏极总线134的漏极焊盘132。为说明清楚起见，图2中省略了源极焊盘和源极总线，但在图5和图6中示出了源极焊盘和源极总线。
多个栅极指116连接到栅极总线114并且在y方向上延伸。同样地，多个漏极触件136连接到漏极总线134，并且与相应的栅极指116平行且相邻地延伸。尽管在图2中仅示出了四个栅极指116和三个漏极触件136，但是应当意识到，晶体管100可以具有更多的栅极指116和漏极触件136以使得晶体管具有大量的单位单元。
还提供了源极触件162，并且源极触件162在y方向上与相邻的栅极指116平行地延伸。源极触件162在y方向上被分成相应的源极触件段162a、162b和162c。源极触件段可以借助于横向地跨越器件结构(在x方向上)延伸的源极触件条连接。源极触件段162a、162b、162c也可以借助于其它方式连接。例如，可以提供将每个源极触件段162a、162b、162c电连接到位于例如器件的较低水平中的公共导电层的源极接触插塞。
源极触件段162a-162c中的相邻源极触件段由间隙162g分开。尽管图2示出了用于每个源极触件162的三个源极触件段162a-162c，但是本发明构思不限于这种配置，并且将意识到，源极触件162可以包括两个或更多个源极触件段162a-162c。
栅极指116可以在源极触件162的整个长度上与源极触件162平行地延伸。但是，由于源极触件162被分成源极触件段162a-162c，所以源极触件段162a、162b和162c为每个栅极指116限定了多个串联单位单元40a、40b、40c。也就是说，每个栅极指116充当多个单位单元40a、40b、40c的栅极触件，多个单位单元40a、40b、40c在栅极指116沿着其延伸并限定栅极指116的宽度的方向(y方向)上排列。因此，每个栅极指116对整个器件的栅极外围贡献的总宽度等于栅极指116在y方向上与相邻的源极触件段162a、162b和162c重叠的距离。
晶体管100进一步包括多个栅极跳线172，这些栅极跳线172沿着y方向与栅极指116平行地延伸。栅极跳线172可以形成在源极触件162之上，并且可以通过例如电介质层和/或气隙与源极触件162绝缘。因此，每个栅极跳线172可以“垂直地重叠”源极触件162中的相应一个，这意味着垂直于衬底的主表面的轴延伸通过每个栅极跳线172和源极触件162中的至少一个。在其它实施例中，每个栅极跳线172可以附加地和/或可替换地垂直地重叠相应的漏极触件126和/或相应的栅极指116，如将在以下进一步详细讨论的。栅极跳线172电连接到栅极总线114，并且在沿着栅极指116的多个位置处将每个栅极指116连接到栅极总线114。
特别地，栅极跳线172通过栅极信号分配条174连接到栅极指116，栅极信号分配条174提供在沿着器件的宽度的多个位置处，并且在源极触件段162a、162b和162c的相邻源极触件段之间的间隙162g内横向地(在x方向上)延伸。栅极信号分配条174在相应的栅极信号分配点176处接触栅极指116。因此，施加到栅极焊盘112的电气信号(“栅极信号”)被传送到栅极总线114，然后被传送到栅极跳线172，栅极跳线172在沿着栅极指116的宽度的多个位置(栅极信号分配点176)处将栅极信号分配到栅极指116。每个栅极指116的一端也可以直接连接到栅极总线114，如图2中所示。因此，在图2的实施例中，不是使栅极指116传送用于器件的整个宽度的栅极信号，而是栅极信号可以从栅极总线114行进到每个栅极指116上并且也可以由在器件的大部分宽度之上的栅极跳线172传送，然后在沿着器件的宽度的多个位置处分配到栅极指116。
栅极跳线172可以具有比栅极指116大的截面面积，因此可以比栅极指116更好地处理更高的电流密度，而没有诸如电迁移和高频率增益性能的降低之类的通常与栅极宽度增加相关联的问题。例如，在一些实施例中，栅极跳线172在第一平面(即，在x轴方向上延伸并且垂直于y轴方向的平面)中的截面的面积是栅极指116在第一平面中的截面的面积至少五倍，第一平面在x轴和z轴方向上延伸。在其它实施例中，栅极跳线172在第一平面中的该截面的面积可以是栅极指116在第一平面中的对应截面的面积的十倍、二十倍或甚至三十倍。将意识到，通过使栅极跳线172在x轴方向和/或z轴方向上比栅极指116延伸得更远，可以将栅极跳线172设计成与栅极指116的截面面积相比具有这种增加的截面面积。在一些实施例中，最方便的可能是将栅极跳线172设计成在x轴方向和/或z轴方向两者上比栅极指116延伸得更远。例如，在一些实施例中，栅极跳线172在x轴方向上的长度可以是其对应的栅极指116在x轴方向上的长度的至少两倍。在其它实施例中，栅极跳线172在x轴方向上的长度可以是其对应的栅极指116在x轴方向上的长度的至少三倍。在又其它实施例中，栅极跳线172在x轴方向上的长度可以是其对应的栅极指116在x轴方向上的长度的至少五倍。以下讨论的图7A示出了栅极跳线172在第一平面中的截面的面积如何可以大于栅极指116在第一平面中的截面的面积。在图7A中，栅极跳线172的截面面积可以是栅极指116的截面面积的五倍。如上所述，在其它实施例中，截面面积的这种差异可能更大(例如，相差10、20、30或甚至50倍)。本文公开的所有实施例中的栅极跳线相对于其相应的栅极指可以具有这些扩展的截面面积。
图3是晶体管100的金属布局的局部等距视图，并且图4是沿着图2的线A-A’截取的局部截面图。如在图3和图4中可以看到的，栅极跳线172形成在高于源极触件段162a、162b、162c、栅极指116、栅极总线114和栅极信号分配条174的金属水平的金属水平处。栅极跳线172通过垂直接触插塞178连接到栅极总线114和栅极信号分配条174。
栅极跳线172、栅极总线114、垂直接触插塞178和栅极信号分配条174可以由具有非常低电阻的诸如铜或铝之类的导电材料形成。
图5是晶体管100的较大版本的平面视图，并且图6是图5的金属布局的一小部分150(即，图5中的虚线框内的部分)的详细平面视图。晶体管100包括垂直地(在y方向上)延伸的多个单位单元40。每个单位单元40包括在器件的整个宽度延伸的一个栅极指116，并且被细分为如上所述在垂直方向(y方向)上布置的串联单位单元40a、40b、40c。在图5和图6中所示的实施例中，每个单位单元40的总宽度为1120微米，其中串联单位单元40a、40b和40c的宽度分别为370微米、380微米和370微米，但是本发明构思不限于这些特定的大小。以这种方式，可以增加器件的有效栅极宽度。
参考图6，在该结构的一端提供有栅极焊盘112和栅极总线114，而在该结构的另一端提供有漏极焊盘132和漏极总线134。源极焊盘122提供在该结构的侧面并且连接至源极总线124。源极总线124连接至在横向方向(x方向)上延伸以接触源极触件段162a、162b、162c的多个源极触件条。如上所述，源极触件段162a、162b、162c可以以其它方式电连接，诸如通过使用将每个源极触件段162a、162b、162c电连接到公共导电层的源极接触插塞。
图6中的晶体管100的器件布局的部分150的详细视图还示出了栅极指116、栅极跳线172、栅极信号分配条174和栅极信号分配点176，栅极信号分配条174在栅极信号分配点176处接触栅极指116。
图7A是沿着图2的线B-B’截取的晶体管器件100的单位单元40的截面图。图7B是沿着图2的线C-C’截取的单位单元40的截面图。如图7A-图7B中所示，晶体管结构100包括半导体结构120，该半导体结构120包括衬底200，该衬底200可以例如包括4H-SiC或6H-SiC。沟道层210形成在衬底200上，并且阻挡层220形成在沟道层210上。沟道层210和阻挡层220可以包括基于III族氮化物的材料，阻挡层220的材料具有比沟道层210的材料更高的带隙。例如，沟道层210可以包括GaN，而阻挡层220可以包括AlGaN。
由于阻挡层220和沟道层210之间的带隙的差异以及阻挡层220和沟道层210之间的界面处的压电效应，在沟道层210和阻挡层220之间的结处在沟道层210中感应出二维电子气(2DEG)。2DEG充当高导电层，其允许分别在源极触件段162b和漏极触件136下方的器件的源极和漏极区域之间的导电。源极触件段162b和漏极触件136形成在阻挡层220上。栅极指116形成在漏极触件136和源极触件段162b之间的阻挡层220上。栅极跳线172提供在源极触件段162b之上，并且通过垂直接触插塞178和栅极信号分配条174连接至栅极指116。垂直接触插塞178和栅极信号分配条174提供在源极触件段162a-162c的相邻源极触件段之间的间隙162g中，并且不与源极触件段162a-162c物理接触。
第一层间绝缘层232形成在漏极触件136、栅极指116、源极触件段162b和栅极信号分配条174之上。层间绝缘层232可以包括电介质材料，诸如SiN、SiO2等。垂直接触插塞178穿透第一层间绝缘层232。栅极跳线172形成在将栅极跳线172与源极触件段162b绝缘的第一层间绝缘层232上。第二层间绝缘层234可以形成在第一层间绝缘层232和栅极跳线172上。第二层间绝缘层234可以包括电介质材料，诸如SiN、SiO2等。
可以基于阻挡层220的成分来选择栅极指116的材料。然而，在某些实施例中，可以使用能够与基于氮化物的半导体材料进行肖特基接触的常规材料，诸如Ni、Pt、NiSix、Cu、Pd、Cr、W和/或WSiN。漏极触件136和源极触件段162可以包括可以形成与GaN的欧姆接触的诸如TiAlN之类的金属。
串联栅极电阻器和奇模电阻器可以包括在根据本发明的实施例的高功率晶体管中，以便稳定器件的栅极指和漏极内的反馈回路。在高功率器件中，栅极可能具有长的栅极宽度以增加器件的栅极外围，这会导致长的反馈回路。由于这些高功率晶体管具有大的跨导值，因此反馈回路可能会变得不稳定。特别地，反馈回路可能生成不想要的信号，该信号可能在晶体管的操作频带之内或之外。无论哪种情况，这种信号的生成都可能是有问题的，并且可能使晶体管不可用。反馈回路的不稳定性趋于随反馈回路的长度而增加。
依据本发明的进一步实施例，提供了包括多个串联栅极电阻器和/或奇模电阻器的高功率晶体管，所述多个串联栅极电阻器和/或奇模电阻器分配在整个器件中并且特别是沿着长的栅极指。分布式串联栅极电阻器和/或奇模电阻器在具有分段的栅极指的晶体管中可能特别有利，因为此类器件可能在“栅极分裂部”之间包括间隙区域，这些间隙区域是用于沿着栅极指的宽度定位串联栅极电阻器和/或奇模电阻器的自然位置。在本文中，术语“栅极分裂部”指的是当长的栅极指被分段成多个栅极指段时产生的栅极指段的较短阵列，如以上参考图2-图7所讨论的。相邻的栅极分裂部之间存在的间隙区域可能是实现分布式串联栅极电阻器和奇模电阻器的方便位置，下面将对此进行更详细的讨论。
已经发现，通过沿着栅极指的延伸宽度分配串联栅极电阻器和/或奇模电阻器，反馈回路可以变得足够有损耗，从而克服了电位不稳定性。因此，通过沿着栅极指的延伸宽度分配串联栅极电阻器和/或奇模电阻器，可以增加器件成品率和/或降低现场器件的故障率。此外，当串联栅极电阻器和/或奇模电阻器沿着分段的栅极指的栅极指段并在它们之间分配时，可以使用相对小的电阻水平。例如，如果晶体管具有三个栅极分裂部，则电阻水平可以为如果栅极指未分段时将使用的电阻水平的尺寸的约三分之一。而且，实际上已经发现，电阻值的减小甚至更大。例如，当使用三个栅极分裂部时，沿着每个栅极指段包括的串联电阻器的电阻值可以是在栅极焊盘处实现的串联栅极电阻器的电阻值的四分之一到五分之一。具有较低电阻值的电阻器的使用减少了损耗，因此导致具有较高增益的晶体管，同时还表现出增加的稳定性。
图8是根据进一步实施例的晶体管300的金属布局的平面视图(顶视图)，如上所讨论的，该进一步实施例以分布式方式实现了串联栅极电阻器和奇模电阻器两者。晶体管300形成在包括一个或多个器件外延层的半导体结构320上。半导体结构320可以与以上参考图7A和图7B讨论的半导体结构120相同。与前面的附图一样，图8的布局被简化以便于理解，并且包括连接到相应的一对栅极总线314的一对栅极焊盘312以及连接到漏极总线334的漏极焊盘332。源极焊盘322和源极总线也包括在晶体管300中，但是为了说明清楚起见从图8中省略。在图10中示出了源极焊盘322。
多个栅极指316连接到每个栅极总线314并且在y方向上延伸。每个栅极指316在y方向上被分成三个栅极指段316a、316b和316c。第一栅极指段可以(但不必)直接连接到栅极总线314，而无需在其间插入栅极跳线372。栅极跳线可以插入在栅极指段316b、316c和栅极总线314之间。如下所述，每个栅极指316的栅极指段316a、316b、316c可以经由栅极跳线372、栅极信号分配条374和垂直接触插塞378(图9A)彼此电连接。多个漏极触件336连接到漏极总线334，并且与相应的栅极指316平行且相邻地延伸。栅极信号分配条374可以与晶体管100的栅极分配条174形成在器件中的不同的垂直水平处，以允许栅极信号分配条374越过漏极触件336，如下面将描述的。还提供了源极触件362，并且源极触件362在y方向上与相邻的栅极指316平行地延伸。源极触件362也在y方向上被分成相应的源极触件段362a、362b和362c。源极触件段362a、362b、362c可以经由源极接触插塞364彼此电连接。每个源极接触插塞364可以将相应的源极触件段362a、362b、362c电连接至充当源极总线的公共导电层。该源极总线可以位于例如器件的较低层中。在一些实施例中，每个源极触件段362a、362b、362c可以提供一个以上的源极接触插塞364。在图8中的一个源极触件段362c上示出了两个代表性的源极接触插塞364。为了简化附图，图8(以及图9A-图9B和图12-图13)中省略了用于其它源极触件段362a、362b、362c的源极接触插塞364。图10和图11示出了例如可以如何为每个源极触件段362a、362b、362c提供一对源极接触插塞364。源极触件段362a、362b、362c还可以借助于诸如源极触件条之类的其它方式电连接。在图8中，示出了总共十六个分段的栅极指316、八个分段的源极触件362和八个漏极触件336。然而，将意识到，晶体管300可以具有更多的栅极指316、源极触件362和漏极触件336，以使得晶体管300具有大量的单位单元。在其它实施例中，可以提供更少的栅极指316、源极触件362和漏极触件336。
栅极指段316a-316c中的相邻栅极指段被间隙316g分开，而源极触件段362a-362c中的相邻源极触件段被间隙362g分开。尽管图8示出了用于每个相应的栅极指316和源极触件362的三个栅极指段316a-316c和三个源极触件段362a-362c，但是本发明构思不限于这种配置。因此，将意识到，栅极指316可以包括两个或更多个栅极指段，并且源极触件362可以包括两个或更多个源极触件段。
栅极指316可以在源极触件362的整个长度上与源极触件362平行地延伸。由于栅极指316和源极触件362是分段的，所以沿着每个栅极限定了多个单位单元340a、340b、340c。即，每个栅极指段316a-316c充当相应的单位单元340a、340b、340c的栅极触件，这些单位单元340a、340b、340c在栅极指316沿着其延伸的方向(y方向)上排列。栅极指段316a-316c的宽度之和限定了每个栅极指316的总宽度。因此，每个栅极指316对整个器件的栅极外围贡献的总宽度等于栅极指段316a-316c在y方向上的宽度之和。
晶体管300进一步包括与栅极指316平行地沿着y方向延伸的多个栅极跳线372。栅极跳线372可以形成在高于源极触件段362、栅极指316和栅极总线314的金属水平的金属水平处。栅极跳线372可以形成在源极触件362之上，并且可以通过例如电介质层和/或气隙与源极触件362绝缘。栅极跳线372不需要在离栅极总线314最远的源极触件段362c之上延伸。栅极跳线372电连接到栅极总线314。栅极跳线372可以将每个栅极指316的栅极指段316a-316c中的一些或全部电连接到栅极总线314中的一个。在图8中所描绘的实施例中，每个栅极跳线372将栅极指段316b和316c电连接到栅极总线314，而栅极指段316a经由更直接的连接件连接到栅极总线314。在其它实施例中，栅极指段316a可以通过栅极跳线372连接到栅极总线314。在一些实施例中，栅极跳线372可以定位在漏极触件336或栅极指316之上，而不是在源极触件362之上。
图9A是沿着图8的线A-A’截取的局部截面图。图9B是沿着图8的线B-B’截取的局部截面图。如在图8和图9A中可以看到的，提供了多个栅极跳线372、栅极信号分配条374和垂直接触插塞378。栅极跳线372通过垂直接触插塞378连接到栅极总线314和栅极信号分配条374。栅极跳线372、栅极信号分配条374和垂直接触插塞378用于将每个栅极指段316b-316c连接到栅极总线314中的一个。栅极信号分配条374可以形成在器件中的比栅极指316更高的金属层处。例如，栅极信号分配条374可以与栅极跳线372形成在器件的相同金属层中，如图9A中所示。垂直接触插塞378可以将栅极跳线372连接到栅极总线314。附加的垂直接触插塞378(在图9A的截面图中不可见，但是在图8的平面视图中位于每个栅极信号分配条越过栅极电阻器380的点处)可以将栅极信号分配条374物理地且电气地连接到栅极电阻器和与其连接的栅极指段316a-316c。如上所述，栅极跳线372可以在源极触件362之上和上方延伸。如在图8中可以看到的，与图2-图7中的包括在每个源极触件162之上延伸的栅极跳线172的晶体管100相反，栅极跳线372在每隔一个源极触件362之上提供。因此，图8-图9B的晶体管300中的每个栅极跳线372馈送给四个栅极指316，而不是像晶体管100的情况中那样馈送给两个栅极指116。栅极信号分配条374形成在器件中的比晶体管100的栅极分配条174更高的金属层处，以允许每个栅极信号分配条374越过两个漏极触件336以连接到四个栅极指段316a-316c中的外面栅极指段。
栅极跳线372、栅极总线314、垂直接触插塞378和栅极信号分配条374可以由具有非常低电阻的诸如铜或铝之类的导电材料形成。
仍参考图8和图9A，栅极信号分配条374在源极触件段362a、362b和362c中的相邻源极触件段之间的间隙362g中横向地(在x方向上)延伸。耦接到第一栅极指段316a的栅极信号分配条374可以耦接到两个栅极指段316a。耦接到第二或第三栅极指段316b、316c的每个栅极信号分配条374可以耦接到四个栅极指段316b或316c。如在图8中可以看到的，耦接到第一栅极指段316a的每个栅极信号分配条374可以通过栅极电阻器380连接到栅极总线314中的一个。连接到栅极指段316a的栅极信号分配条374可以是与栅极指316相同的金属层的部分或者与栅极跳线372相同的金属层的部分，因为这些栅极信号分配条374不需要跨越漏极触件336。耦接到第二栅极指段316b或第三栅极指段316c的每个栅极信号分配条374可以通过栅极跳线372中的一个连接到栅极总线314中的一个，并且可以通过相应的垂直接触插塞378连接到栅极指段316b、316c，如在图8和图9A中可以看到的。在每个栅极指段316b、316c及其相关联的栅极信号分配条374之间的电气路径上提供串联栅极电阻器380。
仍然参考图8和图9A，现在将讨论施加到图8的左侧的栅极焊盘312至图8中的最左侧的栅极指段316a、316b、316c的电气信号的分配。当栅极信号施加到栅极焊盘312时，该栅极信号被传送到左栅极总线314。栅极信号从左栅极总线314通过第一栅极信号分配条374和第一串联栅极电阻器380行进到第一栅极指段316a。栅极信号还从左栅极总线314通过将栅极总线314连接到栅极跳线372的第一垂直接触插塞378、通过栅极跳线372行进到第二栅极信号分配条374，以及通过第二栅极信号分配条374行进到第二垂直接触插塞378，该第二垂直接触插塞378通过第二串联栅极电阻器380连接到最左侧的第二栅极指段316b。类似地，栅极信号从左栅极总线314通过第一垂直接触插塞378行进到栅极跳线372，通过栅极跳线372行进到第三栅极信号分配条374，并且通过第三栅极信号分配条374行进到第三垂直接触插塞378，该第三垂直接触插塞378通过第三串联栅极电阻器380连接到最左侧的第三栅极指段316c。
因此，如图8和图9A中所示，栅极信号不行进任何栅极指316的整个宽度，而是仅沿着栅极指段(例如，栅极指段316a)的宽度或者沿着栅极指段的宽度和栅极跳线372的部分(例如，栅极指段316b)或者沿着栅极指段的宽度和栅极跳线372的整个宽度(例如，栅极指段316c)行进。如上所述，栅极跳线372可以具有比栅极指316更大的截面面积，因此可以比栅极指316更好地处理更高的电流密度，而不会出现诸如电迁移和高频率增益性能的降低之类的通常与栅极宽度增加相关联的问题。栅极信号还沿着栅极信号分配条374的一部分和垂直接触插塞378行进。但是，应当注意，图8未按比例绘制，并且与栅极指段在y方向上的宽度相比，栅极信号沿着任何栅极信号分配条374行进的距离可以非常小(例如，小于5％)，如在图10-图11中可以看到的。沿着垂直接触插塞378行进的距离也很小。因此，可以减小栅极信号沿着窄导电迹线行进的距离。
如上所讨论的，晶体管300包括分配在整个器件中的多个串联栅极电阻器380。特别地，在每个栅极指段316a、316b、316c的一端处或附近提供串联栅极电阻器380。如图8中所示，栅极指316被分成三个“栅极分裂部”，即包括栅极指段316a的第一栅极分裂部382a、包括栅极指段316b的第二栅极分裂部382b和包括栅极指段316c的第三栅极分裂部382c。在栅极总线314与第一栅极分裂部382a之间提供有第一间隙区域384a，在栅极分裂部382a与382b之间提供有第二间隙区域384b，并且在栅极分裂部382b与382c之间提供有第三间隙区域384c。
如图8中所示，串联栅极电阻器380可以形成在上述间隙区域384a-384c中。与用于形成栅极指316、漏极触件336、源极触件362等的导电材料相比，可以例如通过沉积更高电阻率的导电材料来形成串联栅极电阻器380。可以在晶体管300的任何合适的垂直水平中提供串联栅极电阻器380。在示例实施例中，可以在与源极触件362、漏极触件336和栅极指316相同的金属化水平处形成串联栅极电阻器380，如从图8和图9A可以看到或推断的。还将意识到，栅极电阻器380(或下面讨论的奇模电阻器390)可以被其它有损元件代替，所述其它有损元件可以充当等效于电阻器的功能，例如，串联电感器-电容器电路。
如将在下面参考图12讨论的，根据本发明的某些实施例，可以在每个栅极焊盘312与其相关联的栅极总线314之间提供单个串联栅极电阻器80，而不是包括在晶体管中的分布式串联栅极电阻器380。当串联栅极电阻器被实现为每个栅极焊盘312与其对应的栅极总线314之间的单个串联栅极电阻器80时，每个串联栅极电阻器80可能需要具有相对高的电阻值，以便减少或防止器件中的不稳定性。在晶体管300中，多个串联栅极电阻器380定位在器件的栅极分裂部382之间。与如果栅极电阻器80仅位于栅极焊盘312和栅极总线314之间将需要的栅极电阻器80相比，每个栅极电阻器380可以具有小得多的的电阻值。
在一些实施例中，可以为每个栅极指段316a、316b、316c提供串联栅极电阻器380，而在其它实施例中，一些栅极指段可以共享串联栅极电阻器380。在图8中所描绘的特定实施例中，所有栅极指段316b、316c具有它们自己的相关联的串联栅极电阻器380，而成对的栅极指段316a共享单个串联栅极电阻器380。还将意识到，在其它实施例中，一些栅极指段316a-316可以不具有相关联的栅极电阻器380。
通过在沿着栅极指316的两个或更多个位置处分配串联栅极电阻，可以使栅极指内的反馈回路和晶体管的漏极充分有损耗，从而可以减少或消除不稳定性。这可以改善器件成品率和/或降低现场器件故障的发生率。而且，如上所述并且如在图8中可以看到的，沿着任何特定的栅极指段316a、316b、316c的电流路径可以仅穿过单个串联栅极电阻器380。由于串联栅极电阻器380可以具有相对小的电阻值，因此功率损耗减小，并且晶体管300可以因此对于给定尺寸的器件支持更高的增益水平。
如在图8中可以看到的，晶体管300包括沿着第一轴在y方向上延伸的漏极触件336、沿着平行于第一轴的第二轴在y方向上延伸的源极触件362以及在源极触件362和漏极触件336之间延伸的栅极指316。栅极指316包括彼此电连接的多个不连续且共线的栅极指段316a、316b、316c。晶体管300进一步包括电连接到栅极指316的多个间隔开的栅极电阻器380。每个栅极电阻器380可以耦接在栅极指段316a、316b、316c中的相应一个与栅极信号分配条374中的相应一个之间。栅极电阻器380中的至少一个设置在第一轴和第二轴之间。栅极跳线372沿着栅极总线314和栅极指316之间的电气路径插入。栅极跳线372沿着栅极指段316b和316c与栅极总线314之间的相应电气路径插入，并且相应的栅极电阻器380沿着栅极跳线372与栅极指段316b、316c之间的相应电气路径插入。
如在图8中还可以看到的，晶体管300包括在y方向上延伸的源极触件362、在y方向上延伸的栅极跳线372以及栅极指316，栅极指316包括多个不连续且电连接的栅极指段316a、316b、316c。晶体管300进一步包括多个间隔开的栅极电阻器380。栅极指段316b和316c通过相应的第一和第二栅极电阻器380连接到栅极跳线372。成对的栅极指段316a通过相应的栅极电阻器380连接到栅极总线314。
如图8中进一步示出的，在晶体管300中还包括奇模电阻器390。提供了奇模电阻器390以破坏器件中的长的奇模不稳定性反馈回路。特别地，随着由栅极跳线372馈送的栅极指316的数量的增加，可能出现不稳定性。例如，当栅极跳线372馈送给四个栅极指316时，晶体管可能是稳定的，但是如果使用栅极跳线372馈送给八个栅极指316，则晶体管可能开始表现出不稳定性。当不稳定性出现时，可能是器件的栅极指宽度和操作频率的函数。奇模电阻器390可以插入在相邻的栅极信号分配条374之间。当晶体管300正常操作时，每个奇模电阻器390的每一侧上的电压应该相同，因此，在相邻的栅极信号分配条374之间不应流过电流。
奇模电阻器390可以提供在相邻的栅极分裂部382之间的间隙区域384中。如图8和图9B中所示的，可以在例如与栅极信号分配条374和源极触件362相同的金属化水平处实现奇模电阻器390，并且可以将奇模电阻器390直接连接在两个相邻的栅极分配条374之间。奇模电阻器390也可以插入在相邻的栅极总线314之间。
因此，晶体管300可以包括在y方向上延伸并且在x方向上彼此间隔开的多个栅极指316。每个栅极指316可以包括彼此电连接的多个间隔开且大致共线的栅极指段316a、316b、316c，其中，栅极指段316a、316b、316c布置在由间隙区域384b、384c分开的相应的栅极分裂部382a、382b、382c中。奇模电阻器390设置在间隙区域384b、384c中。在示例实施例中，奇模电阻器390可以插入在相邻的栅极信号分配条374之间。
还将意识到，在一些实施例中，源极触件362不需要被分段。特别地，栅极电阻器380和奇模电阻器两者可以在与栅极信号分配条374和栅极跳线372相同的金属层中实现。在这种实施方式中，源极触件362不需要被分段。因此，将理解，在其它实施例中，电阻器380、390可以在其它实施例中在源极触件362的正上方、或上方及其侧面实现，并且每个源极触件362可以是单个连续的(即，非分段的)源极触件362。
尽管图8描绘了包括分段的栅极指316和分段的源极触件362的晶体管300，但是将意识到，本发明的实施例不限于此。例如，在其它实施例中，漏极触件336可以以类似的方式被分段，使得每个漏极触件包括例如三个分开的段。当漏极触件336被分段时，它们可以经由例如漏极接触插塞和器件中的另一金属化层彼此电连接。在实施例中，在漏极触件被分段的情况下，源极触件362可以被分段或可以不被分段。附加地，栅极指316可以如图8中所示被分段或者可以如图2中所示(以及在图14-图15中)不被分段。将漏极触件分段可以在栅极分裂部之间的区域中为栅极电阻器380和/或奇模电阻器390提供附加的空间。作为具有分段的漏极触件336的这种实施例的一个简单示例，图8的晶体管300可以被修改为使得附图标记332、334和336分别是源极焊盘、源极总线和源极触件，并且附图标记362、362a/362b/362c和364分别是漏极触件、漏极触件段和漏极插塞。换句话说，通过简单地反转源极和漏极特征，图8也可以被视为具有分段的栅极指316和分段的漏极触件362的实施例。
图10是图8的晶体管300的较大版本的平面视图。图11是图10的晶体管300的一小部分302的详细平面视图。
参考图10和图11，晶体管300包括垂直地(在y方向上)延伸的多个单位单元。每个单位单元包括在器件的整个宽度延伸的栅极指316，并且细分为如上所述在垂直方向(y方向)上布置的串联单位单元340a、340b、340c。在图10-图11中所示的实施例中，每个单位单元340的总宽度为1120微米，其中串联单位单元340a、340b和340c的宽度分别为370微米、380微米和370微米，但是本发明构思不限于这些特定的大小。
在该结构的一端提供有多个栅极总线314，而在该结构的另一端提供有漏极总线334。源极焊盘322提供在该结构的侧面并且连接至源极总线，该源极总线例如位于器件的较低金属化层(未示出)上。源极触件段362a、362b、362c经由接触插塞364连接到源极总线。
图11中的晶体管300的器件布局的部分302的详细视图还示出了栅极指316、栅极跳线372、栅极信号分配条374、串联栅极电阻器380和奇模电阻器390。
根据本发明构思的实施例的晶体管可以包括作为多层结构的半导体结构。例如，如以上参考图7A和图7B所讨论的，晶体管100的半导体结构120可以包括衬底200(例如，4H-SiC或6H-SiC)，该衬底200至少在其上形成沟道层210和阻挡层220。相对于根据本文所描绘的发明构思的实施例的其它晶体管，这也是适用的。因此，尽管将意识到的是，在图7A和图7B中对半导体结构120的讨论同样适用于本文描述的每个其它实施例的半导体结构，但是该器件的金属化和其它方面将基于图中所描绘的各个实施例之间的差异而变化。因此，例如，将意识到，本文描述的所有晶体管可以包括碳化硅衬底以及基于III族氮化物的沟道和阻挡层，并且这些晶体管的半导体结构可以以参考图7A和图7B描述的方式进行操作。
图12是根据本发明构思的进一步实施例的晶体管400的金属布局的平面视图。除了晶体管400使用连接在每个栅极焊盘312和相应的栅极总线314之间的串联栅极电阻器80而不是晶体管300中包括的分布式串联栅极电阻器380之外，晶体管400类似于以上参考图8-图11讨论的晶体管300。由于除了该改变之外两个晶体管300、400在其它方面可以是基本相同的，因此将省略对晶体管400的进一步讨论。
图13是根据本发明构思的又进一步实施例的晶体管500的金属布局的平面视图。除了晶体管500在每对相邻的栅极总线314之间使用单个奇模电阻器90并且不包括在图8的晶体管300中的间隙区域384b、384c中提供的分布式奇模电阻器390之外，晶体管500也类似于以上参考图8-图11讨论的晶体管300。由于除了该改变之外两个晶体管300、500在其它方面可以是基本相同的，因此将省略对晶体管500的进一步讨论。
将意识到，可以以任何方式组合上述实施例的特征以创建多个附加实施例。例如，除了已被修改为包括可以与图8的串联栅极电阻器380相同的串联栅极电阻器180之外，图14是与上述晶体管100相同的晶体管100’的金属布局的平面视图。作为另一示例，除了栅极指316不再被分段以及串联栅极电阻器380的位置被相应地修改之外，图15是类似于上述晶体管300的晶体管300’的金属布局的平面视图。将意识到，提供图14和图15以说明导致附加实施例的不同实施例的一些可能的组合。
本发明构思的实施例可以特别适合与基于III族氮化物的高电子迁移率晶体管(HEMT)器件一起使用。如本文所用，术语“III族氮化物”指的是在氮与元素周期表的通常为铝(Al)、镓(Ga)和/或铟(In)之类的III族的元素之间形成的那些半导体化合物。该术语还指的是三元和四元化合物，诸如AlGaN和AlInGaN。这些化合物均具有经验式，其中一摩尔的氮与总共一摩尔的III族元素组合。
例如，在以下专利文献中描述了可以利用本发明的实施例的基于GaN的HEMT的合适结构：2002年6月6日公开的共同转让的美国公开No.2002/0066908A1“Aluminum GalliumNitride/Gallium Nitride High Electron Mobility Transistors Having A GateContact On A Gallium Nitride Based Cap Segment And Methods Of FabricatingSame,”、2002年11月14日公开的美国公开No.2002/0167023A1“Group-III Nitride BasedHigh Electron Mobility Transistor(HEMT)With Barrier/Spacer Layer,”、2004年4月1日公开的美国公开No.2004/0061129“Nitride-Based Transistors And Methods OfFabrication Thereof Using Non-Etched Contact Recesses,”、2011年3月15日授权的美国专利No.7,906,799“Nitride-Based Transistors With A Protective Layer And ALow-Damage Recess”以及2001年11月13日授权的题为“Nitride Based Transistors OnSemi-Insulating Silicon Carbide Substrates,”的美国专利No.6,316,793，这些专利和专利公开在此通过引用将其整体并入本文。
在本发明的特定实施例中，衬底200可以是半绝缘碳化硅(SiC)衬底，其可以是例如4H多型碳化硅。其它碳化硅候选多型体包括3C、6H和15R多型体。
可以在沟道层210下方的衬底200上提供可选的缓冲层、成核层和/或过渡层(未示出)。例如，可以包括AlN缓冲层以在碳化硅衬底和器件的其余部分之间提供适当的晶体结构过渡。附加地，还可以如例如在2003年6月5日公开的题为“Strain Balanced NitrideHetrojunction Transistors And Methods Of Fabricating Strain Balanced NitrideHeterojunction Transistors,”的共同转让的美国公开2003/0102482A1中所述的那样提供(一个或多个)应变平衡过渡层，该美国公开的公开如同在此完整阐述一样通过引用并入本文。此外，可以在阻挡层220上提供一个或多个帽层，诸如SiN帽层。
与蓝宝石(Al2O3)相比，碳化硅与III族氮化物的晶格匹配度更接近，碳化硅是III族氮化物器件非常常见的衬底材料。SiC的晶格匹配度更接近可以导致III族氮化物膜的质量高于蓝宝石上通常可获得的质量。碳化硅还具有非常高的导热率，因此，与在蓝宝石上形成的相同器件的情况相比，碳化硅上的III族氮化物器件的总输出功率通常不受衬底散热的限制。同样，半绝缘碳化硅衬底的可用性可以提供器件隔离和减小的寄生电容。合适的SiC衬底是由例如本发明的受让人、Durham,N.C.,的Cree,Inc.制造的。
尽管碳化硅可以用作衬底材料，但是本发明的实施例可以利用任何合适的衬底，诸如蓝宝石、氮化铝、氮化铝镓、氮化镓、硅、GaAs、LGO、ZnO、LAO、InP等。在一些实施例中，还可以形成适当的缓冲层。
在本发明的一些实施例中，沟道层210是III族氮化物，诸如AlxGa1-xN，其中0≤x＜1，假设沟道层210的导带边缘的能量小于在沟道和阻挡层之间的界面处的阻挡层220的导带边缘的能量。在本发明的某些实施例中，x＝0指示沟道层210是GaN。沟道层210也可以是其它III族氮化物，诸如InGaN、AlInGaN等。沟道层210可以是未掺杂的或非故意掺杂的，并且可以生长到大于约
Figure BDA0002260108110000281
的厚度。沟道层210也可以是多层结构，诸如超晶格或GaN、AlGaN等的组合。
沟道层210可以具有小于阻挡层220的带隙的带隙，并且沟道层210还可以具有比阻挡层220更大的电子亲和力。在本发明构思的某些实施例中，阻挡层220是厚度在约0.1nm和约10nm之间的AlN、AlInN、AlGaN或AlInGaN。在本发明构思的特定实施例中，阻挡层22足够厚并且具有足够高的Al成分和掺杂以在沟道层210和阻挡层220之间的界面处引起显着的载流子浓度。
阻挡层220可以是III族氮化物，并且具有比沟道层210的带隙大的带隙以及比沟道层210小的电子亲和力。因此，在本发明的某些实施例中，阻挡层220可以包括AlGaN、AlInGaN和/或AlN或它们的层的组合。阻挡层220可以例如约0.1nm至约30nm厚。在本发明的某些实施例中，阻挡层220不掺杂或掺杂有n型掺杂剂至小于约1019cm-3的浓度。在本发明的一些实施例中，阻挡层220是AlxGa1-xN，其中0＜x＜1。在特定实施例中，铝浓度为约25％。然而，在本发明的其它实施例中，阻挡层220包括铝浓度在约5％和约100％之间的AlGaN。在本发明的具体实施例中，铝浓度大于约10％。
尽管参考GaN高电子迁移率晶体管(HEMT)结构示出了根据本发明的实施例的旁路栅极晶体管的示例实施例，但是本发明构思不限于这种器件。因此，本发明的实施例可以包括具有多个单位单元和控制电极的其它晶体管器件。本发明的实施例可以适用于在期望较宽的控制电极并且存在该器件的多个单位单元的任何半导体器件中使用。因此，例如，本发明的实施例可以适用于在使用SiC、GaN、GaAs、硅等制造的诸如MESFET、MMIC、SIT、LDMOS、BJT、pHEMT等的各种类型的器件中使用。
依据本发明构思的进一步实施例，提供了可以支持明显较高的输出功率水平的单片微波集成电路(MMIC)器件。对于给定的操作频率，这些MMIC器件也可以表现出高输出功率密度。在一些实施例中，MMIC器件可以支持与可比较的常规MMIC器件相同的输出功率水平，但是以显着较小的封装来这样做。根据本发明的实施例的MMIC器件可以表现出增强的性能，生成显着的成本节省和/或具有改善的可靠性。
MMIC器件用于多种应用，包括雷达、蜂窝通信、卫星通信、电子战应用等。MMIC器件是高频率器件(即，在微波频率范围内操作的器件，该频率范围从约300MHz延伸到约300GHz)，并且使用MMIC器件的许多应用必须能够支持高输出功率水平。当前，大多数MMIC器件在诸如基于碳化硅、砷化镓和/或氮化镓的半导体材料系统之类的高带隙半导体材料系统中形成。在这些半导体材料系统中形成的MMIC器件通常可以在较高的频率下操作并支持较高的功率密度水平。
多种MMIC器件包括场效应晶体管(FET)，诸如金属氧化物半导体场效应晶体管(MOSFET)和高电子迁移率晶体管(HEMT)。例如，高功率RF放大器、低噪声RF放大器、RF开关、RF限制器、RF混频器和各种其它电路可以包括一个或多个FET。典型地，上述MMIC器件将各自具有单位单元结构，其中多个单独的FET晶体管单元并联连接。单位单元结构允许MMIC器件支持较高的输出功率水平。MMIC器件可以支持的实际输出功率水平可能受到数个因素的限制，这些因素包括可用于制造器件的输出级的“良好栅极区”的长度、器件的操作频率以及MMIC器件操作的热环境。
基于FET的MMIC器件支持的输出功率水平基于MMIC器件的输出级的载流能力。当在平面视图中观察时，输出级的载流能力可能与输出级的物理尺寸(面积)成正比。基于FET的MMIC器件的“良好栅极区”指的是该器件中形成FET输出级的部分。
由于晶片级制造工艺中使用的设备可能只能在有限面积内形成器件中的精细图案，因此MMIC器件的良好栅极区可能会受到约束。通常，对良好栅极区的尺寸的主要约束是在垂直于每个单位单元中的FET晶体管的栅极指延伸的方向的方向上。对应于随后的图16-图20D中的x轴方向的该方向确定了FET输出级中可以包括多少个单位单元晶体管(此方向在此处被称为良好栅极区的“长度”，并且y轴方向被称为良好栅极区的“宽度”，因为栅极指的宽度指的是栅极指在y轴方向上延伸的距离，如上面参考图1所描述的)。由于良好栅极区的长度通常远小于在其上形成MMIC器件的晶片的直径，因此可以在晶片上形成大量分开的MMIC器件。在许多情况下，常规的高功率MMIC器件使用良好栅极区的整个长度来形成FET输出级，因此扩展良好栅极区需要获取能够在较大区上形成精细图案的处理设备，在这种程度上该设备甚至是可用的。
输出级的物理尺寸以及因此输出级所支持的输出功率水平也可以通过增加输出级中的栅极指的宽度来增加，因为这会增加输出级在y轴方向上的尺寸。然而，由于每个单位单元FET晶体管的电阻与它的栅极指的宽度成正比，并且随着电阻增加，功率损耗也增加，因此栅极指的宽度可能受到限制。因此，输出级中的栅极指的宽度可以有效地受到关注的功率损耗的限制。电阻也是微波信号频率的函数(频率增加对应于电阻增加)，因此，微波信号频率(以及其它期望的或所需的性能参数)可以有效地设定栅极指的最大宽度。
MMIC器件的热操作环境还会影响该器件可以支持的最大输出功率水平，因为热操作环境通常会设定栅极指之间的最小的所需间距，该间距足以避免可能导致MMIC器件的性能下降的过多的相互加热。热操作环境可能取决于一个或多个参数，诸如MMIC器件的类型、器件的效率、操作模式(例如，MMIC放大器的脉冲或连续波操作)等。同样，这些参数通常由MMIC器件的预期应用和指定的性能参数决定。这样，各种MMIC器件的最大可支持输出水平可以通过诸如良好栅极区的长度、器件的操作频率以及器件的热操作环境之类的各种约束来基本上决定。在许多情况下，如果可以制造这种MMIC器件，则需要MMIC器件能够支持较高的输出功率水平。如将在下面详细讨论的，根据本发明的某些实施例的MMIC器件可以比可比较的常规MMIC器件支持明显更高的输出功率水平。现在将参考图16-图20D更详细地讨论这种MMIC器件的示例实施例。
图16是在其上形成有多个MMIC器件的常规晶片600的示意图。晶片可以包括例如具有多个基于氮化镓的层(例如，GaN、AlGaN等)和在其上形成的金属化层的碳化硅或蓝宝石晶片。如图16中所示，晶片600通常被分为网格图案610，并且MMIC器件630形成在网格图案610的每个“单元”620中(在图16中仅示出了三个MMIC器件630以简化附图)。每个单元620的尺寸可以基于可用的处理设备。例如，在示例实施例中，每个单元620的大小可以是10mm乘10mm平方。在另一个示例实施例中，每个单元620的大小可以是6mm乘6mm。单元620可以具有其它大小，并且长度和宽度不必相同。还将意识到，仅MMIC器件的某些部分需要被包含在单元620内。例如，在MMIC放大器中，FET放大级可以被包含在单元620内，但是输入和/或输出阻抗匹配电路可以形成在单元620的外部，因为可以在没有精细图案的情况下形成这些电路。
如上所述，对每个单元620的尺寸的限制，特别是对每个单元在x轴方向上的长度的限制，可以用于限制每个MMIC器件630可以支持的最大输出功率。参考图17可以看到这一点，图17是常规的两级MMIC放大器700的平面视图。图17中所示的MMIC放大器700可以是在图16的晶片600的单元620中的一个或多个中的MMIC器件630。
如图17中所示，MMIC放大器700包括FET驱动器级710和FET输出级720，该FET驱动器级710和FET输出级720代表两级MMIC放大器700的两个放大级。MMIC放大器700进一步包括输入阻抗匹配电路730、级间阻抗匹配电路740和输出阻抗匹配电路750。还可以提供输入焊盘760和输出焊盘762以及为MMIC器件700提供电源和接地连接的其它焊盘764。如上所讨论的，MMIC放大器700的最大可支持输出功率将基于FET输出级720支持的最大电流水平。
可以在输入焊盘760处将微波信号形式(例如，700MHz的RF信号)的输入信号输入到MMIC放大器700。输入RF信号通过输入级阻抗匹配电路730，该输入级阻抗匹配电路730将FET驱动器级710的输入处的阻抗匹配到在输入焊盘760处看到的阻抗。FET驱动器级710放大输入到其的RF信号以提供较高功率的RF信号。可以提供由FET驱动器级710输出的较高功率的RF信号(在通过级间阻抗匹配电路740进行适当的阻抗匹配之后)作为到FET输出级720的输入信号。FET输出级720放大输入到其的RF信号以进一步增加其功率。FET输出级720输出的高功率RF信号通过输出级阻抗匹配电路750，并在输出焊盘762处从MMIC器件700输出。FET驱动器级710例如可以实现为彼此并联电连接的多个单位单元FET晶体管712(例如，HEMT晶体管)。FET输出级720例如可以类似地实现为彼此并联电连接的多个单位单元FET晶体管712(例如，HEMT晶体管)。如图17中所示，FET输出级720通常包括比FET驱动器级710更多的单位单元FET晶体管712，以改善MMIC放大器700的效率。
输入阻抗匹配电路730可以包括被布置为使在输入焊盘760处输入到MMIC放大器700的RF信号的阻抗与在FET驱动器级710的输入处看到的阻抗匹配的例如一个或多个电容器、电感器、电阻器和/或其它电路元件。类似地，级间阻抗匹配电路740可以包括被布置为使从FET驱动器级710输出的信号的阻抗与在FET输出级720的输入处看到的阻抗匹配的例如一个或多个电容器、电感器、电阻器和/或其它电路元件。输出阻抗匹配电路750可以包括被布置为使从FET输出级720输出的信号的阻抗与在MMIC放大器700的输出焊盘762处看到的阻抗匹配的例如一个或多个电容器、电感器、电阻器和/或其它电路元件。
如上所讨论的，诸如图17的两级MMIC放大器700之类的MMIC放大器支持的最大输出功率水平是(1)FET输出级720中的单位单元FET晶体管712的数量和(2)由FET输出级720中的每个单位单元FET晶体管712支持的功率的函数。FET输出级720中的单位单元FET晶体管712的数量可以由(1)良好栅极区的“长度”(这是MMIC器件700在图17的x轴方向上的长度)和(2)相邻的单位单元FET晶体管712的栅极指之间的间隔来确定。如上所讨论的，良好栅极区的长度通过单元620的尺寸(参见图16)来设定，这可以是处理设备的功能，并且可以基于可以是放大器设计标准的功能的热考虑来设定最小栅极指间距。因此，FET输出级720中的单位单元FET晶体管712的数量可能不容易增加到基于单元620的尺寸和放大器设计标准设定的限制以上。
FET输出级720的每个单位单元FET晶体管712支持的功率是栅极指宽度(即，栅极指在y轴方向上延伸的距离)的函数，较大的栅极指宽度支持增加的输出功率水平。通常使每个栅极指的长度(即，栅极指在x轴方向上延伸的距离)非常小，以使得每个单位单元FET晶体管712能够以高频率进行切换。结果，随着栅极指的宽度增加，每个栅极指的电阻也增加，导致功率损耗增加。在各种微波频率(例如，3GHz)下，功率损耗的考虑可能将栅极指的宽度限制为例如约500微米。因此，对于特定的MMIC放大器设计，以上物理约束和考虑因素可能会对器件的最大支持输出功率造成实际限制。
如以上参考图2-图15所描述的，依据本发明的实施例，可以提供具有增加的栅极宽度的多单元FET晶体管。如上所述，可以通过使用分段的栅极指和/或栅极跳线来实现较大的栅极宽度。这些多单元晶体管可以代替诸如上述两级MMIC放大器之类的MMIC器件中的常规多单元晶体管来使用，以增加其最大可支持输出功率。
例如，图18A和图18B分别是图17的常规两级MMIC放大器700以及MMIC放大器800的示意性平面视图，MMIC放大器800包括均使用具有分段的栅极指和/或栅极跳线的单位单元FET晶体管来实现的FET驱动器级和FET输出级。图18A和图18B以相同的相对比例绘制，从而可以在视觉上比较每个MMIC放大器的各个区域的尺寸和每个MMIC放大器的整体尺寸。
如上所述并且如在图18A中示意性地示出的，常规的MMIC放大器700具有FET驱动器级710和FET输出级720，它们各自具有栅极指宽度为500微米的单位单元FET晶体管712。FET驱动器级710和FET输出级720占据相对少量的器件面积，诸如可能为20％至30％。如图18B中所示，根据本发明的实施例的MMIC放大器800可以具有FET驱动器级810、FET输出级820、输入阻抗匹配电路830、级间阻抗匹配电路840和输出阻抗匹配电路850。FET驱动器级810和FET输出级820各自具有根据本发明的实施例的具有分段的栅极指和/或栅极跳线的单位单元FET晶体管812。在所描绘的MMIC放大器800中，每个单位单元FET晶体管812具有包括三个250微米栅极指段的栅极指。在其它实施例中可以使用具有较大宽度(例如，各400微米)的栅极指段。由于单位单元FET晶体管812的栅极指的栅极宽度比常规MMIC放大器700中包括的单位单元FET晶体管712大50％，因此MMIC放大器800的最大可支持输出功率可以比常规的MMIC放大器700的最大可支持输出功率大大约50％。因此，根据本发明的实施例的MMIC放大器(和其它MMIC器件)可以支持使用常规技术无法实现的输出水平。
此外，如从图18A和图18B中还可以看到的，根据本发明的实施例的MMIC放大器和其它器件可以实现这些增强的输出功率水平，而不会按比例增加器件的尺寸。特别地，尽管阻抗匹配电路的尺寸通常随着输出功率水平的增加而增加，但是该增加不必与最大支持输出功率水平的增加成比例。因此，如在图18A和图18B的示意图中可以看到的，根据本发明的实施例的支持高50％的输出功率水平的MMIC放大器800的面积可能仅例如增大20％。
图19A和图19B提供了另一比较例，该比较例示出了根据本发明的实施例的MMIC器件与常规的MMIC器件相比如何可以在具有较小的物理占地面积的同时提供增强的性能。特别地，图19A是图18A的常规的两级MMIC放大器700的示意图。图19B是根据本发明的实施例的两级MMIC放大器900的示意图，该放大器900在比MMIC器件700占据更小的面积的同时支持较高的输出功率水平。图19A和图19B以相同的相对比例绘制，从而可以在视觉上比较每个MMIC放大器的各个区域的尺寸和每个MMIC放大器的整体尺寸。
如图19B中所示，MMIC放大器900包括FET驱动器级910和FET输出级920，FET驱动器级910和FET输出级920各自具有根据本发明的实施例的具有分段的栅极指和/或栅极跳线的单位单元FET晶体管912。MMIC放大器900进一步包括输入阻抗匹配电路930、级间阻抗匹配电路940和输出阻抗匹配电路950。在MMIC放大器900中，每个单位单元FET晶体管912的栅极指包括三个250微米的栅极指段，其比常规MMIC放大器700中包括的单位单元FET晶体管712中的栅极指的宽度大50％。然而，MMIC放大器900在x方向上延伸比MMIC放大器700小约25％。因此，MMIC放大器900的最大可支持输出功率可以比常规MMIC放大器700的最大可支持输出功率大大约25％，并且该输出功率是比MMIC放大器700小约25％的MMIC放大器实现的。
通过使用具有分段的(或“旁路的”)栅极指和/或栅极跳线的单位单元FET晶体管912以形成FET驱动器和输出级910、920，可以实现图19B的MMIC放大器900表现出的增加的性能。使用这样的旁路栅极FET晶体管会增加每个单位单元912的尺寸，这例如可以使每单位单元的输出功率增加50％。因此，如图19A和图19B中所示，MMIC放大器900可以小于MMIC放大器700，同时仍支持较高的输出电流和功率水平。尽管MMIC放大器900的尺寸较小，但它仍可以支持较高的输出功率水平，这是因为由于MMIC放大器900的FET输出级920中包括的FET晶体管912的栅极宽度较长，所以FET输出级920的物理面积可以大于MMIC放大器700的FET输出级720的物理面积。
由于许多MMIC器件的处理都是在晶片级执行的，因此MMIC器件的成本可能与器件的尺寸成正比，因为晶片上包含的MMIC器件越多，则每个MMIC器件的成本就越低。因此，与常规的MMIC器件相比，根据本发明的实施例的MMIC器件可以具有显着的成本优势，同时提供可比较的甚至改善的性能。较小的器件尺寸(对于给定的支持输出功率水平)在具有相对小的系统占用面积的器件中使用了大量MMIC器件的各种应用(诸如相控阵雷达系统和大规模MIMO波束成形天线阵列)中在系统集成方面也可能是有利的。随着越来越多的应用转向较高的微波频率(诸如，28GHz和80GHz频段)，每个单独的辐射元件变得非常小，这种情况将变得越来越真实。
将意识到，具有增加的栅极指宽度的根据本发明的实施例的FET晶体管可以用在多种MMIC器件中，而不仅是在两级MMIC放大器中。例如，图20A-图20D示出了根据本发明的进一步实施例的数个示例MMIC器件。如图20A中所示，可以提供使用根据本发明的实施例的具有分段的栅极指和/或栅极跳线的多单元FET晶体管的单级MMIC放大器1000。图20A中所示的示例单级MMIC放大器1000包括输入阻抗匹配级1030、包括根据本发明的实施例的旁路栅极晶体管的FET放大/输出级1020以及输出阻抗匹配级1050。
如图20B中所示，也可以提供具有两个以上级的MMIC放大器。特别地，图20B的MMIC放大器1100包括总共四个放大级，即第一至第三FET驱动器级1110、1114、1116和FET输出级1120。MMIC放大器1100进一步包括输入阻抗匹配电路1130、输出阻抗匹配电路1150和第一至第三级间阻抗匹配电路1140、1142、1144。将意识到，在其它实施例(未示出)中，可以提供三级MMIC放大器或具有五个或更多放大级的MMIC放大器。第一至第三FET驱动器级1110、1114、1116和FET输出级1120中的一个或多个可以包括根据本发明的实施例的旁路栅极晶体管。
还将意识到，并非包括在根据本发明的实施例的MMIC器件中的所有FET晶体管都需要使用本文公开的旁路栅极晶体管设计。例如，图20C是根据本发明的实施例的MMIC放大器1200的示意性平面视图，该MMIC放大器1200具有使用根据本发明的实施例的旁路栅极单位单元FET晶体管1222形成的FET输出级1220以及使用常规FET晶体管1212形成的FET驱动器级1210。因为良好栅极长度足以允许足够数量的常规单位单元FET晶体管1212，所以可以在FET驱动器级1210中使用常规FET晶体管1212。MMIC放大器1200进一步包括输入阻抗匹配电路1230、级间阻抗匹配电路1240和输出阻抗匹配电路1250。
如图20D中所示，在仍然其它的实施例中，可以提供与常规的RF开关相比对于给定的操作频率表现出增加的功率处理能力或者具有减小的物理尺寸的MMIC开关1300。MMIC开关1300可以包括例如RF输入1302、多个RF输出1304和控制输入1306。多个单独的RF开关1310可以包括在MMIC开关1300中。可以使用根据本发明的实施例的旁路栅极晶体管来实现一些或全部RF开关1310。MMIC开关1300可以例如在相控阵天线的RF切换网络中使用。
如上所讨论的，由于对可用的良好栅极区的限制以及基于回路稳定性和功率损耗考虑对栅极宽度的限制，现有技术的MMIC放大器所支持的最大输出功率受到限制。根据本发明的实施例的MMIC放大器可以例如为在高达6GHz的频率下操作的放大器提供三倍的最大功率密度的增加，以及为在6-15GHz之间的频率下操作的放大器提供两倍的最大功率密度的增加。根据本发明的实施例的基于FET的MMIC器件可以使用本文公开的任何旁路栅极晶体管设计来实现包括在这些MMIC器件中的FET晶体管。例如，本文公开的根据本发明的实施例的每个基于FET的MMIC器件可以使用以上参考图2-图7、图8-图9B、图10-图11、图12、图13、图14和/或图15讨论以及上面讨论的对其的每个修改的任何旁路栅极晶体管。
将理解的是，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指出。将进一步理解的是，当在本文中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其集合。
除非另有限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常所理解的相同含义。将进一步理解的是，除非在此明确地限定，否则在此使用的术语应被解释为具有与本说明书和相关领域的上下文中的含义一致的含义，并且将不会以理想化或过度正式的意义来解释。
将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或在另一元件“上面”延伸时，它可以直接在另一元件上或直接在另一元件上面延伸，或者还可以存在中间元件。相反，当一个元件被称为“直接在另一个元件上”或“直接在另一个元件上面延伸”时，则不存在中间元件。还将理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。
在本文中可以使用诸如“之下”或“上方”或“上”或“下”或“水平”或“横向”或“垂直”之类的相对术语来描述一个元件、层或区域与另一元件、层或区域的关系，如图中所示的。将理解的是，这些术语除了附图中描绘的取向之外还旨在涵盖器件的不同取向。
这里参考截面图描述了本发明的实施例，这些截面图是本发明的理想化实施例(和中间结构)的示意图。为了清楚起见，附图中的层和区域的厚度可能被放大。附加地，由于例如制造技术和/或容差，将导致图示形状的变化。因此，本发明的实施例不应被解释为限于这里示出的区域的特定形状，而应包括例如由制造引起的形状偏差。
在附图和说明书中，已经公开了本发明的典型实施例，并且尽管采用了特定术语，但是它们仅在一般性和描述性意义上使用，而不是出于限制的目的，本发明的范围在所附权利要求中阐明。

Claims (25)

1.一种晶体管，包括：
沿着第一轴延伸的漏极触件；
沿着平行于所述第一轴的第二轴延伸的源极触件；
在所述源极触件和所述漏极触件之间延伸的栅极指；和
电连接到所述栅极指的栅极总线；
电连接到所述栅极总线的栅极跳线，其中所述栅极跳线沿着所述栅极指和所述栅极总线之间的电气路径插入；和
电连接到所述栅极指的多个间隔开的有损元件，
其中，当从上方观察所述晶体管时，有损元件中的至少一个有损元件设置在所述第一轴和所述第二轴之间的区域的一部分中，该部分在所述栅极指的第一端和第二端之间，和
其中，有损元件中的第一有损元件沿着所述栅极跳线和所述栅极指之间的电气路径插入。
2.根据权利要求1所述的晶体管，其中每个有损元件是栅极电阻器。
3.根据权利要求2所述的晶体管，其中，所述栅极指包括彼此电连接的多个物理上不连续的栅极指段。
4.根据权利要求3所述的晶体管，其中，所述不连续的栅极指段是共线的。
5.根据权利要求3-4中的任一项所述的晶体管，其中，每个栅极指段是相应的栅极分裂部的部分，所述晶体管进一步包括定位在两个相邻的栅极分裂部之间的奇模电阻器。
6.根据权利要求1所述的晶体管，其中，所述源极触件包括彼此电连接的多个不连续的源极触件段。
7.根据权利要求6所述的晶体管，进一步包括：
第二源极触件，所述第二源极触件包括多个共线的不连续的源极触件段；和
奇模电阻器，所述奇模电阻器定位在所述第二源极触件的源极触件段中的两个相邻的源极触件段之间。
8.根据权利要求1-4中的任一项所述的晶体管，其中，所述栅极跳线在所述源极触件之上延伸并且与所述源极触件电绝缘。
9.根据权利要求6所述的晶体管，其中，所述栅极跳线在所述源极触件中的仅仅一些源极触件段之上延伸。
10.根据权利要求2-4中的任一项所述的晶体管，其中，所述栅极指由第一材料形成，并且每个栅极电阻器由具有比所述第一材料高的电阻的第二材料形成。
11.根据权利要求3所述的晶体管，其中，有损元件中的第一有损元件沿着栅极指段中的第一栅极指段与第一栅极信号分配条之间的电气路径插入，所述第一栅极信号分配条在所述栅极跳线与栅极指段中的所述第一栅极指段之间延伸。
12.根据权利要求11所述的晶体管，其中，奇模电阻器插入在所述第一栅极信号分配条和与所述第一栅极信号分配条共线的第二栅极信号分配条之间。
13.根据权利要求1-4中的任一项所述的晶体管，其中，所述源极触件包括彼此电连接的多个不连续的源极触件段，其中，所述栅极跳线在所述源极触件之上延伸，并且其中，第一栅极信号分配条在两个相邻的源极触件段之间的间隙中。
14.根据权利要求13所述的晶体管，进一步包括将所述栅极跳线连接到所述第一栅极信号分配条的导电插塞。
15.一种晶体管，包括：
在第一方向上延伸的源极触件；
在所述第一方向上延伸的栅极跳线；
在第二方向上延伸的栅极总线；
栅极指，所述栅极指包括多个不连续的栅极指段；和
多个间隔开的有损元件，所述多个间隔开的有损元件中的每个有损元件电连接到所述栅极跳线；
其中，栅极指段中的第一栅极指段通过有损元件中的第一有损元件连接到所述栅极跳线，
其中，所述栅极跳线平行于栅极指段中的第二栅极指段延伸，且栅极指段中的所述第二栅极指段通过有损元件中的第二有损元件电连接到所述栅极总线。
16.根据权利要求15所述的晶体管，其中，每个有损元件是栅极电阻器。
17.根据权利要求15或16所述的晶体管，其中，有损元件中的所述第一有损元件在两个相邻的栅极指段之间的间隙中。
18.根据权利要求15或16中的任一项所述的晶体管，其中，不连续的栅极指段是共线的。
19.根据权利要求15或16中的任一项所述的晶体管，其中，所述源极触件包括彼此电连接的多个不连续的源极触件段，并且其中，所述栅极跳线在所述源极触件之上延伸并且与所述源极触件电绝缘。
20.根据权利要求15或16中的任一项所述的晶体管，进一步包括多个附加栅极跳线，其中，所述源极触件比所述栅极跳线延伸到离所述栅极总线更远。
21.根据权利要求15所述的晶体管，进一步包括：
与所述栅极指相邻在所述第一方向上延伸的漏极触件，以使得所述栅极指在所述源极触件和所述漏极触件之间延伸；
第二栅极指，所述第二栅极指包括在所述第一方向上延伸的彼此电连接的多个不连续的栅极指段，以使得所述漏极触件在所述栅极指和所述第二栅极指之间延伸；和
第二源极触件，所述第二源极触件包括彼此电连接的多个不连续的源极触件段，所述多个不连续的源极触件段与所述第二栅极指相邻在所述第一方向上延伸。
22.根据权利要求21所述的晶体管，进一步包括在所述第二源极触件的两个相邻源极触件段之间的间隙中的奇模电阻器。
23.根据权利要求21或22所述的晶体管，进一步包括栅极信号分配条，所述栅极信号分配条在所述栅极跳线与所述栅极指的栅极指段中的第一栅极指段之间以及在所述栅极跳线与所述第二栅极指的栅极指段中的第一栅极指段之间延伸。
24.根据权利要求23所述的晶体管，其中，所述栅极信号分配条在所述源极触件的两个相邻源极触件段之间的间隙中。
25.根据权利要求23所述的晶体管，其中，奇模电阻器连接在所述栅极信号分配条和第二栅极信号分配条之间，所述第二栅极信号分配条将多个附加栅极指的栅极指段连接至第二栅极跳线。
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