JPH11297849A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11297849A
JPH11297849A JP11011758A JP1175899A JPH11297849A JP H11297849 A JPH11297849 A JP H11297849A JP 11011758 A JP11011758 A JP 11011758A JP 1175899 A JP1175899 A JP 1175899A JP H11297849 A JPH11297849 A JP H11297849A
Authority
JP
Japan
Prior art keywords
gate
drain
semiconductor device
electrode
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11011758A
Other languages
English (en)
Other versions
JP3269475B2 (ja
Inventor
Hisaaki Inoue
壽明 井上
Toshiro Watanabe
寿郎 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP01175899A priority Critical patent/JP3269475B2/ja
Priority to US09/249,579 priority patent/US6346728B1/en
Priority to EP99102990A priority patent/EP0936669A1/en
Publication of JPH11297849A publication Critical patent/JPH11297849A/ja
Priority to US09/973,717 priority patent/US6566185B2/en
Application granted granted Critical
Publication of JP3269475B2 publication Critical patent/JP3269475B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 複数のトランジスタユニットまたはトランジ
スタユニット対からなる半導体装置の発振を防止する。
ゲートパッド同士、ドレインパッド同士が接続された半
導体装置において、ＲＦ選別を行うことなく、ＤＣ的に
ボンディングの不良が検知できるようにする。 【解決手段】 トランジスタユニットまたはトランジス
タユニット対を複数有する半導体装置において、隣り合
うトランジスタユニットのゲートパッド２２１同士を
０．６ないし１０Ωの抵抗２７を有するゲート引き出し
電極接続用配線２３で接続し、ドレインパッド２１１同
士をドレイン引き出し電極接続用配線２４１で接続す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、より詳しくは、ドレインとゲートと
ソースからなる単位セルを互いに隣接して複数個配列し
たユニットとくし形電極からなる、いわゆるマルチフィ
ンガー構造を有するトランジスタユニットを複数備えた
半導体装置であって、特に超高周波の増幅に使用される
パワートランジスタおよびその製造方法に関するもので
ある。
【０００２】
【従来の技術】数百ＭＨｚ以上の高周波信号を増幅する
半導体装置、たとえば携帯電話機の送信段に用いられる
高周波パワートランジスタなどでは、その効率の向上と
ともに小型軽量化が望まれている。特にバッテリーを電
力源とする携帯電話機等に用いられる高周波パワートラ
ンジスタは、電力増幅用の回路電流の一層の低減および
増幅効率の向上が課題となっている。
【０００３】従来、このような課題を解決するために、
ドレインとゲートとソースからなる単位セルを互いに隣
接して複数個配置し、櫛の歯状に形成された電極にドレ
インとゲートを交互に接続して電解効果トランジスタ
（ＦＥＴ）を形成したマルチフィンガー構造のパワート
ランジスタが提案されている（例えば実開昭５１−８０
０６３号公報）。
【０００４】図１９は、上述のようなくし歯状の電極を
持つマルチフィンガー構造のＦＥＴの構成を示す図であ
る。半導体基板の主表面にそれぞれドレインとゲートと
ソースからなる単位セルが互いに隣接して配置されてお
り、各単位セルのゲートとドレインのそれぞれに対し
て、くし歯状に形成されたゲートフィンガー電極８とド
レインフィンガー電極１２が接続されている。なお、各
単位セルのソースは、ソースコンタクト１ｄおよびソー
ス直上電極２を介して図１９には図示しないｐ+ 打ち抜
き層に接続されている。
【０００５】各ゲートフィンガー電極８はゲート引き出
し電極１２ｂに接続されており、また、各ドレインフィ
ンガー電極１２はドレイン引き出し電極１２ａに接続さ
れている。また、ゲート引き出し電極１２ｂとドレイン
引き出し電極１２ａには、それぞれボンディング線を接
続するためのゲートパッド２２、ドレインパッド２１が
設けられている。このように隣接配置された複数の単位
セルと、くし歯状のゲート電極（ゲートフィンガー電極
８とゲート引き出し電極１２ｂ）およびドレイン電極
（ドレインフィンガー電極１２とドレイン引き出し電極
１２ａ）とからなるＦＥＴをトランジスタユニット３０
と呼ぶ。
【０００６】パワートランジスタとして大出力を得るた
めに、このようなマルチフィンガー構造を持つパワート
ランジスタでは、フィンガー長を長くしたり、フィンガ
ー電極の本数を増やすなどして素子全体としてのゲート
幅を大きくしていた。しかし、ゲートフィンガー長を大
きくすると、ゲート抵抗が増大し、高周波特性が劣化す
るという問題があった。また、フィンガー電極の本数を
増やした場合には、チップの形状は細長くなるととも
に、フィンガー電極間における位相のずれによって、高
周波特性が劣化するという問題があった。
【０００７】従来のマルチフィンガー構造を有する半導
体装置は、このような問題を解決するために、上述のよ
うなトランジスタユニットを複数設けることによってゲ
ート幅を増大せて高出力を達成すると同時に、各トラン
ジスタユニットのゲートパッド、ドレインパッドをそれ
ぞれ近接することによって面積効率の向上を図ってい
た。
【０００８】さらに、１対のトランジスタユニットのゲ
ート引き出し電極を共通化することによって集積度の向
上を図ったのものが、いわゆるフィッシュボーン構造を
有する半導体装置である。
【０００９】図２０にフィッシュボーン構造を有するパ
ワートランジスタの一構成例を示す。ここで上記１対の
トランジスタユニットは、ドレインとゲートとソースと
からなる単位セルを互いに隣接してそれぞれ複数個整列
した２つのユニットに対して、この１対のユニットの間
に延在し、各単位セルのゲートフィンガー電極８を共通
接続したゲート引き出し電極１２ｂと、このゲート引き
出し電極１２ｂと各ユニットに対して対向する位置に延
在し、各ユニットのドレインフィンガー電極１２を共通
接続する２本のドレイン引き出し電極１２ａから構成さ
れている。このような構造は、ゲートフィンガー電極８
が共通接続されたゲート引き出し電極１２ｂの形からフ
ィッシュボーン構造と呼ばれる。なお、フィッシュボー
ン構造には、上述の１本のゲート引き出し電極と２本の
ドレイン引き出し電極を備えた構造のみならず、１本の
ドレイン引き出し電極と２本のゲート引き出し電極とを
備えた構造も含まれるものとする。すなわち、１対のユ
ニットの間に延在し、各単位セルのドレインフィンガー
電極を共通接続したドレイン引き出し電極と、このドレ
イン引き出し電極と各ユニットに対して対向する位置に
延在し、各ユニットのゲートフィンガー電極８を共通接
続する２本のゲート引き出し電極を備えた構造もフィッ
シュボーン構造と呼ぶ。
【００１０】前記ゲート引き出し電極１２ｂの一端には
ボンディング線を接続するためのゲートパッド２２が設
けられている。また、二つのドレイン引き出し電極１２
ａは、前記ゲートパッド２２とは反対の一端において１
個のドレインパッド２１に共通に接続されている。この
ように２つのトランジスタユニットに対してゲート引き
出し電極１２ｂを共用し、２つのドレイン引き出し電極
１２ａを１つのドレインパッド２１に共通に接続した構
成をトランジスタユニット対またはフィッシュボーンセ
ルとよぶ。この例であげたパワートランジスタは、ゲー
ト引き出し電極を共通化した１対のトランジスタユニッ
トを複数（図２０では４個）平行に配置したものであ
る。なお、１本のドレイン引き出し電極と２本のゲート
引き出し電極とを有するトランジスタユニット対（フィ
ッシュボーンセル）を複数平行に配置してパワートラン
ジスタを構成してもよいことは言うまでもない。
【００１１】従来の複数のトランジスタユニット対を備
えた半導体装置では、発振などを防止して動作を安定化
させるために、図２０に示すように隣り合うゲートパッ
ド２２の間をアルミニウム等の導体からなるゲート引き
出し電極接続用配線２３で接続するとともに、隣り合う
ドレインパッド２１の間をドレイン引き出し電極接続用
配線２４で接続していた。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うに複数のトランジスタユニット対（またはトランジス
タユニット）の間を導体で接続したとしてもかならずし
も発振を防止することはできなかった。特に、トランジ
スタユニット対（またはトランジスタユニット）の数が
増え、ゲート幅の総長が大きくなった場合に発振する傾
向がある。たとえば、Ｓｉ基板上に形成された図２０に
示す構成の半導体装置においてゲート幅を４０ｍｍと
し、ゲートパッド間とドレインパッド間をそれぞれ接続
した場合のドレイン電流の静特性を示すグラフを図２１
に示す。図２１において、横軸はドレイン電圧、縦軸は
ドレイン電流を表し、ゲート電圧をパラメータとしてい
る。ゲート電圧とともにドレイン電流が増大するが、発
振してドレイン電圧−ドレイン電流のグラフが歪んでい
る様子を表している。
【００１３】このように複数のトランジスタユニット対
（またはトランジスタユニット）からなる半導体装置が
発振する理由は、たとえ同一チップ内においても、各ト
ランジスタユニット対（またはトランジスタユニット）
間で動作状態が異なり、このようなアンバランスが生じ
るとトランジスタユニット対（またはトランジスタユニ
ット）間で位相の回り込みが増大するためと考えられ
る。このような位相の回り込みに起因する発振をループ
発振という。
【００１４】また、従来の半導体装置では、ゲートパッ
ド同士、ドレインパッド同士を接続した結果、仮に複数
存在するパッドのうちの一つにボンディング線が接続さ
れたなかったとしても、この半導体装置の不良を直流
（ＤＣ）的には検知することができなかった。すなわ
ち、半導体装置の高周波動作に致命的な影響を与えるボ
ンディングの不良を検知する為には、時間とコストのか
かる高周波（ＲＦ）選別を行わなければならなかった。
【００１５】このような課題に鑑み、本発明の目的は、
複数のトランジスタユニットまたはトランジスタユニッ
ト対からなる半導体装置の発振を防止することにある。
また、本発明の他の目的は、ゲートパッド同士、ドレイ
ンパッド同士が接続された半導体装置において、ＲＦ選
別を行うことなく、ＤＣ的にボンディングの不良が検知
できる半導体装置およびその製造方法を提供することに
ある。
【００１６】
【課題を解決するための手段】上述の目的を達成するた
めに本発明は、トランジスタユニットまたはトランジス
タユニット対を複数有する半導体装置において、隣り合
うトランジスタユニットのゲートパッド同士を０．６な
いし１０Ωの抵抗を有するゲート引き出し電極接続用配
線で接続し、ドレインパッド同士をドレイン引き出し電
極接続用配線で接続したことを特徴とする半導体装置で
ある。
【００１７】ここで、トランジスタユニットは、半導体
基板の主表面にドレインとゲートとソースとからなる単
位セルを互いに隣接して複数個整列したユニットと、前
記ゲートの長手方向と直交する方向に延在し、各単位セ
ルのゲートを共通に接続したゲート引き出し電極と、前
記ユニットに対して前記ゲート引き出し電極と対向する
辺に位置し、前記ドレインの長手方向と直交する方向に
延在し、各単位セルのドレインを共通に接続したドレイ
ン引き出し電極と、前記ゲート引き出し電極に設けられ
たゲートパッドと、前記ドレイン引き出し電極に設けら
れたドレインパッドとからなる。
【００１８】また、トランジスタユニット対とは、先に
述べたように、平行に配置された１対のトランジスタユ
ニットのゲート引き出し電極またはドレイン引き出し電
極を共通化したものをいう。換言するならば、トランジ
スタユニット対は、半導体基板の主表面にドレインとゲ
ートとソースとからなる単位セルを互いに隣接してそれ
ぞれ複数個整列した一対のユニットと、この一対のユニ
ットの間に前記ゲートの長手方向と直交する方向に延在
し、これらのユニットの各単位セルのゲートを共通接続
したゲート引き出し電極と、前記一対のユニットのそれ
ぞれに対して前記ゲート引き出し電極と対向する辺に位
置し、ドレインの長手方向と直交する方向に延在し、各
ユニットの各単位セルのドレインをそれぞれ共通接続し
た２つのドレイン引き出し電極と、前記ゲート引き出し
電極の一端に設けられたゲートパッドと、前記二つのド
レイン引き出し電極の一端であって前記ゲートパッドと
は反対側の端に共通に設けられたドレインパッドとから
なる。また、本発明においてトランジスタユニット対
は、２本のゲート引き出し電極を備え、ドレイン引き出
し電極を共通化したものも含んでもよい。
【００１９】前記ゲート引き出し電極接続用配線は、隣
り合うゲートパッドを接続することによって、隣り合う
トランジスタユニットまたはトランジスタユニット対の
ゲート引き出し電極を電気的に接続する。同様に前記ド
レイン引き出し電極接続用配線は、隣り合うドレインパ
ッドを接続することによって、隣り合うトランジスタユ
ニットまたはトランジスタユニット対のドレイン引き出
し電極を電気的に接続する。
【００２０】本発明にかかる半導体装置においては、各
トランジスタユニット間または各トランジスタユニット
対間の動作状態のアンバランスによって生じたループ発
振は、前記ゲート引き出し電極接続用配線の抵抗を通過
する際に減衰する。本発明は、抵抗を有するゲート引き
出し電極接続用配線でゲートパッド同士を接続すること
によって上記ループ発振を断ち切り、複数のトランジス
タユニットまたはトランジスタユニット対を有するパワ
ートランジスタ等の半導体装置が発振することを防止す
ることができる。
【００２１】本発明において、抵抗でゲートパッド同士
を接続したのは、抵抗は周波数依存性を持たないからで
ある。上記ゲート引き出し電極接続用配線の抵抗の値
は、半導体装置のゲート幅の総長、すなわち各単位セル
のゲート幅の総和にもよるが、ゲート幅が４０ｍｍ以下
の場合は、０．６〜１０Ωが適当である。これは０．６
Ω以上としたのは、０．６Ω未満ではループ発振を減衰
させ断ち切ることができず、導体（抵抗がほぼ０Ω）で
接続した場合とほぼ同じ状況が生じるからである。ま
た、１０Ω以下としたのは、特に高周波動作においては
１０Ωよりも大きな抵抗はゲートパッド同士を接続しな
い場合と同等の効果を持ち、これより大きな抵抗ではゲ
ートパッド同士を接続しない場合と同様に動作が不安定
となり発振してしまうからである。
【００２２】一般に、上記ゲート引き出し電極接続用配
線の抵抗の適切な値は、上記半導体装置の利得、より詳
しくはゲート幅の総長Ｗｇと関係があり、このゲート幅
の総長Ｗｇが大きくなるにつれて適当な上記抵抗値は狭
くなる傾向があることが経験的に明らかになっている。
本発明は、ゲート幅が４０ｍｍ以下の場合、上記ゲート
引き出し電極接続用配線の抵抗の値が０．６〜１０Ωで
あれば、ゲート幅の総長Ｗｇと上記抵抗値の組み合わせ
を特に限定するものではない。上記半導体基板にＳｉを
用い、各単位セルのゲート幅の総和（Ｗｇ）が４０ｍｍ
以下であり、前記ゲート引き出し電極接続用配線の抵抗
は１ないし８Ωであってもよい。これによって、半導体
装置のゲート幅の総長を大きくして相互コンダクタンス
（ｇｍ）を得る一方、発振を防止することができる。
【００２３】また、本発明においてゲート引き出し電極
接続用配線は、上述のような抵抗値を有するかぎり、ど
のような材料・構造を用いても良い。その中でも、上記
ゲート引き出し電極接続用配線を、タングステンシリサ
イド（ＷＳｉ）とポリシリコン（ポリＳｉ）とからなる
多層配線で構成したことを特徴とする。半導体装置に用
いられる材料のうち、ＷＳｉや不純物をドープしていな
いポリＳｉは比較的抵抗率が高い物質である。上記ゲー
ト引き出し電極接続用配線の一部またはすべてにわたっ
てＷＳｉ／ポリＳｉ抵抗を使用することにより、所望の
抵抗値を実現することができる。また、ゲート電極にＷ
Ｓｉを使用することにより、半導体装置の製造プロセス
をより効率化することができる。
【００２４】本発明においてはドレインパッド同士も接
続される。このときドレインパッドを接続するドレイン
引き出し電極接続用配線は、抵抗がほぼ０Ωの導体で形
成されていても良く、または抵抗を有していても良い。
すなわち、上記ドレイン引き出し電極接続用配線を、導
体または１０Ω未満の抵抗とする。この発明は、半導体
装置のゲート幅の総長Ｗｇが大きくなった場合やＧａＡ
ｓの基板を使用した場合など、半導体装置の利得が増大
した場合には、ゲート引き出し電極接続用配線の抵抗と
ともに発振を防ぐ効果がある。ゲート幅が７８ｍｍ以下
の場合は、上記ゲート引き出し電極接続用配線の抵抗値
が０．６〜２．０Ωであり、かつ、上記ドレイン引き出
し電極接続用配線の抵抗値が０．６〜２．０Ωであれ
ば、ゲート幅の総長Ｗｇと上記抵抗値の組み合わせを特
に限定するものではない。
【００２５】一方、上記ゲートパッドおよび上記ドレイ
ンパッドを、それぞれ上記ゲート引き出し電極および上
記ドレイン引き出し電極が接続された第１の領域と、上
記ゲート引き出し電極接続用配線および上記ドレイン引
き出し電極接続用配線が接続された第２の領域と、前記
第１の領域と前記第２の領域を絶縁分離するスリットか
らなり、前記第１の領域と第２の領域は、ボンディング
線によって互いに接続してもよい。このように上記ゲー
トパッドおよび上記ドレインパッドにスリットを設けた
ことによって、ゲートパッドまたはドレインパッドにボ
ンディング線が接続されなかった場合には、そのパッド
を有するトランジスタユニット（またはトランジスタユ
ニット対）のゲートまたはドレインは、他のトランジス
タユニット（または他のトランジスタユニット対）から
電気的に絶縁される。したがって、高周波によるＲＦ選
別を行うまでもなく、ＤＣ的にドレイン電流を計測する
こと（以下ＤＣ選別という）によってボンディング線の
接続不良を検知することができる。
【００２６】本発明において、上記スリットはボンディ
ング線によって上記第１、第２の領域が電気的に接続さ
れるように形成されなければならなが、その形状は特に
限定されるものではない。上記第１の領域と上記第２の
領域を、スリットを距ててくし歯状に形成してもよい。
このような構成をとることによって、上記スリットはジ
グザグに形成されて、ボンディング線による上記第１、
第２の領域の電気的接続をより確実にすることができ
る。
【００２７】また、上記ドレイン引き出し電極接続用配
線がフューズを備えてもよい。このような構成において
は、各トレインパッドが半導体装置の外部端子となるリ
ードとボンディング線によって接続されている場合は、
正常動作時に上記ドレイン引き出し電極接続用配線には
ほとんど電流は流れない。
【００２８】しかし、上記ボンディング線がドレインパ
ッドとリードとの間で切断されている場合、ドレイン電
流がドレイン引き出し電極接続用配線を介して隣り合う
ドレインパッドに流れることによって上記フューズが切
れる。その結果、上記切断されたボンディング線が接続
されたトランジスタユニット（またはトランジスタユニ
ット対）は他のトランジスタユニット（または他のトラ
ンジスタユニット対）から電気的に絶縁される。したが
って、ＤＣ選別において半導体装置のドレイン電流を計
測することによって、ドレインパッドに接続されたボン
ディング線の不良を検知することができる。
【００２９】また、上記ドレインパッドおよび上記ゲー
トパッドの少なくとも何れか一方、または、両者にダイ
オードを接続してもよい。上記ゲート引き出し電極の両
端または一端に、１ないし１６Ωの抵抗を接続してもよ
い。このようにすることにより、発振を防ぎ、またゲイ
ンを減衰させることができる。
【００３０】さらに、本発明に係る半導体装置の製造方
法は、上記半導体基板の主表面に上記ユニットを複数作
り込んだ下地ウエハを、あらかじめ作りだめしておき、
この下地ウエハの最上層における配線のレイアウトを適
宜変えることにより、所望の形状のゲート引き出し電
極，ドレイン引き出し電極，ゲートパッドおよびドレイ
ンパッドを形成し、所望の構成のトランジスタユニット
を作製することを特徴とするものである。このようにす
ることにより、顧客からの要求に応じて迅速に所望の規
格のＭＯＳＦＥＴを作製することができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明の実施の形態にかか
る半導体装置の構成を図１示す。この半導体装置は、Ｓ
ｉ基板上に複数のトランジスタユニットを備えた高周波
パワートランジスタである。
【００３２】図１に示すように、一つのトランジスタユ
ニットは、複数のドレイン，ゲート，ソースからなる単
位ユニットが交互に配置されて形成され、各単位セルの
ゲートに接続されているゲートフィンガー電極８はゲー
ト引き出し電極１２ｂに共通接続され、また、各単位セ
ルのドレインに接続されているドレインフィンガー電極
１２はドレイン引き出し電極１２ａに共通接続されてい
る。このようなトランジスタユニットを２つ並行に並
べ、ゲート引き出し電極１２ｂを共用し、前記ゲート引
き出し電極１２ｂの一端にボンディング線を接続するた
めのゲートパッド２２１を設け、２つのドレイン引き出
し電極を共通接続して１つのドレインパッド２１１を設
けた構成をトランジスタユニット対、またはフィッシュ
ボーンセルと呼ぶ。また、本実施の形態にかかる高周波
パワートランジスタにおいては、ゲートパッド２２１お
よびドレインパッド２１１に、後述するようにそれぞれ
スリット２２１ｃ、２１１ｃが設けられている。
【００３３】ここでまず、上記トランジスタユニットの
詳細な構造を図２および図３を参照して説明する。図２
は図１の破線で囲んだ部分を拡大した説明図である。こ
こに示すように、半導体基板中のドレインコンタクト１
ｈに接続されたドレインフィンガー電極（第１アルミニ
ウム配線層、以下１Ａｌという）２ａは、スルーホール
３１を介してドレインフィンガー電極（第２アルミニウ
ム配線層、以下２Ａｌという）１２に接続されている。
そして、各単位セルのドレインフィンガー電極１２はド
レイン引き出し電極１２ａに共通接続されている。
【００３４】また、ゲートフィンガー電極８はスルーホ
ール３２を介してゲート配線（１Ａｌ）２ｂに接続さ
れ、ゲート配線（１Ａｌ）２ｂはスルーホール３３を介
してゲート引き出し電極突起１２ｃに接続されている。
そして、各ゲート引き出し電極突起１２ｃはゲート引き
出し電極１２ｂに共通接続されている。
【００３５】ゲート引き出し電極１２ｂを仮に、ゲート
配線（１Ａｌ）２ｂと同一層である第１層アルミニウム
配線で形成すると、第１層アルミニウム配線と半導体基
板１との層間絶縁膜厚は、ゲート酸化膜（ＳｉＯ2 ）７
とＳｉＯ2 層９とＢＰＳＧ層１０の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第２層アルミニウム
配線で形成することが望まれる。しかしながら、第２層
アルミニウム配線とゲートフィンガー電極８とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極８を一旦ゲート配線
（１Ａｌ）２ｂを介してゲート引き出し電極突起１２ｃ
に接続し、第２層アルミニウム配線であるゲート引き出
し電極１２ｂと接続した。
【００３６】半導体基板中のソースコンタクト１ｄには
ソース直上電極（１Ａｌ）２が接続され、このソース直
上電極（１Ａｌ）２は半導体基板中のｐ+ 打ち抜き層１
ｃに接続されている。
【００３７】なお、本実施の形態においては、ドレイン
引き出し電極１２ａは幅２５μｍ、長さ５００μｍであ
る。ゲート引き出し電極１２ｂは幅２０μｍ、長さ４５
０μｍである。ドレインフィンガー電極（１Ａｌ）２ａ
およびドレインフィンガー電極（２Ａｌ）１２は幅３．
２μｍ、長さ５０μｍである。ゲートフィンガー電極８
は幅０．６μｍ、長さ５０μｍである。ソースコンタク
ト１ｄは幅１．２μｍ、長さ５０μｍである。ｐ+ 打ち
抜き層１ｃは幅６．８μｍ、長さ４８μｍである。
【００３８】図３は図２のＡ−Ａ'線における断面図で
ある。ここに示すように、半導体基板であるＳｉ基板１
にはリソグラフィー技術等によってｐ+ 基板１ａ、ｐエ
ピ層１ｂ、ｐ+ 打ち抜き層１ｃ、ソースコンタクト（ｎ
+ ）１ｄ、ソース拡散層（ｎ）１ｅ、ｐウェル１ｆ、ド
レイン拡散層（ｎ- ）１ｇ、ドレインコンタクト
（ｎ+ ）１ｈが形成され、各単位セルはｎチャネルＭＯ
Ｓトランジスタを構成している。
【００３９】また、Ｓｉ基板１上には基板表面から、１
Ａｌ配線層（ソース直上電極２、ドレインフィンガー電
極２ａ等）、プラズマＴＥＯＳ（plasma-tetraethylort
hosilicate）層（以下、ｐ−ＴＥＯＳ層という）３、有
機シリカ＋無機シリカ層４、ｐ−ＴＥＯＳ層５、２Ａｌ
配線層（ドレインフィンガー電極１２等）、パッシベー
ション用の窒化膜（以下、ｐ窒化膜という）６が順次形
成されている。
【００４０】なお、１Ａｌ配線層はＳｉ基板１側から順
にＴｉＮまたはＴｉ（膜厚は８０ｎｍ）とＡｌ−Ｓｉ−
Ｃｕ（膜厚は０．５５μｍ）とＴｉＮ（膜厚は３０ｎ
ｍ）とが順次積層されたものである。
【００４１】また、ｐウェル１ｆ上にはゲート酸化膜７
が形成され、ゲート酸化膜７の上にはゲートフィンガー
電極８が形成されている。このゲートフィンガー電極８
は、Ｓｉ基板１の主表面側からポリＳｉ（膜厚は１５０
ｎｍ）とＷＳｉ（膜厚は１７０ｎｍ）とが順次積層され
て形成されている。そして、ゲートフィンガー電極８の
断面は０．６μｍ程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極８の
全体は第１層間絶縁膜であるＳｉＯ2 層９によって覆わ
れている。ＳｉＯ2 層９の上には第２層間絶縁膜である
ＢＰＳＧ層１０が形成されている。
【００４２】以上のようにして形成されたゲートフィン
ガー電極８は、ゲート電圧が印加されるとゲート酸化膜
７を通じてＳｉ基板１内のｐウェル１ｆ中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層（ｎ）１ｅとドレイン拡散層（ｎ
- ）１ｇとの間のチャネルの伝導性がコントロールされ
る。
【００４３】また、ドレインフィンガー電極（１Ａｌ）
２ａおよびドレインフィンガー電極（２Ａｌ）１２は、
図２に示すようにゲートフィンガー電極８に対して平行
に伸びている。そして、このドレインフィンガー電極
（１Ａｌ）２ａはドレインコンタクト１ｈを通じＳｉ基
板１中のドレイン拡散層１ｇに接続されるとともに、コ
ンタクト３１を介してドレインフィンガー電極（２Ａ
ｌ）１２と接続されている。
【００４４】ソース拡散層１ｄはゲートフィンガー電極
８の端部からゲート長方向にソースコンタクト１ｄまで
伸びている。そして、このソース拡散層１ｄはソースコ
ンタクト１ｄを介してソース直上電極（１Ａｌ）２に接
続され、このソース直上電極２はｐ+ 基板１ａに達する
まで高濃度層が形成されているｐ+ 打抜き層１ｃに接続
されている。
【００４５】Ｓｉ基板１上の各層の厚さを表１に示す。
【００４６】
【表１】
【００４７】本実施の形態にかかる高周波パワートラン
ジスタにおいては、図１に示すように、上述のような構
成を持つ４個のトランジスタユニット対が並行に配置さ
れ、隣り合うゲートパッド同士がゲート引き出し電極接
続用配線２３を介して接続されるとともに、隣り合うド
レインパッド同士がドレイン引き出し電極接続用配線２
４を介して接続されている。
【００４８】ここで上記ゲート引き出し電極接続用配線
２３は、ゲート保護用ダイオード２６と抵抗２７を備え
ている。
【００４９】ゲート保護用ダイオード２６はゲート酸化
膜の静電破壊等を防止するためのものである。図４に、
このゲート保護用ダイオード２６の構成を示す平面図
（図４（ａ））およびＢ−Ｂ'線断面図（図４（ｂ））
を示す。
【００５０】図４（ｂ）の断面図に示すとおり、Ｓｉ基
板１はｐ+ 基板１ａとその上に積層されたｐエピ層１ｂ
とによって形成され、ｐエピ層１ｂ中にはゲート保護用
ダイオードとして２個のｐｎｐ接合が形成されている。
さらに、Ｓｉ基板１の主表面からｐ+ 基板１ａにかけて
ｐ+ 打ち抜き層１ｃが形成されている。このｐ+ 打ち抜
き層１ｃはｐ拡散層５１と接続されている。図４（ａ）
に示すように、図１のゲート引き出し電極接続用配線２
３から引き出された配線２５は、Ｓｉ基板１中に形成さ
れたダイオードのｐ拡散層５２に接続されている。な
お、配線２５とＳｉ基板１との間にはバリアメタル１１
（ＴｉＮとＴｉとからなる）が形成されている。
【００５１】一方、上記ゲート引き出し電極接続用配線
２３の抵抗２７は、ゲートフィンガー電極８と同様にＷ
ＳｉとポリＳｉとを順次積層して形成されている。この
ような抵抗２７は、ゲートパッド２２１を接続する各ゲ
ート引き出し電極接続用配線２３に０．６〜１０Ωの抵
抗を持たせるように形成される。
【００５２】Ｓｉ基板上に形成された半導体装置のゲー
ト引き出し電極接続用配線２３に抵抗２７を設けた場合
の静特性を図５および図６に示す。各グラフは、ゲート
電圧をパラメータとして、横軸と縦軸にそれぞれドレイ
ン電圧とドレイン電流を示したものである。図５
（ａ）、（ｂ）は、各ゲート引き出し電極接続用配線２
３の抵抗値がそれぞれ４Ω、８Ω、図６（ａ）、（ｂ）
は、それぞれ１５Ω、３０Ωである。なお、いずれも半
導体装置は図１に示す構成を有し、そのゲート幅の総長
Ｗｇは４０ｍｍ、アルミニウムで形成されたドレイン引
き出し電極接続用配線２４１の抵抗は０Ωである。
【００５３】抵抗値を４Ω（図５（ａ））または８Ω
（図５（ｂ））とした場合は、ゲート引き出し電極接続
用配線の抵抗が０Ωの場合（図１４参照）と比較して、
ドレイン電圧−ドレイン電流のグラフは歪んでいない。
これは、隣り合うゲートパッド２２１を４Ωや８Ωの抵
抗で接続したことによって発振を防止することができる
ことを示している。これは、トランジスタユニット対の
間の動作のアンバランスによる位相の回り込みをゲート
引き出し電極接続用配線２３の抵抗２７が減衰させ、ル
ープ発振を断ち切るためと考えられる。
【００５４】一方、図６ではドレイン電圧−ドレイン電
流のグラフが歪み、抵抗値を１５Ω（図６（ａ））、３
０Ω（図６（ｂ））とした場合には発振していることを
示している。これは、抵抗値が大きくなるとゲートパッ
ド２２１間を接続しない場合を同じ状況が生じるためと
考えられる。
【００５５】以上のことから発振を防止するには、ゲー
ト幅の総長Ｗｇが４０ｍｍでは、各ゲート引き出し電極
接続用配線２３の抵抗は０．６〜８Ωが適当である。こ
の抵抗値の範囲はゲート幅の総長Ｗｇが大きくなるとと
もに狭くなり、たとえばＷｇが６０ｍｍでは０．６〜３
Ω、８０ｍｍでは０．６〜２Ω程度が適当であることが
実験により明らかになっている。
【００５６】本実施の形態にかかる半導体装置の回路図
を図７に示す。図７において、４個のトランジスタＴｒ
１〜Ｔｒ４はそれぞれトランジスタユニット対に対応す
る。ゲート引き出し電極接続用配線２３の抵抗はＲ１１
〜Ｒ１３で示されている。発振を防止するためのドレイ
ン引き出し電極接続配線２４１の抵抗値（Ｒ２１〜Ｒ２
３）は０〜１０Ωが適当であり、特にゲート幅の総長Ｗ
ｇが４０ｍｍ以上で半導体装置の利得が大きい場合には
０．６〜２．０Ωがより望ましい。
【００５７】ところで、ゲートパッド２２１およびドレ
インパッド２１１は、ボンディング線によって図１には
図示しないリードフレームと接続される。本実施の形態
において、ゲートパッド２２１にはスリット２２１ｃが
設けられている。このスリット２２１ｃは、上記ゲート
パッド２２１をゲート引き出し電極１２ｂが接続された
第１の領域２２１ａとゲート引き出し電極接続用配線２
３が接続された第２の領域２２１ｂとに絶縁分離してい
る。図１に示すように、ゲートパッド２２１にボンディ
ング線２２２を接続することによって、前記ゲートパッ
ド２２１を構成するこれら二つの領域２２１ａ、２２１
ｂは電気的に接続される。
【００５８】また、ドレインパッド２１１にもスリット
２１１ｃが同様に設けられており、このスリット２１１
ｃによって上記ドレインパッド２１１は、ドレイン引き
出し電極１２ａが接続された第１の領域２１１ａとドレ
イン引き出し電極接続用配線２４１が接続された第２の
領域２１１ｂとに絶縁分離されている。ドレインパッド
２１１を構成するこれら二つの領域２１１ａ、２１１ｂ
は、ボンディング線２１２を図１に示すように接続する
ことによって電気的に接続される。
【００５９】本実施の形態において、ゲートパッド２２
１およびドレインパッド２１１はともに１辺が１００μ
ｍの正方形であり、そこに設けられたスリット２２１ｃ
および２１１ｃの幅は２μｍである。このようなスリッ
トを備えたゲートパッド２２１およびドレインパッド２
１１は、上記第１と第２の領域（２２１ａと２２１ｂお
よび２１１ａと２１１ｂ）を１〜５μｍの間隔をおいて
パターンニングすることによって形成することができ
る。
【００６０】このようにゲートパッド２２１およびドレ
インパッド２１１にスリットを設けたことによって、ゲ
ートパッドまたはドレインパッドにボンディング線が接
続されなかった場合には、そのパッドを有するトランジ
スタユニット（またはトランジスタユニット対）のゲー
トまたはドレインは、他のトランジスタユニット（また
は他のトランジスタユニット対）から電気的に絶縁され
る。したがって、ＤＣ選別においてドレイン電流を計測
することによって、ボンディング線がゲートパッド２２
１またはドレインパッド２１１に正しく接続されなかっ
た不良を検知することができる。その結果、時間のかか
るＲＦ選別をしなくても上述のような不良品を容易に選
別することができる。
【００６１】また、本実施の形態にかかる半導体装置の
ドレイン引き出し電極接続用配線２４１にはフューズ２
４１ａが設けられている。ここではフューズ２４１ａ
は、ドレイン引き出し電極接続用配線２４１の一部の幅
を狭くして、電流の容量を小さくすることによって実現
している。具体的には、前記ドレイン引き出し電極接続
用配線２４１として形成された幅４０アルミニウム配線
の一部を幅１μｍとすることによって５ｍＡ以上の電流
が流れたときにはフューズ２４１ａが切れるように構成
されている。
【００６２】このようにフューズ２４１ａを設けること
によって、ドレインパッド２１１とリードフレーム（図
１には図示せず）とつなぐボンディング線が切れている
場合は、ＤＣ選別時にドレイン電流がドレイン引き出し
電極接続用配線２４１を介して隣り合うドレインパッド
に流れ、フューズ２１１が切れる。その結果、ボンディ
ング線に不良があるトランジスタユニット対にはドレイ
ン電流が流れなくなるので、ＲＦ選別をするまでもなく
半導体装置に流れるドレイン電流を計測することによっ
て上述のような不良を検知することができる。
【００６３】なお、図１においては４個のトランジスタ
ユニット対を接続したものが記載されているが、これは
一つの実施の形態にすぎず、トランジスタユニット対の
個数は任意に増減することができる。
【００６４】上述の実施の形態ではトランジスタユニッ
ト対のゲートパッド間を抵抗を有するゲート引き出し電
極接続用配線で接続したが、本発明においては、トラン
ジスタユニット対の代わりにトランジスタユニットを複
数平行に配置するようにしてもよいことは言うまでもな
い。このような本発明の他の実施の形態として、図８、
図９に複数のトランジスタユニットが配置されたパワー
トランジスタの例を示す。図８は４個のトランジスタユ
ニットを平行に配置して構成される半導体装置である。
また、図９に示す半導体装置は、隣り合うトランジスタ
ユニットが互いに左右対称になるように配置したもので
ある。
【００６５】図８、図９に示したいずれの半導体装置
も、隣り合うゲートパッド２２１同士がゲート引き出し
電極接続用配線２３によって接続されている。また、ド
レインパッド２１１同士はドレイン引き出し電極接続用
配線２４１によって接続されている。本実施の形態にお
いても、各ゲート引き出し電極接続用配線２３は図１に
しめしたものと同一の構成を有し、０．６〜１０Ωの抵
抗を有しているものとする。
【００６６】このようにゲートパッド２２１同士を抵抗
によって接続することによって、複数のトランジスタユ
ニットからなるパワートランジスタが発振することを防
止している。なお、各トランジスタユニットの構成につ
いてはすでに説明したので、ここでは省略する。
【００６７】また、図１に示した実施の形態と同様、本
実施の形態においてもゲートパッド２２１およびドレイ
ンパッド２１１はスリット２２１ｃおよびスリット２１
１ｃを備えている。スリット２２１ｃによって絶縁分離
されたゲートパッド２２１の第１の領域２２１ａと第２
の領域２２１ｂはボンディング線２２２を接続すること
によって接続されるようになっている。また、ドレイン
パッド２１１についても同様に、スリット２１１ｃによ
って絶縁分離された第１の領域２１１ａと第２の領域２
１１ｂはボンディング線２１２によって接続されるよう
なっている。
【００６８】このようにゲートパッド２２１およびドレ
インパッド２１１にスリットを設けたことにより、隣り
合うパッドがそれぞれゲート引き出し電極接続用配線２
３およびドレイン引き出し電極接続用配線２４１で接続
されていても、ボンディング線の接続不良をＤＣ選別で
検知することができる。
【００６９】なお、図１および図８、図９に示した実施
の形態において、スリット２２１ｃ、２１１ｃは一文字
に形成されているが、これをジグザグに形成してもよ
い。図１０は、ドレインパッド５１１の第１の領域５１
１ａと第２の領域５１１ｂをスリット５１１ｃを距てて
くし歯状に形成したものである。このようにすること
で、前記第１、第２の領域（５１１ａ、５１１ｂ）をボ
ンディング線５１２によってより確実に接続することが
できる。上述のような構成は、図示はしないがゲートパ
ッドに対しても有効であることは言うまでもない。
【００７０】また、図１において、ドレイン引き出し電
極接続用配線２４１の一部の幅を狭くすることによって
フューズ２４１ａを形成するように説明した。これに対
し、図１１は、ドレイン引き出し電極接続用配線２４１
を幅２μｍ、厚さ１．６μｍのアルミニウムで形成した
ものである。このようにドレイン引き出し電極接続用配
線２４１を全体にわたって細く形成し、所定の容量を越
える電流が流れた場合にはこのドレイン引き出し電極接
続用配線２４１が切れるように構成してもよい。
【００７１】なお、上述した実施の形態では半導体装置
をＳｉ基板上に形成するものとして説明したが、本発明
にかかる半導体装置に使用される半導体材料はＳｉに限
定されるものではなく、たとえばＧａＡｓなどの化合物
半導体を用いても良いことはいうまでもない。
【００７２】ここで、本発明に係る半導体装置の製造方
法について図を参照して説明する。近年、携帯電話の急
速な普及により、高周波高出力増幅用のトランジスタへ
の需要が激増している。携帯端末機小型化の必然性か
ら、トランジスタの小型化が必須となり、その一つの解
として１パッケージ内に２つのトランジスタを搭載した
ツイントランジスタ化が進展している。
【００７３】しかし、ＧＳＭ（Global System for Mobi
le communication）やＰＤＣ（Personal Digital Cellu
lar ）といった様々な仕様のシステムが乱立し、また同
じシステムにおいても、携帯電話メーカーの差別化戦略
により各社それぞれ独自の要求仕様となっている。その
ため、顧客要求に応じた専用ツイントランジスタチップ
を設計開発・製品化する必要があり、以下のような問題
点があった。製品毎にチップ設計するため開発コストが
かかる。カスタム色が強く汎用性に欠けるため、バッフ
ァストックを持ちにくく、在庫管理コストがかかる等で
ある。
【００７４】また、高周波高出力デバイスに共通する問
題点もあった。各セルがＲＦ的にショートしているた
め、発振し易い。小さいゲート幅のＦＥＴ（ドライバー
ＦＥＴ）は１ＧＨｚでのゲインが２０ｄＢ程度と高く、
一方でデバイスのアイソレーションが２０ｄＢ程度しか
ないため、マッチングによらず不安定等である。そこ
で、本発明に係る半導体装置の製造方法は、上記の問題
点を同時に解決するものである。
【００７５】図１２は、最上層の配線を除く部分まで
を、あらかじめＳｉウエハに作り込んだ下地ウエハの１
チップを示す平面図である。同図に示すように、Ｓｉウ
エハ６０にあらかじめ配線を除く部分（ユニット６１，
抵抗６４，抵抗６５，配線６３）まで形成したものを複
数作りだめしておく。Ｓｉウエハ６０の表面には、抵抗
６４，６５や素子と接続されたコンタクト（コンタクト
６４ａ，６５ａ等）が露出している。したがって、顧客
からの要求に応じて、最上層の配線（以下、トップメタ
ルという）の形状を可変することにより、所望のセルレ
イアウトを得ることができる。各ユニット６１は、例え
ば７８個程度のＦＥＴを集積したものである。
【００７６】下地ウエハ６０には、各チップ毎に、フィ
ンガー部でチップ裏面に直接接地されたゲート幅７．８
ｍｍのトランジスタユニット対が１０個形成されてい
る。隣り合うトランジスタユニット対のパッド間には、
発振防止用の０．６，１．０，１．２，１．４，２．
０．２，２Ωの６つの抵抗（抵抗６４）と、静電破壊防
止用のダイオード６２とが形成されている。ダイオード
６２と抵抗６４とは、配線６３で接続されている。実際
の抵抗６４は１本の抵抗からなり、複数のコンタクト６
６が設けられているため、コンタクトを選択することに
よって所望の抵抗値（０．６〜２Ω）を得ることができ
る。
【００７７】また、ゲート引き出し電極の両端に相当す
る位置には、ゲイン減衰用の１，２，４，８Ωの４つの
抵抗（抵抗６５）が形成されている。この抵抗６５も抵
抗６４と同様に１本の抵抗からなり、複数のコンタクト
６５ａが設けられている。したがって、抵抗６５の選択
およびコンタクト６５ａの選択により、１〜１６Ωのゲ
イン減衰用抵抗を構成することができる。
【００７８】さらに、トップメタルを除く全ての素子
（ＦＥＴ、抵抗、ダイオード等）のレイアウトは、各チ
ップの中心に対して点対称またはそれに準ずるレイアウ
トを採用している。したがって、半導体の拡散プロセス
において、トップメタルのレイアウトを変更することで
抵抗やダイオードへの接続を変更でき、かつ、ゲートパ
ッドとドレインパッドの位置を自由自在に入れ替えるこ
とができ、下地のゲート幅を超えない範囲で、要求出力
に応じたゲート幅を選択できる構成となっている。
【００７９】図１３は、２個のトランジスタユニット対
で構成したゲート幅１５．６ｍｍのドライバー段ＭＯＳ
ＦＥＴと、８個のトランジスタユニット対で構成したゲ
ート幅４０ｍｍの出力段ＭＯＳＦＥＴを１チップ上に配
置した例である。同例では、周波数が１．８ＧＨｚと高
いため、ゲイン減衰用の抵抗は使用していないが、出力
段の発振を抑えるために出力段の各ゲートパッドは４Ω
の発振防止用抵抗で相互接続されている。
【００８０】図１４は、図１３のレイアウトを上下方向
にミラー反転したものである。同図に示すように、トッ
プメタルのレイアウトを変えるだけで、ゲートパッドと
ドレインパッドの位置を入れ替えることができる。これ
は顧客からのピン配置要求に柔軟に対応できることを示
す。
【００８１】図１５は、２個のトランジスタユニット対
で構成したゲート幅４ｍｍのドライバー段ＭＯＳＦＥＴ
と、５個のトランジスタユニット対で構成したゲート幅
１０ｍｍの出力段ＭＯＳＦＥＴを１チップ上に配置した
例である。同例では、周波数が２．５ＧＨｚと高いた
め、ゲイン減衰用の抵抗は使用していないが、出力段の
発振を抑えるために出力段の各ゲートパッドは４Ωの発
振防止用抵抗を介して相互に接続されている。
【００８２】図１６は、５個のトランジスタユニット対
で構成したゲート幅２０ｍｍの１．８ＧＨｚ帯出力段Ｍ
ＯＳＦＥＴと、同じく５個のトランジスタユニット対で
構成したゲート幅４０ｍｍの９００ＭＨｚ帯出力段ＭＯ
ＳＦＥＴを１チップ上に配置した例である。同例では、
２つのＭＯＳＦＥＴが共に出力段であり、携帯電話機の
内部では並列に配置されることが多いため、同一方向に
ゲートおよびドレインパッドが配置されている。
【００８３】図１７は、１０個のトランジスタユニット
対で構成したゲート幅７８ｍｍの９００ＭＨｚ帯出力段
シングルＭＯＳＦＥＴを１チップ上に配置した例であ
る。発振を抑えるために、各ゲートパッドは１．４Ω、
各ドレインパッドは１．２Ωの発振防止用抵抗で相互接
続されている。同例のように、最大７８ｍｍまでのシン
グルＭＯＳＦＥＴを構成できる。
【００８４】図１８は、１０個のＭＯＳＦＥＴを構成し
た例である。同例のように、１０個のトランジスタユニ
ット対をそれぞれ独立したＭＯＳＦＥＴとしている。こ
の場合、チップの４角にあらかじめ余分のダイオードを
形成しておくことで、全てのゲートパッドおよびドレイ
ンパッドに、発振防止のためのダイオードを接続させる
ことができる。
【００８５】このように本実施の形態は、ＦＥＴのソー
ス電極が各フィンガー部でチップ裏面に直接接地され、
かつ全ての素子（ＦＥＴ、抵抗、ダイオード等）のトッ
プメタルを除く部分が、チップ中心に対して点対称また
はそれに準ずるレイアウトを採っている。そのため、ト
ップメタルのみを変更することにより、ゲートとドレイ
ンのパッドの位置を自由自在に入れ替えることができ、
ピン配置の異なるツインＭＯＳＦＥＴ等を容易に製造で
きる。
【００８６】また、ゲートパッド間およびドレインパッ
ド間にトップメタルの配線変更のみで抵抗値を調整でき
る発振防止用の抵抗を内蔵しているため、ＤＣ発振の無
いトランジスタを製造できる。また、隣り合うトランジ
スタユニット対のパッド間の全てに、静電破壊防止用の
ダイオードを有しているため、トップメタルの配線変更
のみで、全ゲートパッドにダイオードを接続でき、十分
な静電破壊耐圧をもったトランジスタを製造できる。
【００８７】また、ゲート引き出し電極の両端にトップ
メタルの配線変更のみで抵抗値を調整できるゲイン減衰
用の抵抗を有しているため、１ＧＨｚ以下の低い周波数
用途でもゲインを抑制でき、安定な増幅が可能となる。
さらに、１ＧＨｚ以上の高い周波数用途では、Ｓｉ基板
上の伝送損失を最小限に抑えるように多セルレイアウト
を取ることにより、高い付加効率を得ることができる。
【００８８】なお、以上の実施の形態では、２個のユニ
ット６１の間にゲート引き出し電極７１を配置し、これ
らのユニット６１の外側にドレイン引き出し電極７４を
配置した例について説明したが、本発明はこれに限られ
るものではない。２個のユニット６１の間にドレイン引
き出し電極を配置し、これらのユニットの外側に２個の
ゲート引き出し電極を配置する構成も容易に作製でき、
本発明に含まれる。
【００８９】
【発明の効果】本発明によれば、複数のトランジスタユ
ニットまたはトランジスタユニット対を備えた半導体装
置において、隣り合うトランジスタユニットのゲートパ
ッド同士を０．６ないし１０Ωの抵抗を有するゲート引
き出し電極接続用配線で接続したことによって、上記複
数のトランジスタユニットまたはトランジスタユニット
対の間の動作のアンバランスによる発振を防止すること
ができる。特に前記ゲート引き出し電極接続用配線の抵
抗を１ないし８Ωとすることによって、少なくともＳｉ
基板上に形成された各単位セルのゲート幅の総和が４０
ｍｍ以下の半導体装置において発振を防止することでき
る。
【００９０】また、ゲート引き出し電極接続用配線の抵
抗と、ドレイン引き出し電極接続用配線の抵抗とを、そ
れぞれ０．６ないし２．０Ωとすることにより、Ｓｉ基
板上に形成された各単位セルのゲート幅の総和が７８ｍ
ｍ以下の半導体装置において発振を防止することができ
る。
【００９１】また、前記ゲート引き出し電極接続用配線
を、ゲートフィンガー電極と同じタングステンシリサイ
ド（ＷＳｉ）とポリシリコンとからなる多層配線で構成
することにより、製造プロセスを簡略にすることができ
る。
【００９２】また、ボンディング線を接続するためのゲ
ートパッド、ドレインパッドにスリットを設けたことに
より、これらのパッドが隣合う他のパッドと接続されて
いてもＤＣ選別によってボンディング線の接続不良を検
知することができる。さらに、ドレイン引き出し電極接
続用配線にフューズを備えたことによって、ドレインパ
ッドとリードフレームを接続するボンディング線の断線
をＤＣ選別によって検知することができる。したがっ
て、時間のかかるＲＦ選別を経なくても不良品の選別が
可能となり、検査プロセスの効率化とコストの節約が可
能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体装置の構
成を示す図である。
【図２】 本発明の実施の形態にかかる半導体装置を構
成するトランジスタユニット対の詳細な構造を説明する
図である。
【図３】 本発明の実施の形態にかかる半導体装置を構
成するトランジスタユニットの詳細な構造を説明する図
であって、図２のＡ−Ａ'線における断面図である。
【図４】 ゲート保護用ダイオードの構成を示す図であ
る。
【図５】 本発明の実施の形態にかかる半導体装置の静
特性を示すグラフである。
【図６】 本発明の実施の形態にかかる半導体装置の静
特性を示すグラフである。
【図７】 本発明の実施の形態にかかる半導体装置の回
路図である。
【図８】 本発明の他の実施の形態にかかる半導体装置
の構成を説明する図である。
【図９】 本発明の他の実施の形態にかかる半導体装置
の構成を説明する図である。
【図１０】 スリットの他の構成例を示す図である。
【図１１】 ドレイン引き出し電極接続用配線の他の構
成例を示す図である。
【図１２】 下地ウエハを示す平面図である。
【図１３】 ３．５Ｖ動作１．８ＧＨｚ帯用ツインＭＯ
ＳＦＥＴを示す平面図である。
【図１４】 図１３のレイアウトを上下方向にミラー反
転した様子を示す平面図である。
【図１５】 ３．５Ｖ動作２．５ＧＨｚ帯用ツインＭＯ
ＳＦＥＴを示す平面図である。
【図１６】 ３．５Ｖ動作デュアルバンド用ツインＭＯ
ＳＦＥＴを示す平面図である。
【図１７】 ３．５Ｖ動作９００ＭＨｚ帯用シングルＭ
ＯＳＦＥＴを示す平面図である。
【図１８】 １０個のＭＯＳＦＥＴを構成した例を示す
平面図である。
【図１９】 マルチフィンガー構造のＦＥＴの構成を示
す図である。
【図２０】 従来の半導体装置の一構成例を示す図であ
る。
【図２１】 前記従来の半導体装置の静特性を示すグラ
フである。
【符号の説明】
８…ゲートフィンガー電極、１２…ドレインフィンガー
電極、１２ａ…ドレイン引き出し電極、１２ｂ…ゲート
引き出し電極、２１１…ドレインパッド、２２１…ゲー
トパッド、２１１ｃ、２２１ｃ…スリット、２３…ゲー
ト引き出し電極接続用配線、２４１…ドレイン引き出し
電極接続用配線、２４１ａ…フューズ、２７…抵抗。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面にドレインとゲート
    とソースとからなる単位セルを互いに隣接して複数個整
    列したユニットと、前記ゲートの長手方向と直交する方
    向に延在し、各単位セルのゲートを共通接続したゲート
    引き出し電極（１２ｂ）と、前記ユニットに対して前記
    ゲート引き出し電極（１２ｂ）と対向する辺に位置し、
    前記ドレインの長手方向と直交する方向に延在し、各単
    位セルのドレインを共通接続したドレイン引き出し電極
    （１２ａ）と、前記ゲート引き出し電極（１２ｂ）に設
    けられたゲートパッド（２２１）と、前記ドレイン引き
    出し電極（１２ａ）に設けられたドレインパッド（２１
    １）と、からなるトランジスタユニットを、複数有する
    半導体装置において、 隣り合うトランジスタユニットのゲートパッド（２２
    １）同士を０．６ないし１０Ωの抵抗（２７）を有する
    ゲート引き出し電極接続用配線（２３）で接続し、ドレ
    インパッド（２１１）同士をドレイン引き出し電極接続
    用配線（２４１）で接続したことを特徴とする半導体装
    置。
  2. 【請求項２】 請求項１に記載された半導体装置におい
    て、 前記一つのゲート引き出し電極（１２ｂ）の両側には、
    それぞれ前記ユニットが一つずつ配置されるとともに、
    各ユニットの各単位セルのゲートがこのゲート引き出し
    電極（１２ｂ）に共通接続され、 このゲート引き出し電極の一端には、ゲートパッドが接
    続され、 前記ユニットのそれぞれに対して前記ゲート引き出し電
    極（１２ｂ）と対向する辺に、ドレインの長手方向と直
    交する方向に延在し、各ユニットの各単位セルのドレイ
    ンが共通接続された２つのドレイン引き出し電極（１２
    ａ）を有し、 これら２つのドレイン引き出し電極（１２ａ）は、前記
    ゲートパッドとは反対側に配設されたドレインパッド
    （２１１）に共通接続されていることを特徴とする半導
    体装置。
  3. 【請求項３】 請求項１に記載された半導体装置におい
    て、 前記一つのドレイン引き出し電極の両側には、それぞれ
    前記ユニットが一つずつ配置されるとともに、各ユニッ
    トの各単位セルのドレインがこのドレイン引き出し電極
    に共通接続され、 このドレイン引き出し電極の一端には、ドレインパッド
    が接続され、 前記ユニットのそれぞれに対して前記ドレイン引き出し
    電極と対向する辺に、ゲートの長手方向と直交する方向
    に延在し、各ユニットの各単位セルのゲートが共通接続
    された２つのゲート引き出し電極を有し、 これら２つのゲート引き出し電極は、前記ドレインパッ
    ドとは反対側に配設されたゲートパッドに共通接続され
    ていることを特徴とする半導体装置。
  4. 【請求項４】 請求項１ないし請求項３のいずれかに記
    載された半導体装置において、 前記半導体基板にシリコンを用い、 各単位セルのゲート幅の総和を４０ｍｍ以下とし、 前記ゲート引き出し電極接続用配線（２３）の抵抗は
    ０．６ないし８Ωであることを特徴とする半導体装置。
  5. 【請求項５】 請求項１ないし請求項４のいずれかに記
    載された半導体装置において、 前記半導体基板にシリコンを用い、 前記各単位セルのゲート幅の総和を７８ｍｍ以下とし、 前記ゲート引き出し電極接続用配線（２３）および前記
    ドレイン引き出し電極接続用配線（２４１）の抵抗は、
    何れも０．６ないし２．０Ωであることを特徴とする半
    導体装置。
  6. 【請求項６】 請求項１ないし請求項５のいずれかに記
    載された半導体装置において、 前記ゲート引き出し電極接続用配線（２３）は、タング
    ステンシリサイド（ＷＳｉ）とポリシリコンとからなる
    多層配線で構成されることを特徴とする半導体装置。
  7. 【請求項７】 請求項１ないし請求項６のいずれかに記
    載された半導体装置において、 前記ゲートパッド（２２１）は、 前記ゲート引き出し電極が接続された第１の領域（２２
    １ａ）と、 前記ゲート引き出し電極接続用配線が接続された第２の
    領域（２２１ｂ）と、 前記第１の領域と前記第２の領域を絶縁分離するスリッ
    ト（２２１ｃ）からなり、 前記第１の領域（２２１ａ）と第２の領域（２２１ｂ）
    は、ボンディング線によって互いに接続され、 前記ドレインパッド（２１１）は、 前記ドレイン引き出し電極（１２ａ）が接続された第１
    の領域（２１１ａ）と、 前記ドレイン引き出し電極接続用配線（２４１）が接続
    された第２の領域（２１１ｂ）と、 前記第１の領域（２１１ａ）と前記第２の領域（２１１
    ｂ）を絶縁分離するスリット（２１１ｃ）からなり、 前記第１の領域（２１１ａ）と第２の領域（２１１ｂ）
    は、ボンディング線によって互いに接続されることを特
    徴とする半導体装置。
  8. 【請求項８】 請求項７に記載された半導体装置におい
    て、 前記ゲートパッド（２２１）又は前記ドレインパッド
    （２１１）の前記第１の領域（２２１ａ，２１１ａ）と
    前記第２の領域（２２１ｂ，２１１ｂ）は、前記スリッ
    ト（２２１ｃ，２１１ｃ）を距ててくし歯状に形成され
    たことを特徴とする半導体装置。
  9. 【請求項９】 請求項１ないし請求項８のいずれかに記
    載された半導体装置において、 前記ドレイン引き出し電極接続用配線（２４１）は、フ
    ューズ（２４１ａ）を備えることを特徴とする半導体装
    置。
  10. 【請求項１０】 請求項１ないし請求項９のいずれかに
    記載された半導体装置において、 前記ドレインパッド（７３）および前記ゲートパッド
    （７０）の少なくとも何れか一方、または、両者には、
    ダイオード（６２）が接続されていることを特徴とする
    半導体装置。
  11. 【請求項１１】 請求項１ないし請求項１０のいずれか
    に記載された半導体装置において、 前記ゲート引き出し電極の両端または一端には、１ない
    し１６Ωの抵抗（６５）が接続されていることを特徴と
    する半導体装置。
  12. 【請求項１２】 半導体基板の主表面にドレインとゲー
    トとソースとからなる単位セルを互いに隣接して複数個
    整列したユニット（６１）と、前記ゲートの長手方向と
    直交する方向に延在し、各単位セルのゲートを共通接続
    したゲート引き出し電極（７１）と、前記ユニット（６
    １）に対して前記ゲート引き出し電極（７１）と対向す
    る辺に位置し、前記ドレインの長手方向と直交する方向
    に延在し、各単位セルのドレインを共通接続したドレイ
    ン引き出し電極（７４）と、前記ゲート引き出し電極
    （７１）に設けられたゲートパッド（７０）と、前記ド
    レイン引き出し電極（７４）に設けられたドレインパッ
    ド（７３）と、からなるトランジスタユニットを複数有
    し、隣り合うトランジスタユニットのゲートパッド（７
    ０）同士を発振防止用の抵抗（６４）を介して接続した
    半導体装置の製造方法において、 前記半導体基板の主表面に前記ユニット（６１）および
    前記抵抗（６４）を複数作り込んだ下地ウエハを、あら
    かじめ作りだめしておき、 この下地ウエハの最上層における配線のレイアウトを適
    宜変えることにより、所望の形状のゲート引き出し電極
    （７１），ドレイン引き出し電極（７４），ゲートパッ
    ド（７０）およびドレインパッド（７３）を形成し、所
    望の構成のトランジスタユニット（Ｔｒ１，Ｔｒ２）を
    作製することを特徴とする半導体装置の製造方法。
JP01175899A 1998-02-16 1999-01-20 半導体装置 Expired - Fee Related JP3269475B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP01175899A JP3269475B2 (ja) 1998-02-16 1999-01-20 半導体装置
US09/249,579 US6346728B1 (en) 1998-02-16 1999-02-12 Plural transistor device with multi-finger structure
EP99102990A EP0936669A1 (en) 1998-02-16 1999-02-15 Semiconductor device and method of manufacturing the same
US09/973,717 US6566185B2 (en) 1998-02-16 2001-10-11 Method of manufacturing a plural unit high frequency transistor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP3283898 1998-02-16
JP10-32838 1998-02-16
JP01175899A JP3269475B2 (ja) 1998-02-16 1999-01-20 半導体装置

Publications (2)

Publication Number Publication Date
JPH11297849A true JPH11297849A (ja) 1999-10-29
JP3269475B2 JP3269475B2 (ja) 2002-03-25

Family

ID=26347279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01175899A Expired - Fee Related JP3269475B2 (ja) 1998-02-16 1999-01-20 半導体装置

Country Status (3)

Country Link
US (2) US6346728B1 (ja)
EP (1) EP0936669A1 (ja)
JP (1) JP3269475B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170651A (ja) * 2008-01-16 2009-07-30 Sony Corp 半導体集積回路およびその電源制御方法
JP2010080815A (ja) * 2008-09-29 2010-04-08 Toshiba Corp 半導体装置
CN110582846A (zh) * 2017-05-05 2019-12-17 克里公司 具有旁路栅极晶体管的高功率mmic器件
US11575037B2 (en) 2016-03-17 2023-02-07 Wolfspeed, Inc. Bypassed gate transistors having improved stability

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982000A (en) * 1998-04-03 1999-11-09 Ericsson Inc. Resistive interconnect of transistor cells
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
US6674108B2 (en) * 2000-12-20 2004-01-06 Honeywell International Inc. Gate length control for semiconductor chip design
US6545543B2 (en) * 2001-07-06 2003-04-08 Remec, Inc. Small aspect ratio MMIC power amplifier layout
US6448616B1 (en) * 2001-08-14 2002-09-10 Telefonaktiebolaget Lm Ericsson Adaptive biasing of RF power transistors
US6710424B2 (en) 2001-09-21 2004-03-23 Airip RF chipset architecture
US6583663B1 (en) * 2002-04-22 2003-06-24 Power Integrations, Inc. Power integrated circuit with distributed gate driver
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
JP2005183770A (ja) * 2003-12-22 2005-07-07 Mitsubishi Electric Corp 高周波用半導体装置
TW200618283A (en) * 2004-06-24 2006-06-01 Koninkl Philips Electronics Nv High frequency transistor layout for low source drain capacitance
US20070075364A1 (en) * 2005-09-30 2007-04-05 Analog Power Intellectual Properties Limited Power MOSFETs and methods of making same
JP5106041B2 (ja) 2007-10-26 2012-12-26 株式会社東芝 半導体装置
JP5222548B2 (ja) * 2007-12-25 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
TWI470824B (zh) * 2009-04-09 2015-01-21 Huga Optotech Inc 電極結構及其發光元件
US8314462B2 (en) * 2009-07-28 2012-11-20 Cree, Inc. Semiconductor devices including electrodes with integrated resistances
JP5580230B2 (ja) 2011-02-28 2014-08-27 パナソニック株式会社 半導体装置
US20140027778A1 (en) * 2012-07-25 2014-01-30 International Rectifier Corporation Robust Fused Transistor
DE102012019782A1 (de) * 2012-10-09 2014-04-10 Infineon Technologies Ag Elektrisches Kontakt-Pad
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US10134658B2 (en) * 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
CN108630677B (zh) * 2017-03-17 2022-03-08 智瑞佳（苏州）半导体科技有限公司 一种功率器件版图结构及制作方法
US10381447B2 (en) 2017-12-13 2019-08-13 Nxp B.V. Field effect transistor and method of making
US10600746B2 (en) * 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
CN114097080B (zh) * 2021-07-01 2023-12-22 英诺赛科(苏州)科技有限公司 氮化物基多通道开关半导体器件和其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3896475A (en) * 1972-01-28 1975-07-22 Philips Corp Semiconductor device comprising resistance region having portions lateral to conductors
JPS5444881A (en) 1977-09-16 1979-04-09 Nec Corp Electrode wiring structure of integrated circuit
US4656496A (en) * 1985-02-04 1987-04-07 National Semiconductor Corporation Power transistor emitter ballasting
JPS63127575A (ja) 1986-11-17 1988-05-31 Nec Corp 多セル型マイクロ波電界効果トランジスタ
FR2625052A1 (fr) * 1987-12-18 1989-06-23 Labo Electronique Physique Circuit hyperfrequences comprenant au moins un transistor a effet de champ charge
US5023189A (en) * 1990-05-04 1991-06-11 Microwave Modules & Devices, Inc. Method of thermal balancing RF power transistor array
JP2550248B2 (ja) * 1991-10-14 1996-11-06 株式会社東芝 半導体集積回路装置およびその製造方法
US5387813A (en) * 1992-09-25 1995-02-07 National Semiconductor Corporation Transistors with emitters having at least three sides
JPH07111271A (ja) 1993-10-08 1995-04-25 Nec Corp 高出力電界効果トランジスタ
JP2669392B2 (ja) 1995-03-10 1997-10-27 日本電気株式会社 半導体装置およびその実装構造
JP3481813B2 (ja) 1997-02-28 2003-12-22 Ｎｅｃ化合物デバイス株式会社 半導体装置
US6023086A (en) * 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
US6169309B1 (en) * 1997-09-30 2001-01-02 Texas Instruments Incorporated High breakdown-voltage transistor with transient protection
US5982000A (en) * 1998-04-03 1999-11-09 Ericsson Inc. Resistive interconnect of transistor cells

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170651A (ja) * 2008-01-16 2009-07-30 Sony Corp 半導体集積回路およびその電源制御方法
JP4535134B2 (ja) * 2008-01-16 2010-09-01 ソニー株式会社 半導体集積回路およびその電源制御方法
US7956677B2 (en) 2008-01-16 2011-06-07 Sony Corporation Semiconductor integrated circuit and power-supply control method
USRE45614E1 (en) 2008-01-16 2015-07-14 Sony Corporation Semiconductor integrated circuit and power-supply control method
USRE46997E1 (en) 2008-01-16 2018-08-14 Sony Corporation Semiconductor integrated circuit and power-supply control method
USRE49662E1 (en) 2008-01-16 2023-09-19 Sony Group Corporation Semiconductor integrated circuit and power-supply control method
JP2010080815A (ja) * 2008-09-29 2010-04-08 Toshiba Corp 半導体装置
US11575037B2 (en) 2016-03-17 2023-02-07 Wolfspeed, Inc. Bypassed gate transistors having improved stability
CN110582846A (zh) * 2017-05-05 2019-12-17 克里公司 具有旁路栅极晶体管的高功率mmic器件
JP2022002308A (ja) * 2017-05-05 2022-01-06 クリー インコーポレイテッドCree Inc. バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
CN110582846B (zh) * 2017-05-05 2023-05-12 克里公司 具有旁路栅极晶体管的高功率mmic器件

Also Published As

Publication number Publication date
US20020037618A1 (en) 2002-03-28
US6346728B1 (en) 2002-02-12
EP0936669A1 (en) 1999-08-18
JP3269475B2 (ja) 2002-03-25
US6566185B2 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
JP3269475B2 (ja) 半導体装置
US7928517B2 (en) High frequency transistor layout for low source drain capacitance
US6900482B2 (en) Semiconductor device having divided active regions with comb-teeth electrodes thereon
US7183612B2 (en) Semiconductor device having an electrostatic discharge protecting element
JP2001094094A (ja) 半導体装置およびその製造方法
KR20090036831A (ko) 멀티 핑거 트랜지스터 및 그 제조 방법
JP2008211215A (ja) マルチフィンガートランジスタ
JP2003197754A (ja) 高周波半導体装置
KR100398164B1 (ko) 절연게이트반도체장치
JP2006049846A (ja) 半導体装置
JP3129223B2 (ja) 半導体装置
KR100292904B1 (ko) 반도체장치
EP1420450A2 (en) Semiconductor differential circuit with transistors having a virtual ground
US7102197B2 (en) Semiconductor device including first and second transistor groups and semiconductor integrated circuit device
US7595245B2 (en) Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
JPH04241452A (ja) 半導体集積回路装置
KR101834121B1 (ko) 다층 구조물들을 위한 레벨간 접속
US20240096890A1 (en) Semiconductor device
US11699700B2 (en) Integrated circuit device including metal-oxide semiconductor transistors
TWI841994B (zh) 半導體測試結構及其形成方法
JPH04130653A (ja) 樹脂封止型半導体装置
TW518697B (en) Production-method of field-effect-transistors in integrated semiconductor-circuits and an integrated semiconductor-circuit produced with such a field-effect-transistor
JPH065636A (ja) マイクロ波半導体装置
JP2002314069A (ja) 半導体装置
JPH09237882A (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080118

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090118

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100118

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120118

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130118

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130118

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140118

Year of fee payment: 12

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees